CN1488172A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1488172A
CN1488172A CNA028031954A CN02803195A CN1488172A CN 1488172 A CN1488172 A CN 1488172A CN A028031954 A CNA028031954 A CN A028031954A CN 02803195 A CN02803195 A CN 02803195A CN 1488172 A CN1488172 A CN 1488172A
Authority
CN
China
Prior art keywords
impurity
mentioned
impurity range
type
diffusion region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA028031954A
Other languages
English (en)
Other versions
CN1237619C (zh
Inventor
新田哲也
凑忠玄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1488172A publication Critical patent/CN1488172A/zh
Application granted granted Critical
Publication of CN1237619C publication Critical patent/CN1237619C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7824—Lateral DMOS transistors, i.e. LDMOS transistors with a substrate comprising an insulating layer, e.g. SOI-LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明的半导体装置，在半导体衬底(1)内，有反复重复地构成互相连接形成pn结的n型扩散区(3)和p型扩散区(4)被槽(1a)夹在中间的单元结构，给各单元结构内的n型扩散区(3)的杂质量和p型扩散区(4)的杂质量被设定得不等(不同)。因此，在有槽(1a)的半导体装置中能兼顾良好的耐压和雪崩破坏承受能力。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及利用RESURF效应的半导体装置的性能的改善。
背景技术
提倡采用一种应用了被称为RESURF(Reduced SURface Field)效应的电场缓和现象的微细的n型层和p型层的重复结构(以下称pn重复结构)的元件，例如USP6,040,600等，来代替现有型的MOSFET(Metal Oxide Semiconductor Field Effect Transistor)的同样的n型漂移层。
在该pn重复结构中，由于n型层和p型层反复地重叠，所以漂移层容易被耗尽，由于提高了漂移层的剂量浓度，所以具有能降低导通电阻的特征。因此，能获得一种只用单独的高浓度n型漂移层就能实现通常所能获得的主耐压的数倍耐压的STM(Super Trench powerMOSFET)结构。以下作为现有例，说明USP6,040,600中公开的STM的结构。
图19是简略地表示现有的STM结构的剖面图。参照图19，在半导体衬底101的第一主面上反复设置多个槽101a。在被该槽101a夹持的区域内，设有各个n型及p型扩散区103、104。n型扩散区103被设置在一个槽101a的侧壁面上，p型扩散区104被设置在另一个槽101a的侧壁面上。该n型扩散区103和p型扩散区104沿着槽101a的深度方向构成pn结。
在n型及p型扩散区103、104的第一主面上形成p型基体区105。在该p型基体区105内，在一个槽101a的侧壁面上设有源n+扩散区106。在被该源n+扩散区106和n型扩散区103夹持着的p型基体区105中，通过栅绝缘层108相对地沿着一个槽101a的侧壁面形成栅极层109。
由绝缘物构成的填充层110被填充在槽101a内。p+扩散区107被设置在该填充层110的第一主面侧上，与p型基体区105连接。另外半导体衬底101的n+区位于n型及p型扩散区103、104和槽101a反复构成的第二主面侧。
在第一主面上形成源极层111，导电性地连接在p型基体区105、源n+扩散区106及p+扩散区107上。另外在第二主面上形成漏极层112，与n+区101导电性地连接。
在这样的结构中，由于互相相邻的n型扩散区103的电荷总量和p型扩散区104的电荷总量相等，所以能实现高耐压。
可是，在互相相邻的n型及p型扩散区103、104的各电荷总量相等的情况下，雪崩击穿时(主耐压保持时)的电场强度在n型及p型扩散区103、104的形成区域内大致均匀。因此，发生由雪崩电流产生的正反馈，所以存在雪崩破坏承受能力(非箝位感应负荷开关破坏承受能力)低的问题。
特别是在图19所示的STM中，如图20所示，n型及p型扩散区103、104内的各杂质集中在槽101a的侧壁附近。因此，上述的雪崩击穿时，如图21所示，电流集中地流到槽101a的侧壁附近。因此，STM中的有效电流密度比具有均匀的漂移浓度的其他装置高，存在STM对雪崩承受能力特别弱的倾向。
另外，图21示出了模拟的结果，另外在图21中，n型及p型扩散区103、104内的点分布密度大的区域意味着电流密度大的区域。
发明内容
本发明的目的在于在雪崩击穿时电流集中地流到槽侧壁上的STM或多用途型半导体装置中，保持高耐压，同时改善雪崩击穿时呈降压状态的电场强度分布，提高雪崩破坏承受能力。
本发明的一个方面的半导体装置是一种在第一导电型的半导体衬底内，有反复重复地构成互相连接形成pn结的第一导电型的第一杂质区和第二导电型的第二杂质区被槽夹在中间的单元结构的半导体装置，其特征在于：各单元结构内的第一杂质区的杂质量和第二杂质区的杂质量不等。
如果采用本发明的一个方面的半导体装置，则由于被槽夹在中间的第一杂质区和第二杂质区的各杂质量不同，所以即使在STM这样的雪崩破坏承受能力特别弱的装置中，也能提高雪崩破坏承受能力。
另外，由于有第一杂质区和第二杂质区反复重复的结构，所以能利用备用效果实现高耐压。
在上述的半导体装置中，最好各单元结构内的第二杂质区的杂质量对第一杂质区的杂质量的比为0.99以下及1.04以上两者中的任意一者。
因此，能获得雪崩破坏承受能力改善的显著效果。
在上述一方面的半导体装置中，最好各单元结构内的第二杂质区的杂质量对第一杂质区的杂质量的比为0.95以上0.99以下及1.04以上1.10以下两者中的任意一者。
因此，能获得雪崩破坏承受能力改善的显著效果，同时能比通常的MOSFET更好地保持耐压。
在上述一方面的半导体装置中，最好在被各单元结构内的槽夹持着的半导体衬底的主表面上形成绝缘栅型场效应晶体管。
因此，在STM中，能获得良好的雪崩破坏承受能力及耐压。
在上述一方面的半导体装置中，最好各单元结构内的第一杂质区和第二杂质区起二极管作用。
因此，在二极管中也能获得良好的雪崩破坏承受能力及耐压。
在上述一方面的半导体装置中，最好各单元结构内的第一杂质区的杂质密度和第二杂质区的杂质密度不等。
这样由于使第一杂质区和第二杂质区的各杂质密度不同，所以能使第一杂质区和第二杂质区的各杂质量不同。
在上述一方面的半导体装置中，最好各单元结构内的第一杂质区的体积和第二杂质区的体积不等。
这样由于使第一杂质区和第二杂质区的各体积不同，所以能使第一杂质区和第二杂质区的各杂质量不同。
在上述一方面的半导体装置中，最好半导体衬底的材质由SiC构成。
这样能选择Si以外的材质作为半导体衬底的材质。
在上述一方面的半导体装置中，最好在各单元结构内，还备有连接在第二杂质区上，而且伸出到第一杂质区一侧形成的第二导电型的第三杂质区。
即使在备有这样的伸出到第一杂质区一侧形成的第二导电型的第三杂质区的装置中，也能获得良好的雪崩破坏承受能力及耐压。
本发明的另一方面的半导体装置是一种在第一导电型的半导体衬底内，有反复重复地构成具有互相并联配置的第一导电型的第一杂质区和第二导电型的第二杂质区的单元结构的半导体装置，其特征在于：备有连接在各单元结构内的第一杂质区及第二杂质区两者中的至少一者上配置的带电层，各单元结构内的带电层的负电荷和硅层的p型杂质总量的和、与带电层的正电荷和硅层的n型杂质总量的和不等。
如果采用本发明的另一方面的半导体装置，则由于备有带电层，且使带电层的负电荷和硅层的p型杂质总量的和、与带电层的正电荷和硅层的n型杂质总量的和不等，所以能谋求提高雪崩破坏承受能力。
另外，由于有第一杂质区和第二杂质区反复重复的结构，所以能利用备用效果实现高耐压。
本发明的再一方面的半导体装置是一种在第一导电型的半导体衬底内，有反复重复地构成互相连接形成pn结的有第一导电型的第一杂质区和第二导电型的第二杂质区的单元结构的半导体装置，其特征在于：配置在重复结构外周部的保护环及场电极两者中的至少一者有比在重复结构内部获得的耐压低的耐压。
如果采用本发明的再一方面的半导体装置，则由于重复结构外周部的保护环及场电极有比重复结构内部低的耐压，所以其外周部比重复结构内部先引起雪崩击穿，结果能提高元件的雪崩破坏承受能力。
附图说明
图1是简略地表示本发明的实施形态1的半导体装置结构的剖面图。
图2是通过模拟分析了图1中互相相邻的p型及n型杂质区内的杂质的离子注入量变化了的情况下的n型杂质区的电场强度分布的变化的图。
图3是表示使有效的p型杂质注入量和有效的n型杂质注入量的比变化了的情况下的雪崩破坏承受能力的变化的图。
图4是表示有效的p型杂质注入量和有效的n型杂质注入量的比变化了的情况下的性能指标的变化的图。
图5至图9是按照工序表示本发明的实施形态1的半导体装置的制造方法的简略剖面图。
图10是作为本发明的实施形态1的半导体装置简略地表示二极管的结构的剖面图。
图11是作为本发明的实施形态1的半导体装置简略地表示横型的MOSFET的结构的斜视图。
图12是作为本发明的实施形态1的半导体装置简略地表示横型的二极管的结构的斜视图。
图13是简略地表示本发明的实施形态2的半导体装置的结构的剖面图。
图14是简略地表示本发明的实施形态2的半导体装置的另一结构的剖面图。
图15是简略地表示本发明的实施形态2的半导体装置的再一结构的剖面图。
图16是简略地表示本发明的实施形态2的半导体装置的再一结构的剖面图。
图17是简略地表示本发明的实施形态3的半导体装置的结构的剖面图。
图18是简略地表示本发明的实施形态3的半导体装置的另一结构的剖面图。
图19是简略地表示USP6,040,600所示的STM的结构的剖面图。
图20是表示图19中的互相相邻的n型及p型扩散区的杂质浓度分布的图。
图21是表示STM中电流集中在槽的侧壁附近的模拟结果的图。
发明的具体实施方式
以下，根据附图说明本发明的实施形态。
(实施形态1)
参照图1，在半导体衬底1的第一主面(图中上侧主面)上反复地设有多个槽1a。由杂质密度低的硅(包括单晶、多晶、非晶及微晶)、氧化硅膜等绝缘物构成的填充层10被填充在各槽1a内。在被该槽1a夹在中间的台面区内，设有n型及p型扩散区3、4。n型扩散区3设在一个槽1a的侧壁面上，p型扩散区4设在另一个槽1a的侧壁面上。该n型扩散区3和p型扩散区4沿槽1a的深度方向构成pn结。
反复构成这样的用槽1a将n型及p型扩散区3、4夹在中间的单元结构。各单元结构的n型扩散区3和p型扩散区4的各杂质浓度分布与图20所示的分布大致相同。
在各单元结构的p型扩散区4的第一主面侧上形成伸向n型扩散区3的p型基体区5。在该p型基体区5的第一主面上互相相邻地形成源n+扩散区6和p+扩散区7。在被该成源n+扩散区6和n型扩散区3夹持着的p型基体区5上通过栅绝缘层8相对地在第一主面上形成栅极层9。该栅极层9的一端部连接在该充电层10上。
覆盖着该第一主面的全部表面形成绝缘层11，在该绝缘层11上形成使源n+扩散区6和p+扩散区7各自的一部分表面露出的接触孔11a。通过该接触孔11a，与源n+扩散区6和p+扩散区7两者导电性连接地在绝缘层11上形成源极层12。另外半导体衬底1的n+区位于n型及p型扩散区3、4和槽1a的重复结构的第二主面侧。在第二主面上与半导体衬底1的n+区导电性连接地形成漏极层13。
设定这样的各单元结构内的n型扩散区3的杂质量和p型扩散区4的杂质量不等(即不平衡)。
这里n型及p型扩散区3、4的杂质量不平衡，意味着图1中n型及p型扩散区3、4互相沿半导体衬底的深度方向构成pn结的区域H内的n型及p型扩散区3、4的杂质量不平衡。
本申请发明者们通过模拟分析，研究了图1中各单元结构内的n型扩散区3的杂质量和p型扩散区的杂质量变化时n型扩散区3的深度方向的电场强度分布的变化。其结果，获得了图2所示的结果。
参照图2，在n型扩散区3和p型扩散区4的杂质量大致相等的情况下(P≈N)，备用效果作用最大，所以n型扩散区3的电场强度分布呈平坦状，几乎在全部区域上施加接近于绝缘破坏电场(≈2×105~3×105V/cm)的电场。另一方面，通过使杂质量不平衡(P＜N、P＞N)，降低备用效果，所以电场强度分布变化，接近绝缘破坏电场的电场施加区域变小。这样n型及p型扩散区3、4的各杂质量不平衡的一方由于接近绝缘破坏电场的电场施加区域变小，所以雪崩破坏承受能力增大。
但是，在n型及p型扩散区3、4的各杂质量不平衡的情况下，由于备用效果变小、耐压下降，所以为了使作为元件的总的性能好，适当地设定不平衡的程度是重要的。
另外，图2的横轴表示从半导体衬底1的第一主面算起的深度位置，纵轴表示电场强度。
本申请发明者们研究了在图1所示的STM中，使n型及p型扩散区3、4的各杂质量达到怎样程度的不平衡为好。可是，在STM的情况下，如后面所述，由于从槽的侧壁注入离子，形成n型及p型扩散区3、4，所以不能与没有槽的其他装置同样地考虑。
因此，本申请发明者们研究了有效的p型杂质注入量和有效的n型杂质注入量的比变化了的情况下的雪崩破坏承受能力的变化和性能指标(导通电阻和主耐压的综合特性)的变化。其结果，获得了图4所示的结果。
参照图3，有效的p型杂质注入量对有效的n型杂质注入量的比如果达到0.99以下或1.04以上，则雪崩破坏承受能力急剧增大，可知能显著地改善。因此，有效的p型杂质注入量对有效的n型杂质注入量的比最好为0.99以下或1.04以上。
另外在上述中所谓“有效的注入量”，不是实际注入的量，而是处理结束后，作为杂质离子对应于有效地起作用的离子的注入量，是能获得最高耐压的注入量。
其次，参照图4，在该曲线图中将纵轴作为性能指标，但如下规定该性能指标。
在MOSFET的导通电阻率中，有与耐压有关的硅极限值，能用下式计算。
硅极限(Ωcm2)＝5.9×10-9×主耐压2.5(V)
以n型扩散区3和p型扩散区4取得了最佳平衡时的导通电阻对硅极限的比率为基准，将其他情况下的导通电阻率对硅极限的比率作为性能指标，用下式表示性能指标。
性能指标＝(各条件的导通电阻率/对应于各条件的耐压的硅极限)/(取得了最佳平衡时的导通电阻率/对应于取得了最佳平衡时的耐压的硅极限)
为了提高雪崩承受能力，如果使n型扩散区3和p型扩散区4的杂质量不平衡，则导通电阻增大，或耐压下降，所以其性能指标变坏(值增大)，最好达到取得了最佳平衡时的5倍左右。根据图4中的实际测量数据，可知如果有效的p型杂质注入量对有效的n型杂质注入量的比在0.95以上至1.10以下的范围内，性能指标变为大约5以下。
另外，断定为能允许上述性能指标达到5倍左右的根据如下。
从提高雪崩破坏承受能力的观点看，虽然n型扩散区3和p型扩散区4的杂质量的比率不平衡好，但在STM中如果使n型扩散区3和p型扩散区4不平衡，则导通电阻和主耐压的综合特性(性能指标)恶化。因此。能允许多大程度的不平衡是重要的。该指标是“导通电阻比硅极限值低”。在通常的MOSFET中从原理上说，也能实现比硅极限值大的导通电阻，因为作为STM的超低导通电阻的特性的优点减少。
在STM中，由于槽1a的侧壁形成漂移层3、4，所以容易使单元间距小，与其他多备用装置相比，具有容易使导通电阻和主耐压的综合特性(性能指标)好的特征。根据模拟结果，STM在p型杂质量和n型杂质量最平衡的情况下，能获得大致为硅极限的1/5以下的导通电阻。就是说为了提高雪崩承受能力，使p型杂质量和n型杂质量不平衡，即使达到5倍左右时特性(性能指标)变坏，但能具有比通常的MOSFET好的特性。
因此，在STM中，能选择兼顾“高雪崩破坏承受能力”和“良好的导通电阻和主耐压的综合特性”的n型扩散区3和p型扩散区4的平衡。在其他的多备用装置的情况下，如STM所示难以缩小间距，在能兼顾“高雪崩破坏承受能力”和“良好的导通电阻和主耐压的综合特性”的n型扩散区3和p型扩散区4的平衡范围极端小的情况下，或者只在呈现硅极限的1/2左右的特性的装置中，可能存在没有能兼顾它们的平衡的范围的情况。
为了实现比图3及图4的结果好的雪崩破坏承受能力、以及导通电阻和主耐压的综合特性(性能指标)，有效的p型杂质注入量对有效的n型杂质注入量的比最好为0.95以上0.99以下或1.04以上1.10以下。
其次，说明本实施形态的半导体装置的制造方法。
参照图5，首先，准备有n+区1和n-区2的半导体衬底。将用CVD(Chemical Vapor Deposition)法形成的氧化硅膜等作为掩模材料21，通过用通常的方法进行各向异性刻蚀，在半导体衬底的第一主面上形成多个槽1a。
参照图6，只在呈条状形成的槽1a的一个侧壁中注入硼离子，形成硼离子注入区4。
参照图7，只在呈条状形成的槽1a的相对的侧壁中注入磷离子，形成磷离子注入区3。这里，设定它们的注入量，以便硼和磷的有效的杂质量不平衡。即使代替该图6及图7中的工序也没关系。
参照图8，通过热处理使硼离子注入区4和磷离子注入区3同时扩散，形成有所希望的杂质浓度剖面的的p型扩散区4和n型扩散区3。
参照图9，用利用CVD法形成的氧化硅膜等填充层10进行槽1a的埋入。
这样处理后，形成反复重复地构成互相连接形成pn结的n型扩散区3和p型扩散区4被槽1a夹持着的单元结构。此后，通过进行各种处理，还能制造图1所示的STM。
另外如上所述，由于从槽1a的侧壁注入离子，所以如图20所示，n型及p型扩散区3、4的各杂质浓度在槽1a的侧壁附近最大，朝向台面区域的内部逐渐降低。
以上虽然作为使构成pn结的n型扩散区3和p型扩散区4的各杂质量不平衡的装置，说明了STM，但也能适用于图10所示的纵型二极管、图11所示的横型MOSFET、以及图12所示的横型二极管。
参照图10，在该二极管中，反复构成互相连接构成pn结的n型及p型扩散区3、4被槽1a夹持着的单元结构。在该各单元结构内的n型及p型扩散区3、4的第一主面侧形成p+杂质区31，电极12导电性地连接在该p+杂质区31上。另外，半导体衬底1的n+区位于第二主面侧，电极13导电性地连接在该n+区上。
另外，除此以外的结构与用图1说明的结构大致相同，所以省略其说明。
在该二极管中，由于构成pn结的n型及p型扩散区3、4的各杂质量被设定得不平衡，所以与上述相同，也能提高雪崩破坏承受能力。
参照图11，在硅衬底51上通过氧化硅膜等绝缘膜52形成半导体层60。然后在该半导体层60上形成横型MOSFET。
在该半导体层60上反复形成互相连接形成pn结的n型扩散区3和p型扩散区4被槽1a夹持着的单元结构。填充层10被填充在槽1a内。在该单元结构反复的重复结构的一端侧形成p型区5。在该p型区5的表面上形成n+源区6，导电性地连接在源极上。
在被n型扩散区3和n+源区6夹持着的p型区5通过栅绝缘层8相对地形成栅极层9。该栅极层9在第一主面上沿着单元结构的重复方向延伸。在上述重复结构的另一端侧形成n+杂质区54和nb区53，n+杂质区54导电性地连接在漏极上。
另外，除此以外的结构与用图1说明的结构大致相同，所以省略其说明。
在该横型MOSFET中，由于构成pn结的n型及p型扩散区3、4的各杂质量被设定得不平衡，所以与上述相同，也能提高雪崩破坏承受能力。
参照图12，在硅衬底51上通过氧化硅膜等绝缘膜52形成半导体层60。然后在该半导体层60上形成横型二极管。
在该半导体层60上反复形成互相连接形成pn结的n型扩散区3和p型扩散区4被槽1a夹持着的单元结构。填充层10被填充在槽1a内。
在半导体衬底的表面上反复形成互相连接形成pn结的n型扩散区3和p型扩散区4被槽1a夹持着的单元结构。填充层10被填充在槽1a内。在该单元结构反复的重复结构的一端侧形成p+杂质区31，源极12导电性地连接在该p+杂质区31上。另外，在上述重复结构的另一端侧形成n+杂质区54，漏极13导电性地连接在该n+杂质区54上。
另外，除此以外的结构与用图1说明的结构大致相同，所以省略其说明。
在该横型二极管中，由于构成pn结的n型及p型扩散区3、4的各杂质量被设定得不平衡，所以与上述相同，也能提高雪崩破坏承受能力。
另外，在图1、图10至图12所示的各结构中，半导体衬底1的材质不限定于硅(Si)，也可以由SiC构成。
另外，由于使n型扩散区3的杂质密度和p型扩散区4的杂质密度不同，以便不相等(由于使其不平衡)，所以也可以使n型扩散区3和p型扩散区4的各杂质量不平衡。另外，由于使n型扩散区3的体积和p型扩散区4的体积不同(由于使其不平衡)，所以也可以使n型扩散区3和p型扩散区4的各杂质量不平衡。
(实施形态2)
参照图13，在单元部上形成二极管。该二极管有：互相连接形成pn结的n型扩散区3和p型扩散区4反复的pn重复结构；在该pn重复结构的第一主面上形成的p型阱31；以及位于pn重复结构的第二主面上的n+衬底区1。在该单元部的外围区域例如包围着该单元部形成五重保护环61。该保护环61的耐压被设定得比单元部的耐压低。
例如，采用使保护环61的各环的间隔比通常狭窄等多种方法，能实现将保护环61的耐压设定得比单元部的耐压低。
通常，保护环部的耐压也能设定得比单元部的耐压高。因此，在单元部的耐压为300V的情况下，保护环61的各环间隔a、b、c、d、e通常分别被设定为5微米、7微米、9微米、11微米及13微米，因此保护环部的耐压被设计得超过了300V。
在本实施形态中，保护环61的各环间隔a、b、c、d、e中的任意一个都缩小到上述尺寸的一半左右。因此保护环部的耐压变成小于300V，能比单元部的耐压低。
在本实施形态中，由于使包围在单元部外周的保护环61的耐压比单元部的耐压低，所以与单元部相比，先在外周部引起雪崩击穿，所以其结果能提高元件的雪崩破坏承受能力。
上述中虽然说明了保护环61，但如图14所示，也可以利用场电极包围单元部的外周。就是说，使导电性地连接在p型阱31上的电极62沿着单元部外周延伸，将绝缘层63夹在中间，与n-区2相对地构成场电极，也可以采用将该场电极的耐压设定得比单元部的耐压低的结构。
另外，除此以外的结构与图13所示的结构大致相同，所以同一构件标以同一标号，省略其说明。
在通常的场电极的情况下，由电极62与n-区2相对的宽度a的大小决定场电极部的耐压。而且，通常场电极部的耐压被设定得比单元部的耐压高。因此，例如在单元部的耐压为100V的情况下，该宽度a被设定为10微米左右，场电极部的耐压被设计为超过100V。
在本实施形态中，该宽度a的大小有一半左右(5微米左右)被夹持，因此场电极部的耐压比100V小，能比单元部的耐压低。
在本实施形态中，通过使包围单元部外周的场电极的耐压比单元部的耐压低，与单元部相比先在外周部引起雪崩击穿，所以其结果能提高元件的雪崩破坏承受能力。
另外，如图15所示，单元部的结构也可以是图10所示的二极管的结构(用槽1a将一组n型及p型扩散区3、4夹在中间构成)。另外，如图16所示，单元部的结构也可以是图1所示的STM的结构。因此，在有槽的二极管(图15)或STM(图16)中，由于与单元部相比先在外周部引起雪崩击穿，所以其结果能提高元件的雪崩破坏承受能力。
(实施形态3)
参照图17，在半导体衬底1的第一主面上形成多个槽1a，在被这些槽1a夹持的各个区域中交替地形成n型扩散区3和p型扩散区4。在该n型扩散区3和p型扩散区4的第一主面上形成p+杂质区31。另外由带有正电荷或负电荷的绝缘膜或半绝缘膜构成的带电层71被填充在槽1a内。
半导体衬底1的n+区位于这些n型扩散区3、p型扩散区4及带电层71的第二主面侧。
在将被槽1a夹持着的n型及p型扩散区3、4和带电层71作为单元结构的情况下，该单元结构内的正电荷的总量和n型杂质的和、与该单元结构内的负电荷的总量和p型杂质的和不相等，不同(不平衡)。就是说，通过将带有正电荷或负电荷的带电层71设置在单元结构内，能获得与使单元结构内的n型扩散区3和p型扩散区4的杂质量不平衡的情况相同的效果。因此，与实施形态1相同，能提高雪崩破坏承受能力。
另外虽然说明了在图17中在每个n型扩散区3和p型扩散区4之间配置了带电层71的结构，但如图18所示，也可以将n型扩散区3和p型扩散区4相邻的结构作为一组，在这样的每一组之间配置带电层71。
即使在该结构中，在将被槽1a夹持着的n型及p型扩散区3、4和带电层71作为单元结构的情况下，该单元结构内的正电荷的总量和n型杂质的和、与该单元结构内的负电荷的总量和p型杂质的和不相等，不同(不平衡)。就是说，通过将带有正电荷或负电荷的带电层71设置在单元结构内，能获得与使单元结构内的n型扩散区和p型扩散区的杂质量不平衡的情况相同的效果。
此次公开的实施形态应认为全部都是例示，不受其限制。本发明的范围不是上述的说明，而由权利要求给出，试图包括与权利要求均等的意思及范围内的全部变更。
如上所述，本发明的半导体装置能有利地应用于要求高耐压和高雪崩破坏承受能力的领域。

Claims (11)

1.一种半导体装置，它是在第一导电型的半导体衬底(1)内，有反复重复地构成的以下结构：互相连接形成pn结的第一导电型的第一杂质区(3)和第二导电型的第二杂质区(4)被槽(1a)夹在中间的单元结构，其特征在于：
各上述单元结构内的上述第一杂质区(3)的杂质量和上述第二杂质区(4)的杂质量不等。
2.根据权利要求1所述的半导体装置，其特征在于：各上述单元结构内的上述第二杂质区(4)的杂质量对上述第一杂质区(3)的杂质量的比为0.99以下及1.04以上两者中的任意一者。
3.根据权利要求2所述的半导体装置，其特征在于：各上述单元结构内的上述第二杂质区(4)的杂质量对上述第一杂质区(3)的杂质量的比为0.95以上0.99以下及1.04以上1.10以下两者中的任意一者。
4.根据权利要求1所述的半导体装置，其特征在于：在被各上述单元结构内的上述槽(1a)夹持着的上述半导体衬底(1)的主表面上形成绝缘栅型场效应晶体管。
5.根据权利要求1所述的半导体装置，其特征在于：各上述单元结构内的上述第一杂质区(3)和上述第二杂质区(4)起二极管作用。
6.根据权利要求1所述的半导体装置，其特征在于：各上述单元结构内的上述第一杂质区(3)的杂质密度和上述第二杂质区(4)的杂质密度不等。
7.根据权利要求1所述的半导体装置，其特征在于：各上述单元结构内的上述第一杂质区(3)的体积和上述第二杂质区(4)的体积不等。
8.根据权利要求1所述的半导体装置，其特征在于：上述半导体衬底(1)的材质由SiC构成。
9.根据权利要求1所述的半导体装置，其特征在于：在各上述单元结构内，还备有连接在上述第二杂质区(4)上，而且伸出到上述第一杂质区(3)一侧形成的第二导电型的第三杂质区(5)。
10.一种半导体装置，它是在第一导电型的半导体衬底(1)内，有反复重复地构成的以下结构：具有互相并联配置的第一导电型的第一杂质区(3)和第二导电型的第二杂质区(4)的单元结构，其特征在于：
备有连接在各上述单元结构内的第一杂质区(3)及第二杂质区(4)两者中的至少一者上配置的带电层(71)，
各上述单元结构内的上述带电层(71)内的正电荷量和各上述单元结构内的n型杂质量的和、与各上述单元结构内的上述带电层(71)内的负电荷量和各上述单元结构内的p型杂质量的和不等。
11.一种半导体装置，它是在第一导电型的半导体衬底(1)内，有反复重复地构成的以下结构：互相连接形成pn结的有第一导电型的第一杂质区(3)和第二导电型的第二杂质区(4)的单元结构，其特征在于：
配置在上述重复结构外周部的保护环(61)及场电极(63)两者中的至少一者有比在重复结构内部获得的耐压低的耐压。
CNB028031954A 2002-01-28 2002-01-28 半导体装置 Expired - Fee Related CN1237619C (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2002/000584 WO2003065459A1 (fr) 2002-01-28 2002-01-28 Dispositif a semi-conducteur

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN 200510071435 Division CN1702874A (zh) 2002-01-28 2002-01-28 半导体装置

Publications (2)

Publication Number Publication Date
CN1488172A true CN1488172A (zh) 2004-04-07
CN1237619C CN1237619C (zh) 2006-01-18

Family

ID=27639249

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB028031954A Expired - Fee Related CN1237619C (zh) 2002-01-28 2002-01-28 半导体装置

Country Status (7)

Country Link
US (1) US6949798B2 (zh)
EP (1) EP1487021A1 (zh)
JP (1) JPWO2003065459A1 (zh)
KR (1) KR20030078867A (zh)
CN (1) CN1237619C (zh)
TW (1) TW552615B (zh)
WO (1) WO2003065459A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194858A (zh) * 2010-03-03 2011-09-21 株式会社东芝 半导体装置

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3634830B2 (ja) * 2002-09-25 2005-03-30 株式会社東芝 電力用半導体素子
US7166890B2 (en) 2003-10-21 2007-01-23 Srikant Sridevan Superjunction device with improved ruggedness
WO2005065140A2 (en) * 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
JP4699692B2 (ja) * 2003-12-26 2011-06-15 ローム株式会社 半導体装置の製造方法および半導体装置
US7394158B2 (en) * 2004-10-21 2008-07-01 Siliconix Technology C.V. Solderable top metal for SiC device
US7812441B2 (en) 2004-10-21 2010-10-12 Siliconix Technology C.V. Schottky diode with improved surge capability
TWI401749B (zh) * 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US7834376B2 (en) * 2005-03-04 2010-11-16 Siliconix Technology C. V. Power semiconductor switch
US9419092B2 (en) * 2005-03-04 2016-08-16 Vishay-Siliconix Termination for SiC trench devices
JP5303819B2 (ja) * 2005-08-05 2013-10-02 住友電気工業株式会社 半導体装置およびその製造方法
US8368165B2 (en) 2005-10-20 2013-02-05 Siliconix Technology C. V. Silicon carbide Schottky diode
JP5225546B2 (ja) * 2005-12-27 2013-07-03 株式会社豊田中央研究所 半導体装置
US7659588B2 (en) * 2006-01-26 2010-02-09 Siliconix Technology C. V. Termination for a superjunction device
CN101506989B (zh) * 2006-07-31 2014-02-19 威世-硅尼克斯 用于SiC肖特基二极管的钼势垒金属及制造工艺
KR101375035B1 (ko) * 2006-09-27 2014-03-14 맥스파워 세미컨덕터 인크. Ｍｏｓｆｅｔ 및 그 제조 방법
JP5479915B2 (ja) * 2007-01-09 2014-04-23 マックスパワー・セミコンダクター・インコーポレイテッド 半導体装置
US8564057B1 (en) 2007-01-09 2013-10-22 Maxpower Semiconductor, Inc. Power devices, structures, components, and methods using lateral drift, fixed net charge, and shield
CN101345254A (zh) * 2007-07-12 2009-01-14 富士电机电子技术株式会社 半导体器件
US8378416B2 (en) * 2008-12-01 2013-02-19 Maxpower Semiconductor, Inc. MOS-gated power devices, methods, and integrated circuits
US10861938B2 (en) * 2013-07-19 2020-12-08 Nissan Motor Co., Ltd. Semiconductor device and method of manufacturing the same
JP6275282B2 (ja) * 2015-01-13 2018-02-07 三菱電機株式会社 半導体装置、その製造方法および半導体モジュール
JP6696329B2 (ja) * 2016-07-05 2020-05-20 株式会社デンソー 炭化珪素半導体装置およびその製造方法
DE102018130444A1 (de) 2018-11-30 2020-06-04 Infineon Technologies Austria Ag Verfahren zum Herstellen eines Superjunction-Transistorbauelements

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5506421A (en) * 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
JP3938964B2 (ja) * 1997-02-10 2007-06-27 三菱電機株式会社 高耐圧半導体装置およびその製造方法
US6081009A (en) 1997-11-10 2000-06-27 Intersil Corporation High voltage mosfet structure
JP3382163B2 (ja) 1998-10-07 2003-03-04 株式会社東芝 電力用半導体装置
JP3799888B2 (ja) 1998-11-12 2006-07-19 富士電機デバイステクノロジー株式会社 超接合半導体素子およびその製造方法
US6291856B1 (en) * 1998-11-12 2001-09-18 Fuji Electric Co., Ltd. Semiconductor device with alternating conductivity type layer and method of manufacturing the same
JP3751463B2 (ja) 1999-03-23 2006-03-01 株式会社東芝 高耐圧半導体素子
JP2000286417A (ja) 1999-03-30 2000-10-13 Toshiba Corp 電力用半導体装置
GB9917099D0 (en) * 1999-07-22 1999-09-22 Koninkl Philips Electronics Nv Cellular trench-gate field-effect transistors
JP3507732B2 (ja) 1999-09-30 2004-03-15 株式会社東芝 半導体装置
JP2001119022A (ja) 1999-10-20 2001-04-27 Fuji Electric Co Ltd 半導体装置及びその製造方法
JP4450122B2 (ja) 1999-11-17 2010-04-14 株式会社デンソー 炭化珪素半導体装置
JP2001168036A (ja) 1999-12-09 2001-06-22 Fuji Electric Co Ltd 半導体素子の製造方法
JP4240752B2 (ja) * 2000-05-01 2009-03-18 富士電機デバイステクノロジー株式会社 半導体装置
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
US20030030051A1 (en) * 2001-08-09 2003-02-13 International Rectifier Corporation Superjunction device with improved avalanche capability and breakdown voltage

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194858A (zh) * 2010-03-03 2011-09-21 株式会社东芝 半导体装置
CN102194858B (zh) * 2010-03-03 2013-11-20 株式会社东芝 半导体装置

Also Published As

Publication number Publication date
WO2003065459A1 (fr) 2003-08-07
KR20030078867A (ko) 2003-10-08
EP1487021A1 (en) 2004-12-15
US20040150040A1 (en) 2004-08-05
TW552615B (en) 2003-09-11
CN1237619C (zh) 2006-01-18
JPWO2003065459A1 (ja) 2005-05-26
US6949798B2 (en) 2005-09-27

Similar Documents

Publication Publication Date Title
CN1237619C (zh) 半导体装置
CN1317771C (zh) 绝缘栅型半导体器件
CN1193431C (zh) 半导体器件
CN1228858C (zh) 电力半导体器件
CN1280914C (zh) 半导体器件及其制造方法
US7605423B2 (en) Semiconductor device
CN1233041C (zh) 半导体器件及其制作方法
CN1638144A (zh) 半导体器件及其制造方法
CN1790714A (zh) 半导体器件及制造其的方法
CN1271720C (zh) 耐高压的绝缘体上的硅型半导体器件
CN1494160A (zh) 功率半导体元件
CN1295795C (zh) 电力半导体器件
KR20090116702A (ko) 반도체 디바이스
CN1691349A (zh) 反向导通型半导体元件及其制造方法
CN1505170A (zh) SiC-MISFET及其制造方法
CN1557022A (zh) 半导体装置及其制造方法
CN1815739A (zh) 半导体器件及其制作方法
CN1284246C (zh) 高耐电压场效应型半导体设备
CN1950947A (zh) 半导体器件
CN2775842Y (zh) 半导体电路
CN1700430A (zh) 半导体装置的制造方法
CN1430289A (zh) 具有纵向金属绝缘物半导体晶体管的半导体器件及其制造方法
CN1649169A (zh) 半导体器件
CN1822394A (zh) 半导体装置及其制造方法
CN1677692A (zh) 超级结半导体元件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee