JP5303819B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、パワーデバイスに適用される整流素子などの半導体装置およびその製造方法に関する。
炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体は、ケイ素（Ｓｉ）に比べてバンドギャップが大きいため、高い絶縁耐圧を有し、また高温においても安定である。このため、ワイドバンドギャップ半導体を用いたパワーデバイスは、たとえばハイブリッド自動車の制御装置、家電、または電力などの高耐圧・低損失、高温動作が必要な分野への応用が期待されている。ここでパワーデバイスとは、大電力の変換や制御を行なうデバイスの総称である。今後もパワーデバイスの応用分野はさらに拡大するものと考えられる。
パワーデバイスとしての半導体装置（たとえば整流素子）には、大きく分類してｐｎ接合ダイオードとショットキーバリアダイオード（ＳＢＤ）とがある。ｐｎ接合ダイオードは、電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時に大きな逆電流が流れる性質がある。このため、スイッチング素子のターンオン時に過大な損失を発生させるだけでなく、過大なノイズの発生源となっており、整流素子の高速化を阻害する主要な要因になっている。一方、ＳＢＤでは、半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がないので、ターンオフ時の逆電流を極めて小さくすることができる。このため、一般に、ｐｎ接合ダイオードと比較してＳＢＤは高周波領域で動作することができる。
以上により、ワイドバンドギャップ半導体を用いたＳＢＤは、高耐圧、高温動作、および高周波動作を実現し得る整流素子として期待されている。
図５２は、従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面模式図である。図５２を参照して、整流素子１１０は、ｎ型のＳｉＣ基板１０１と、ＳｉＣ基板１０１の主表面上に形成され、ＳｉＣ基板１０１よりも不純物濃度の低いｎ型のドリフト層１０２と、ドリフト層１０２の表面上に形成されたアノード電極１０３と、ＳｉＣ基板１０１の裏面上に形成されたカソード電極１０４とを有している。整流素子１１０においては、アノード電極１０３とドリフト層１０２とによってショットキー障壁が構成され、この障壁によって整流特性が実現される。
また、図５３は、従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面模式図である。図５３を参照して、整流素子１２０は、ｎ型のＳｉ基板１１１と、Ｓｉ基板１１１の主表面上に形成され、Ｓｉ基板１１１よりも不純物濃度の低いｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型不純物領域１１５と、ｐ型不純物領域１１５の表面上に形成されたアノード電極１１３と、Ｓｉ基板１１１の裏面に形成されたカソード電極１１４とを有している。整流素子１２０においては、アノード電極１１３とｐ型不純物領域１１５とは電気的に（オーミック）接続され、ｐ型不純物領域１１５とｎ型のドリフト層１１２で構成されるｐｎ接合によって整流特性が実現される。
なお、従来の整流素子の構成は、たとえば特開２００１−５３２９３号公報（特許文献１）にも開示されている。
特開２００１−５３２９３号公報
しかしながら、従来のＳＢＤにおいては、定常損失を低減しつつ耐圧を向上することは困難であった。以下、そのことを説明する。
定常損失を低減するためには、順方向電流の立ち上がり電圧（ＶＦ）を小さくすれば良い。立ち上がり電圧ＶＦはショットキー障壁高さφＢｎによって決まるので、半導体層（ドリフト層１０２またはドリフト層１１２）の不純物濃度を高濃度にしたり、ショットキー電極（アノード電極１０３またはアノード電極１１３）として仕事関数の小さい材料を選択したりすれば、ショットキー障壁高さφＢｎが低くなり、定常損失を低減することができる。しかし、ショットキー障壁高さφＢｎが低くなると、逆方向電圧の印加時において、漏れ電流が増大し、耐圧も低下する。一方、耐圧を向上するためにショットキー電極の障壁高さφＢｎを高くすると、順方向電流の立ち上がり電圧が大きくなり、定常損失が増加する。
したがって、本発明の目的は、定常損失を低減しつつ耐圧を向上することのできる半導体装置およびその製造方法を提供することである。
この発明に従った半導体装置は、半導体基板と、半導体からなる不純物領域層と、電極とを備える。不純物領域層は、半導体基板上に形成され、半導体基板側の表面である第１の面と、当該第１の面と反対側の表面である第２の面とを有する。電極は不純物領域層上に形成される。不純物領域層では、第２の面から第１の面に到達する第１導電型の第１不純物領域と、第１不純物領域に隣接するとともに第１不純物領域を挟むように配置され、第２の面から第１の面に向けて延在する第２導電型の第２不純物領域とが形成される。電極は、第１不純物領域にショットキー接触し、かつ、第２不純物領域に電気的に接続されている。不純物領域層では、第１不純物領域を挟む位置において第２の面から第１の面に向けて延びるように溝が形成される。第２不純物領域は、溝の側壁に隣接する不純物領域層の部分において、第２導電型の不純物が注入された領域を含む。第１不純物領域は、第２導電型の不純物が注入された前記領域に接触するように配置されている。溝の内部は充填膜により充填されている。
上述した半導体装置は、本発明による半導体装置の基本的な構成を有するものである。上述した半導体装置によれば、第１不純物領域と電極とのショットキー接触した部分において形成されるショットキー障壁によって基本的な整流動作を行なうことができる。
また、不純物領域層では、縦型の第１不純物領域が第２不純物領域により挟まれた構造が少なくとも１つ形成された、いわゆるスーパージャンクション構造（ＳＪ構造）が形成される。このため、不純物領域（いわゆるドリフト層）においては、第１不純物領域と第２不純物領域との接続部形成されるｐｎ接合に起因する空乏層の働きによって逆方向電圧の印加時における高い耐圧を実現できる。また、同時に、上述のような空乏層の働きによって耐圧を向上させることができるので、順方向電圧の印加時における電流の流路として第１不純物領域（たとえばｎ型層）を用いるときに、当該第１不純物領域の不純物濃度を高くできる。このため、第１不純物領域の電気抵抗値を低減できるので、定常損失を低減できる。
また、上述のように不純物領域にＳＪ構造を適用するので、当該ＳＪ構造によって十分な耐圧を実現できることから、上述したショットキー障壁の障壁高さφＢｎが相対的に低くなるように、電極の構成材料として仕事関数の比較的小さい材料を適用することができる。この結果、順方向電流の立上がり電圧（ＶＦ）を小さくすることができるので、この点からも定常損失を低減できる。また、このようにショットキー障壁高さφＢｎを小さくすると、逆方向電圧の印加時における漏れ電流の増大や当該接続部での耐圧の減少などが懸念されるが、本発明による半導体装置では上述のようなＳＪ構造の適用により、これらの問題の発生を抑制できる。この結果、定常損失を低減しつつ耐圧を向上させた半導体装置を実現できる。
この発明に従った半導体装置は、半導体基板と、溝が形成された不純物領域層と、充填膜と、低濃度第１不純物領域層と、電極とを備える。不純物領域層は、半導体基板上に形成される。不純物領域層は、第１導電型の第１不純物領域と、第２導電型の第２不純物領域とを含む。第１不純物領域は、不純物領域層における半導体基板側の表面である第１の面と反対側の表面である第２の面から第１の面に到達する。第２不純物領域は、第１不純物領域を挟む位置において第２の面から第１の面に向けて延在するように形成された溝の側壁に第２導電型の不純物を注入されることにより形成される。充填膜は溝の内部を充填する。低濃度第１不純物領域層は第１不純物領域上に接続される。低濃度第１不純物領域層は、第１不純物領域における第１導電型の不純物の濃度より、第１導電型の不純物の濃度が低い。電極は、低濃度第１不純物領域層にショットキー接触し、かつ、第２不純物領域に電気的に接続される。溝と低濃度第１不純物領域層との間において、第２不純物領域は不純物領域層の前記第２の面に露出している。電極は第２の面に露出した第２不純物領域と接触するように、低濃度第１不純物領域層上から充填膜上にまで延在する。
このようにすれば、上述した本発明の基本的な構成を示した半導体装置と同様の効果が得られるとともに、低濃度第１不純物領域層を形成することで、高温時における逆方向電圧印加時の漏れ電流の抑制を図る（耐圧を向上させる）ことができる。特に、電極の材料としてショットキー障壁障壁高さφＢｎが相対的に小さくなった場合においても漏れ電流を低減する（高温動作を可能とする）とともに十分な耐圧を得るために有効である。
この発明に従った半導体装置の製造方法は、半導体基板を準備する工程と、半導体基板上に半導体からなる第１導電型の不純物層を形成する工程と、溝を形成する工程と、第２不純物領域を形成する工程と、充填膜を形成する工程と、電極を形成する工程とを備える。溝を形成する工程では、不純物層において、第１不純物領域となるべき領域を挟んで溝を形成する。第２不純物領域を形成する工程では、溝の側壁に第２導電型の不純物を注入することにより、不純物層において溝の側壁に隣接する部分に第２導電型の第２不純物領域を形成する。充填膜を形成する工程では、溝の内部を充填するように充填膜を形成する。電極を形成する工程では、第１不純物領域にショットキー接触し、かつ、第２不純物領域に電気的に接続された電極を形成する。このようにすれば、本発明による半導体装置を容易に得ることができる。また、溝を形成するための加工方法（たとえばフォトリソグラフィ法など）における加工可能な最小寸法より、第１不純物領域の幅を狭くできる。このため、半導体装置の微細化を図ることができる。
この発明に従った半導体装置の製造方法は、半導体基板を準備する工程と、半導体基板上に半導体からなる第１導電型の不純物層を形成する工程と、低濃度不純物層を形成する工程、溝を形成する工程、第２不純物領域を形成する工程、低濃度第１不純物領域層を形成する工程、充填膜を形成する工程、電極を形成する工程を備える。低濃度不純物層を形成する工程では、不純物層上に、半導体からなり不純物層より第１導電型の不純物濃度の低い低濃度不純物層を形成する。溝を形成する工程では、不純物層において第１不純物領域となるべき領域を挟むように、不純物層および低濃度不純物層を部分的に除去することにより溝を形成する。第２不純物領域を形成する工程では、溝の側壁に第２導電型の不純物を注入することにより、不純物層および低濃度不純物層において溝の側壁に隣接する部分に第２導電型の第２不純物領域を形成する。低濃度第１不純物領域層を形成する工程では、低濃度不純物層において形成された第２不純物領域の部分を除去することにより、第１不純物領域上に低濃度不純物層からなる低濃度第１不純物領域層を形成する。充填膜を形成する工程では、溝の内部を充填するように充填膜を形成する。電極を形成する工程では、低濃度第１不純物領域層にショットキー接触し、かつ、第２不純物領域に電気的に接続された電極を形成する。このようにすれば、本発明による半導体装置を容易に得ることができる。
この発明に従った半導体装置の製造方法は、半導体基板を準備する工程と、半導体基板上に半導体からなる第１導電型の不純物層を形成する工程と、高濃度第２不純物領域を形成する工程と、低濃度不純物層を形成する工程と、溝を形成する工程と、第２不純物領域を形成する工程と、低濃度第１不純物領域層を形成する工程と、充填膜を形成する工程と、電極を形成する工程とを備える。高濃度第２不純物領域を形成する工程では、不純物層において半導体基板に対向する面と反対側の面において、第１不純物領域となるべき領域を挟むように第２導電型の高濃度第２不純物領域を形成する。低濃度不純物層を形成する工程では、不純物層上に、半導体からなり不純物層より第１導電型の不純物濃度の低い低濃度不純物層を形成する。溝を形成する工程では、不純物層において第１不純物領域となるべき領域を挟むように、不純物層、高濃度第２不純物領域および低濃度不純物層を部分的に除去することにより溝を形成する。第２不純物領域を形成する工程では、溝の側壁に第２導電型の不純物を注入することにより、不純物層および低濃度不純物層において溝の側壁に隣接する部分に、高濃度第２不純物領域より第２導電型の不純物濃度の低い、第２導電型の第２不純物領域を形成する。低濃度第１不純物領域層を形成する工程では、低濃度不純物層において形成された第２不純物領域の部分を除去することにより、第１不純物領域上に低濃度不純物層からなる低濃度第１不純物領域層を形成する。充填膜を形成する工程では、溝の内部を充填するように充填膜を形成する。電極を形成する工程では、低濃度第１不純物領域層にショットキー接触し、かつ、高濃度第２不純物領域に電気的に接続された電極を形成する。このようにすれば、本発明による半導体装置であって、より耐圧が高く、さらに漏れ電流の抑制可能な（高温動作が可能な）半導体装置を実現できる。
このように、本発明によればいわゆるショットキーバリアダイオードのドリフト層にＳＪ構造を適用することで、定常損失を低減しつつ耐圧を向上させた半導体装置を実現できる。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。
（実施の形態１）
図１は、本発明による整流素子の実施の形態１を示す断面模式図である。図１を参照して、本発明による整流素子の実施の形態１を説明する。
図１に示すように、本発明による整流素子は、ｎ+型の基板１と、その基板１の裏面側に形成されたカソード電極１１と、基板１の上部表面上に形成された溝７を有するｎ層３と、溝７の内部に充填されたｐ層５と、ｎ層３の上部表面およびｐ層５の上部表面を覆うアノード電極９とからなる。ｎ+の基板１としては、ｎ+型の炭化珪素（ＳｉＣ）基板を用いることができる。基板１の上に形成されたｎ層３はＳｉＣであり、エピタキシャル成長により形成されている。ｎ層３においては、距離Ｌ１だけ離れた場所に上述した溝７が形成されている。この溝７は、距離Ｌ１だけ離れて複数個形成されていてもよい。この溝７の底部は、基板１の上部表面に到達する。そして、この幅Ｌ２の溝７の内部には、ＳｉＣからなるｐ層５がエピタキシャル成長により形成されている。基板１の厚みを厚みＴ２、ｎ層３の厚みを厚みＴ３としている。そして、ｎ層３の上部表面上であって、ｎ層３の上部表面とｐ層５の上部表面とに共に接触するようにアノード電極９が形成されている。アノード電極９の厚みＴ４は任意に決定できる。また、基板１の裏面側には厚みＴ１のカソード電極１１が形成されている。図１に示された整流素子の寸法例としては、たとえば、基板１の厚みＴ２を０．３８ｍｍ、カソード電極１１の厚みＴ１を１μｍ、ｎ層３の厚みＴ３を１０μｍ、アノード電極９の厚みＴ４を３μｍ、ｎ層３の幅Ｌ１を１．８μｍ、ｐ層５の幅Ｌ２を１．８μｍとすることができる。
図１に示したアノード電極９の材料としては、ｎ層３とショットキー接触可能な金属であればどのような金属を用いてもよい。たとえば、アノード電極９の材料としては、たとえば銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）、鉄（Ｆｅ）、チタン（Ｔｉ）、亜鉛（Ｚｎ）、テルル（Ｔｅ）、錫（Ｓｎ）、鉛（Ｐｂ）などが挙げられる。
また、基板１として、たとえば窒素（Ｎ2）を不純物として含有するＳｉＣ基板を用いることができる。この場合、不純物の濃度としては、１Ｅ１９（１×１０１9）／ｃｍ3という値を用いることができる。また、ｎ層３も不純物として窒素を含有することができる。この場合のｎ層３の不純物濃度はたとえば１Ｅ１７（１×１０17）／ｃｍ3とすることができる。
また、ｎ層３とショットキー電極であるアノード電極９との間のショットキー障壁φ高さＢｎの好ましい範囲は、ｎ層３の不純物濃度、使用温度によって以下のように変化する。ｎ層３の不純物濃度がたとえば１×１０14／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁高さφＢｎが０．６８ｅＶ＜φＢｎ＜１．０５ｅＶであることが好ましい。０．６８ｅＶ＜φＢｎとすることで、２５０℃の温度でもｎ層３とアノード電極９とのショットキー接触を確保することができる。また、φＢｎ＜１．０５ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．３Ｖ以下にすることができる。ショットキー障壁高さφＢｎが上記範囲となることが期待できるアノード電極９の材料としては、たとえば銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、またはルテニウム（Ｒｕ）などが挙げられる。
また、ｎ層３の不純物濃度がたとえば１×１０15／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁高さφＢｎが０．５８ｅＶ＜φＢｎ＜０．９５ｅＶであることが好ましい。０．５８ｅＶ＜φＢｎとすることで、２５０℃の温度でもｎ層３とアノード電極９とのショットキー接触を確保することができる。また、φＢｎ＜０．９５ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．２Ｖ以下にすることができる。ショットキー障壁高さφＢｎが上記範囲となることが期待できるアノード電極９の材料としては、たとえばクロム（Ｃｒ）、鉄（Ｆｅ）、Ｃｕ、Ｍｏ、またはＷなどが挙げられる。
さらに、ｎ層３の不純物濃度がたとえば１×１０16／ｃｍ3〜１×１０18／ｃｍ3である場合、ショットキー障壁高さφＢｎが０．４８ｅＶ＜φＢｎ＜０．８４ｅＶであることが好ましい。０．４８ｅＶ＜φＢｎとすることで、２５０℃の温度でもｎ層３とアノード電極９とのショットキー接触を確保することができる。また、φＢｎ＜０．８４ｅＶとすることで、１Ａ／ｃｍ3の電流を流すのに必要な電圧を０．１Ｖ以下にすることができる。ショットキー障壁高さφＢｎが上記範囲となることが期待できるアノード電極９の材料としては、たとえばチタン（Ｔｉ）、Ｃｒ、Ｆｅ、Ｃｕ、亜鉛（Ｚｎ）、Ｍｏ、テルル（Ｔｅ）、錫（Ｓｎ）、鉛（Ｐｂ）、またはＷなどが挙げられる。
図１からもわかるように、ｎ層３においては、溝７の内部に充填されたｐ層５が距離Ｌ１を隔てて配置された構造になっており、いわゆるスーパージャンクション構造（ＳＪ構造）が構成されている。
次に、図１に示した整流素子の動作を簡単に説明する。整流素子のアノード電極９の電位がカソード電極１１の電位より高いと（順方向電圧が印加されると）、ｎ層３とｐ層５との接続部におけるｐｎ接合に起因する空乏層が収縮し、ｎ層３において空乏層化されていない部分（電流流路）ができる。この電流流路を介して（具体的には、空乏層化されていないｎ層３の部分および基板１を介して）、アノード電極９とカソード電極１１との間に電流が流れる。また、後述するようにＳＪ構造を利用することで十分な耐圧を確保できるので、ｎ層の不純物濃度を高くできる。このため、電流流路の電気抵抗を低く設定できる。また、順方向電圧が大きくなると、ｐ層５とｎ層３とのｐｎ接合が順方向にされることになるので、ｐｎ接合を介しても電流が流れる。このようにして、整流素子における定常損失を低減できる。
次に、整流素子のアノード電極９の電位がカソード電極１１の電位より低いと（逆方向電圧が印加されると）、アノード電極９とｎ層３との接触部におけるショットキー障壁によっても電流が制御される（逆方向の電流の流れが阻害される）とともに、ｎ層３とｐ層５との接続部におけるｐｎ接合に起因する空乏層が拡大し、結果的にｎ層３の幅方向全体が空乏層化される。このため、上述した電流流路が空乏層により遮断される。この結果、逆方向電圧の印加時に逆方向の電流の流れを遮断できるので、高い耐圧を実現できる。
図２は、図１に示した整流素子の製造方法を説明するためのフローチャートである。図３〜図７は、図１に示した整流素子の製造方法を説明するための断面模式図である。図２〜図７を参照して、図１に示した整流素子の製造方法を説明する。
図２に示したように、図１に示した整流素子の製造方法においては、まず基板準備工程（Ｓ１０）を実施する。ここでは、たとえばｎ+のＳｉＣ基板を準備する。この基板１（図３参照）として、上述のように窒素（Ｎ2）を不純物として含有するＳｉＣ基板を用いることができる。また、当該基板１の厚みＴ２をたとえば０．３８ｍｍとすることができる。
次に、この基板準備工程（Ｓ１０）として、上述した基板１の表面上にｎ層３をエピタキシャル成長法により形成する。このｎ層３としては、たとえばＳｉＣをエピタキシャル成長させる。このときのエピタキシャル成長の成膜に用いる反応ガスとしては、たとえばＳｉＨ4とＣ3Ｈ8といったガスを用いることができる。また、ｎ層３における不純物としては、窒素を用いることができる。不純物としての窒素の濃度は１Ｅ１７（１×１０17）／ｃｍ3程度にすることができる。
次に、図３に示すように、ｎ層３上にマスク材１３を形成する。マスク材１３の厚みとしてはたとえば０．５μｍとすることができる。マスク材の材質としては特に限定されないが、タンタルカーバイド、窒化アルミニウムやダイヤモンドその他の材料を用いることができる。マスク材１３の製造方法としては、任意の製造方法を採用できるが、たとえばスパッタリングなどを用いてもよい。そして、マスク材１３上に酸化膜１４を堆積する。この酸化膜１４の厚みをたとえば３μｍ程度とすることができる。この酸化膜１４は任意の方法で形成できるが、たとえば化学気相成長法（ＣＶＤ）などを用いて形成してもよい。この結果、図３に示すような構造を得ることができる。
次に、図２に示す溝形成工程（Ｓ２０）を実施する。具体的には、フォトリソグラフィ法を用いて、溝となるべき領域上に位置する酸化膜１４を露出させるような開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、反応性イオンエッチング（ＲＩＥ）により酸化膜１４を部分的に除去する。その後、さらにＲＩＥにより露出しているマスク材１３を部分的に除去する。その後レジスト膜を除去する。そして、この状態で、酸化膜１４およびマスク材１３をマスクとして用いて、ｎ層３をＲＩＥにより部分的に除去する。この結果、図４に示すように、溝７が形成される。
その後、溝７の内周面について犠牲酸化処理を行なう。この犠牲酸化処理においては、たとえば加熱温度を１２００℃とし、酸化性（たとえば、乾燥酸素）の雰囲気中で所定時間加熱処理を行なうことにより、犠牲酸化膜を所定の厚みだけ成長させる。この犠牲酸化膜の厚みはたとえば５０ｎｍとすることができる。その後、上述した犠牲酸化膜および酸化膜１４をエッチングなどにより除去する。
次に、ｐ型層形成工程（Ｓ３０）を実施する。具体的には、溝７の内部にアルミニウム（Ａｌ）、およびボロン（Ｂ）を添加したｐ型のＳｉＣを選択エピタキシャル成長法により形成する。この結果、図５に示すように、溝７の内部にｐ層５が形成される。このｐ層における不純物の濃度はたとえば１Ｅ１７（１×１０17）／ｃｍ3とすることができる。
次に、マスク材１３を除去する。このマスク材１３を除去する工程においては、たとえばウエットエッチングなどを用いることができる。マスク材１３として、たとえばタンタルカーバイド（ＴａＣ）、ダイヤモンド、窒化アルミニウム（ＡｌＮ）などを用いた場合には、このマスク材１３を除去する工程においてはＲＩＥを用いることができる。このＲＩＥにおいて、マスク材１３がダイヤモンドからなる場合にはＯ2系の反応ガスを用いることができる。また、マスク材１３が窒化アルミニウムからなる場合には、ＲＩＥの反応ガスとしてＣｌ2系の反応ガスを用いることができる。
次に、図６に示すように、ｎ層３およびｐ層５の上部表面を覆うように酸化膜を形成する犠牲酸化処理を行なう。この犠牲酸化処理においては、たとえば酸化性の雰囲気中で加熱温度を１２００℃とし所定時間だけ当該加熱処理を行なう。この結果、犠牲酸化膜１５が形成される。犠牲酸化膜１５の厚みはたとえば５０ｎｍとすることができる。
その後、犠牲酸化膜１５をエッチングにより除去する。この状態で、図２に示した電極形成工程（Ｓ４０）を実施する。具体的には、ｎ層３およびｐ層５の上部表面上に第１メタル膜１６を形成する。この第１メタル膜１６上にアルミニウム膜１７を形成する。このようにして、第１メタル膜１６およびアルミニウム膜１７からなるアノード電極９が形成される。なお、このアルミニウム膜１７はボンディング電極として作用するものであり、外部配線との接続を容易にできるような金属であればどの金属を用いてもよい。また、第１メタル膜１６としては、ｎ層３とショットキー接触可能な材料であれば任意の材料を用いることができる。たとえば、第１メタル膜１６を構成する材料としては、銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）などを用いることができる。また、第１メタル膜１６に含まれる金属としては、他にクロム（Ｃｒ）、鉄（Ｆｅ）、チタン（Ｔｉ）、亜鉛（Ｚｎ）、テルル（Ｔｅ）、錫（Ｓｎ）、鉛（Ｐｂ）などを用いることができる。第１メタル膜１６の厚みはたとえば０．１μｍとすることができる。また、アルミニウム膜１７の厚みはたとえば２μｍ以上５μｍ以下とすることができる。
そして、基板１の裏面側に、図１に示すようなカソード電極１１を形成する。カソード電極１１を構成する材料としては、導電性の材料、たとえば金属など任意の材料を用いることができる。このようにして、図１に示す整流素子を得ることができる。
なお、図１に示した整流素子では、ｎ層３が平面形状においてマトリクス状あるいはストライプ状に配置されていてもよい。たとえば、ｎ層３をストライプ状に配置する場合には、溝７が当該ｎ層３を挟むようにストライプ状に（同じ方向に延びる複数の溝７が互いに間隔を隔てて配置された状態で）形成される。また、ｎ層３が平面的にはマトリクス状に配置される場合には、溝７の平面形状はいわゆる格子状となる。ｎ層３の平面形状は、３角形または４角形以上の多角形状、あるいは円形状であってもよい。
図８は、図１に示した本発明による整流素子の実施の形態１の第１の変形例を示す断面模式図である。図８を参照して、本発明による整流素子の実施の形態１の第１の変形例を説明する。
図８に説明した整流素子は、基本的には図１に示した整流素子と同様の構造を備えるが、溝７の深さが異なっている。すなわち、図８に示した整流素子では、溝７がｎ+型の基板１まで到達せず、ｎ層３の途中まで延在する。たとえば、ｎ層３の厚みＴ３が１０μｍであるとき、溝７の深さＴ５を９μｍとすることができる。なお、他の部分のサイズとしては、図１に示した整流素子と同様の数値を用いることができる。
このような構造の整流素子によっても、図１に示した本発明による整流素子の実施の形態１と同様の効果を得ることができる。
図９は、図８に示した本発明による整流素子の実施の形態１の第１の変形例の製造方法を説明するための断面模式図である。図９を参照して、図８に示した本発明による整流素子の実施の形態１の第１の変形例の製造方法を説明する。
図８に示した整流素子の製造方法は、基本的には図１に示した整流素子の製造方法と同様であるが、図２に示した溝形成工程（Ｓ２０）が図１に示した整流素子の製造方法と異なっている。具体的には、図８に示した整流素子の製造方法においては、図２に示した基板準備工程（Ｓ１０）をまず実施する。その後、溝形成工程（Ｓ２０）として、酸化膜１４およびマスク材１３をマスクとして用いて、ｎ層３をＲＩＥにより部分的に除去することにより、図９に示すように溝７を形成する。このとき、ＲＩＥの処理時間を調整することにより、溝７の底部が基板１の上部表面にまで到達する前にＲＩＥ処理を終了する。この結果、図９に示すように、ｎ層３の途中までの深さの溝７を形成することができる。
この後、図１に示した整流素子の製造方法と同様に、ｐ型層形成工程（Ｓ３０）および電極形成工程（Ｓ４０）を実施することにより、図８に示すような整流素子を得ることができる。
図１０は、本発明による整流素子の実施の形態１の第２の変形例を示す断面模式図である。図１０を参照して、本発明による整流素子の実施の形態１の第２の変形例を説明する。
図１０に示した整流素子は、基本的には図８に示した整流素子と同様の構造を備えるが、ｎ層３中での不純物濃度のプロファイルが異なっている。すなわち、図８や図１に示した整流素子においては、ｎ層３中の不純物濃度はその厚み方向において基本的に同一であった。しかし、図１０に示した整流素子においては、ｎ層３における不純物濃度は、基板１側からアノード電極９側にかけて徐々に高くなっている。
すなわち、図１０の左端に示したグラフのように、ｎ層３中の不純物濃度は、ｎ層３の電極１との境界部における不純物濃度Ａから、アノード電極９との接続部における不純物濃度Ｂまでほぼ直線的に高くなっている。ここで、図１０の左端に示したグラフでは、横軸がｎ層３中のｎ型不純物の濃度を示し、縦軸がｎ層３の下部表面からの厚み方向の距離を示している。
このようにしても、図１または図８に示した整流素子と同様の効果を得ることができる。また、ｎ層３における不純物濃度が基板１側においては低く、アノード電極９側においては相対的に高くなっているので、順方向電圧が印加されたときにはｎ層３における電気抵抗をその上部において相対的に低くすることができる。一方、整流素子に逆バイアス（逆電圧）が印加された場合には、ｎ層３の下部における不純物濃度が上部における不純物濃度よりも相対的に低くなっていることにより、耐圧をより高めることができる。なお、このようなｎ層３における不純物濃度の分布は、図１に示した構成の整流素子にも適用できる。この場合も同様の効果を得ることができる。
次に、図１０に示した整流素子の製造方法について簡単に説明する。図１０に示した整流素子の製造方法は、基本的には図８に示した整流素子の製造方法と同様である。但し、ｎ層３を形成するときのエピタキシャル成長における反応ガスのガス組成が、不純物が高くなる方向へと時間の経過とともに徐々にシフトする点が異なる。具体的には、不純物の供給源となる反応ガスの流量が時間と共に徐々に多くなるように、反応ガスの流量を調整する。この結果、ｎ層３中の不純物濃度をその厚み方向において徐々に上にいくほど高くすることができる。なお、図１０に示した不純物濃度のＡで示した値はたとえば１Ｅ１５（１×１０15）／ｃｍ3とすることができ、Ｂで示した値は１Ｅ１７（１×１０17）／ｃｍ3とすることができる。
（実施の形態２）
図１１は、本発明による整流素子の実施の形態２を示す断面模式図である。図１１を参照して、本発明による整流素子の実施の形態２を説明する。
図１１に示した整流素子は、基本的には図１に示した整流素子と同様に、ｎ+型の電極１上にｎ層３とｐ領域１９とからなるスーパージャンクション（ＳＪ）構造が形成されている点は共通している。但し、このｐ領域１９が溝７の側壁からのイオン注入によって形成されている点が異なる。具体的には、図１１に示した整流素子は、基板１上にｎ層３が形成されている。このｎ層３には格子状またはストライプ状に溝７が形成されている。溝７はｎ層３を貫通せず、ｎ層３の厚み方向の途中の位置まで延びている。なお、この溝７はｎ層３を貫通するように形成してもよい。この溝７の内壁上には熱酸化膜２１が形成されている。また、この熱酸化膜２１上には、溝７の内部を充填するように酸化膜２２が形成されている。また、溝７の周囲を覆うように、後述する製造方法からもわかるようにイオン注入によって形成されたｐ領域１９が形成されている。ｐ領域１９の下部表面は基板１の上部表面と接触する。そして、ｎ層３およびｐ領域１９の上部表面を覆うようにアノード電極９が形成されている。また、基板１の裏面側にはカソード電極１１が形成されている。図１１に示された整流素子の寸法例としては、たとえば、基板１の厚みＴ２を０．３８ｍｍ、カソード電極１１の厚みＴ１を１μｍ、ｎ層３の厚みＴ３を１０μｍ、アノード電極９の厚みＴ４を３μｍ、ｎ層３の幅Ｌ１を１．８μｍ、ｐ領域１９の幅Ｌ２を０．４５μｍ、溝７の幅Ｌ３を２．５μｍ、溝７の深さＴ５を９μｍとすることができる。
このような構造によっても、図１に示した本発明の整流素子と同様の効果を得ることができる。
次に、図１１に示した整流素子の製造方法を説明する。図１２は、図１１に示した整流素子の製造方法を説明するためのフローチャートである。図１３〜図１７は、図１１に示した整流素子の製造方法を説明するための断面模式図である。図１２〜図１７を参照して、図１１に示した整流素子の製造方法を説明する。
まず、図１２に示すように、図８に示した本発明による整流素子の製造方法と同様に基板準備工程（Ｓ１０）を実施する。この工程では、基本的に図８に示した整流素子の製造方法において準備した基板と同様の基板を準備する。その後、基板１上に熱酸化膜２４（図１３参照）を形成する。この熱酸化膜２４はたとえば酸化性雰囲気で加熱温度１２００℃という温度で加熱し、厚さが５０ｎｍ程度である。次に、熱酸化膜２４上に酸化膜２５を形成する。酸化膜２５は、たとえばＣＶＤ法などによって形成され、その厚みが３μｍ程度とすることができる。そして、酸化膜２５上にフォトリソグラフィ法によってレジストパターンが形成され、当該レジストパターンをマスクとして用いてＲＩＥなどにより、この熱酸化膜２４および酸化膜２５は部分的に除去される。この結果、溝７が形成されるべき領域上に開口部が形成される。そして、当該開口部が形成された熱酸化膜２４および酸化膜２５をマスクとして、ＲＩＥによりｎ層３を部分的に除去することにより溝７が形成される。このようにして、図１２に示した溝形成工程（Ｓ２０）を実施する。この結果、図１３に示すようにｎ層３に溝７が形成される。
次に、図１２に示したｐ型領域形成工程（Ｓ１１０）を実施する。具体的には、基板１の温度を５００℃として、アルミニウムおよびボロンなどの不純物を２Ｅ１７（２×１０17）／ｃｍ3の濃度で０．４５μｍの深さまで注入する。この結果、図１３に示すようにｐ領域１９がｎ層３の溝７に隣接する部分に形成される。
次に、エッチングにより酸化膜２５および熱酸化膜２４をすべて除去する。その後、注入された不純物を活性化するための活性化アニール処理を行なう。この活性化アニール処理では、加熱温度をたとえば１７００℃として加熱時間を２０分とすることができる。その後、熱酸化膜２１（図１４を参照）を形成する。この熱酸化膜２１を形成するための処理では、加熱温度を１２００℃とすることができる。この熱酸化膜２１の厚みはたとえば５０ｎｍとすることができる。
次に、図１２に示した溝の充填工程（Ｓ１２０）を実施する。具体的には、図１５に示すように、ＴＥＯＳ酸化膜である酸化膜２２を熱酸化膜２１上に堆積することにより、溝７を充填する。この酸化膜２２の堆積厚みはたとえば１．５μｍとすることができる。この程度の厚みを堆積すれば、酸化膜２２によって溝７の内部を充填することができる。
次に、ｎ層３上に位置する酸化膜２２および熱酸化膜２１を除去するためのエッチング処理を行なう。このエッチング処理においては、たとえばＲＩＥを用いることができる。このＲＩＥにおいては、ＣＦ4系の反応ガスを用いることができる。
その後、ｎ層３、酸化膜２２および熱酸化膜２１の上部表面を覆うように犠牲酸化膜２６（図１６参照）を形成する。この犠牲酸化膜２６を形成するための熱処理では、たとえば酸化性雰囲気で加熱温度を１２００℃とすることができる。この犠牲酸化膜２６の厚みはたとえば５０ｎｍとすることができる。
次に、上述した犠牲酸化膜２６をエッチングにより除去する。この後、図１２に示した電極形成工程（Ｓ４０）を実施する。具体的には、ｎ層３の上部表面を覆うように第１メタル膜１６を形成する。この第１メタル膜１６上にアルミニウム膜１７を形成する。この第１メタル膜１６およびアルミニウム膜１７によりアノード電極９が形成される。第１メタル膜１６を構成する材料としては、ｎ層３とショットキー接触可能な金属であれば任意の金属を用いることができるが、本発明の実施の形態１において示した金属と同様の金属を用いることが好ましい。また、第１メタル膜１６の厚みはたとえば０．１μｍとすることができる。また、アルミニウム膜１７の厚みは２μｍ以上５μｍ以下とすることができる。
この後、基板１の裏面側にカソード電極１１を形成する。このようにして、図１１に示す整流素子を得ることができる。
図１８は、図１１に示した本発明による整流素子の実施の形態２の第１の変形例を示す断面模式図である。図１８を参照して、本発明による整流素子の実施の形態２の第１の変形例を説明する。
図１８に示すように、整流素子は図１１に示した整流素子と基本的に同様の構造を備えるが、溝７の深さが異なる。このため、ｐ領域１９の下部は基板１の上部表面と接触していない。すなわち、ｐ領域１９と基板１との間にはｎ層３の一部が延在した状態となっている。このような構造によっても、図１１に示した整流素子と同様の効果を得ることができる。
次に、図１８に示した本発明による整流素子の実施の形態２の第１の変形例の製造方法を説明する。図１９および図２０は、本発明による整流素子の実施の形態２の第１の変形例の製造方法を説明するための断面模式図である。図１９および図２０を参照して、本発明による整流素子の実施の形態２の第１の変形例の製造方法を説明する。
まず、図１２に示した基板準備工程（Ｓ１０）を実施する。その後、図１２の溝形成工程（Ｓ２０）を実施するが、このとき形成される溝７の深さは、図１９に示すようにｎ層３の途中までの深さである。次に、図１２に示したｐ型領域形成工程（Ｓ１１０）を実施する。その結果、図２０に示すように、溝７の周囲のｎ層３において導電型がｐ型の不純物を高温イオン注入することによりｐ領域１９が形成される。このとき、形成されるｐ領域１９の下部は基板１と間隔を隔てて位置している。
この後、図１２に示した整流素子の製造方法と同様に、図１２に示した溝の充填工程（Ｓ１２０）および電極形成工程（Ｓ４０）を順次実施することにより、図１８に示す整流素子を得ることができる。
図２１は、本発明による整流素子の実施の形態２の第２の変形例を示す断面模式図である。図２１を参照して、本発明による整流素子の実施の形態２の第２の変形例を説明する。
図２１に示した整流素子は、基本的には図１８に示した整流素子と同様の構造を備えるが、ｎ層３における不純物濃度のプロファイルが異なっている。すなわち、図２１に示した整流素子では、図２１の左側のグラフに示すように、ｎ層の下部から上部に向けて徐々に不純物の濃度が高くなっている。なお、図２１の左側に示したグラフは横軸が不純物の濃度を示し、縦軸がｎ層３の厚さ方向におけるｎ層３の下部表面からの距離を示している。このようにすれば、図１８に示した整流素子と同様の効果を得ることができるとともに、図１０に示した整流素子と同様の効果も得ることができる。また、図２１に示した整流素子の製造方法は、基本的に図１８に示した整流素子の製造方法と同様であるが、ｎ層３を形成するときのエピタキシャル成長における反応ガスのガス組成が、不純物が高くなる方向へと時間の経過とともに徐々にシフトする（具体的には、不純物の供給源となる反応ガスの流量が時間と共に徐々に多くなるように、反応ガスの流量を調整する）点が異なる。この結果、ｎ層３中の不純物濃度をその厚み方向において徐々に上にいくほど高くすることができる。なお、図２１に示した不純物濃度のＡで示した値はたとえば１Ｅ１５（１×１０15）／ｃｍ3とすることができ、Ｂで示した値は１Ｅ１７（１×１０17）／ｃｍ3とすることができる。また、このようなｎ層３における不純物濃度の分布は、図１１に示した構成の整流素子にも適用できる。この場合も同様の効果を得ることができる。
（実施の形態３）
図２２は、本発明による整流素子の実施の形態３を示す断面模式図である。図２２を参照して、本発明による整流素子の実施の形態３を説明する。
図２２に示した整流素子は、基本的には図１１に示した整流素子と同様の構造を備えるが、ｎ層３の上にｎ型不純物の濃度がｎ層３よりも相対的に低くなっている低濃度エピ層２８が形成されている点が異なる。この低濃度エピ層２８は、高温時の漏れ電流の抑制（耐圧の向上）を図るための構造である。この低濃度エピ層２８の厚みＴ６はたとえば１μｍとすることができる。また、低濃度エピ層２８における不純物濃度はたとえば１Ｅ１６（１×１０16）／ｃｍ3とすることができる。なお、その他の構造の寸法や不純物濃度は、基本的には図１１に示した整流素子における寸法と同様である。このような構造の整流素子においては、図１に示した整流素子と同様の効果が得られるとともに、低濃度エピ層２８を形成することによって耐圧をさらに向上させることができる。このような低濃度エピ層２８を形成することによる効果を見積もると、たとえば以下のように推定できる。ここで、第１メタル膜１６と低濃度エピ層２８とのショットキー接触におけるショットキー障壁高さφＢｎが０．７ｅＶであり、雰囲気温度を２５０℃、低濃度エピ層２８の平面積を４ｍｍ2、印加される逆方向電流を１０Ｖとしたとき、低濃度エピ層２８の不純物濃度が上述のように１Ｅ１６（１×１０16）／ｃｍ3であるとき、推定される漏れ電流は０．０４１Ａとなる。なお、参考として、低濃度エピ層２８の不純物濃度が１Ｅ１５（１×１０15）／ｃｍ3であるとき、推定される漏れ電流は０．０２２Ａとなり、低濃度エピ層２８の不純物濃度が１Ｅ１７（１×１０17）／ｃｍ3であるとき、推定される漏れ電流は０．３５Ａとなる。これらの結果より、順方向電圧が印加されたときの定常損失をも考慮すれば、低濃度エピ層２８の不純物濃度は上述のように１Ｅ１６（１×１０16）／ｃｍ3とすることが好ましい。
なお、上述した図２２に示した整流素子について、図１０に示したようにｎ層３での不純物濃度を、下部表面から上部表面に向けて徐々に高くなるようにしてもよい。また、溝７の深さを適宜変更しても良い。
次に、図２２に示した整流素子の製造方法について説明する。図２３は、図２２に示した整流素子の製造方法を説明するためのフローチャートである。図２４は、図２３における基板準備工程（Ｓ１０）に含まれるエピタキシャル成長工程を説明するためのフローチャートである。図２５〜図３２は、図２２に示した整流素子の製造方法を説明するための断面模式図である。図２３〜図３２を参照して、図２２に示した本発明による整流素子の実施の形態３の製造方法を説明する。
図２２に示す整流素子の製造方法では、図２３に示すように、まず、基板準備工程（Ｓ１０）を実施する。この基板準備工程においては、ｎ+型のＳｉＣ基板である基板１（図２５参照）を準備する。この基板１としては、不純物として窒素（Ｎ2）を含有し、不純物濃度が１Ｅ１９（１×１０19）／ｃｍ3であるＳｉＣ基板を用いることができる。この基板１の厚みとしてはたとえば０．３８ｍｍという値を採用することができる。そして、この基板１上において、図２４に示すように第１エピ成長工程（Ｓ１１）を実施する。この第１エピ成長工程（Ｓ１１）においては、図２５に示すように、基板１の表面を洗浄したあと、基板１上にｎ層３をエピタキシャル成長させる。このｎ層３の厚みとしてはたとえば１０μｍという値を用いることができる。また、このドリフト層としてのｎ層３における不純物（窒素）の濃度は１Ｅ１７（１×１０17）／ｃｍ3とすることができる。そして、次に図２４に示した第２エピ成長工程（Ｓ１２）を実施する。この第２エピ成長工程（Ｓ１２）においては、ｎ層３上に低濃度エピ層２８（図２５参照）を形成する。低濃度エピ層２８における窒素不純物の濃度はたとえば１Ｅ１６（１×１０16）／ｃｍ3とすることができる。
次に、低濃度エピ層２８上に、図１１に示した整流素子の製造方法と同様に熱酸化膜２４（図２６参照）および酸化膜２５（図２６参照）を形成する。熱酸化膜２４の厚みはたとえば５０ｎｍとすることができる。また、この熱酸化膜２４を製造するための熱処理では、加熱温度を１２００℃とすることができる。また、酸化膜２５はＣＶＤ法などにより形成することができる。その後、酸化膜２５上にフォトリソグラフィ法を用いて溝７が形成されるべき領域上に溝７の平面形状と同じ開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、エッチングにより酸化膜２５および熱酸化膜２４を部分的に除去する。その後、レジスト膜を除去する。そして、酸化膜２５および熱酸化膜２４をマスクとして用いて、低濃度エピ層２８およびｎ層３をＲＩＥなどのエッチングにより部分的に除去することにより溝７（図２６参照）を形成する。この結果、図２６に示すような構造を得ることができる。このようにして、溝の形成工程（Ｓ２０）（図２３参照）を実施する。
次に、図２３に示すように、ｐ型領域形成工程（Ｓ１１０）を実施する。具体的には、基板１の温度を５００℃として、アルミニウムおよびボロンなどの不純物を２Ｅ１７（２×１０17）／ｃｍ3の濃度で溝７の壁面から０．４５μｍの深さまで注入する。この結果、図２７に示すようにｐ領域１９がｎ層３および低濃度エピ層２８の溝７に隣接する部分に形成される。
この後、エッチングにより酸化膜２５および熱酸化膜２４を除去する。そして、ｐ領域１９における不純物を活性化するための活性化アニール処理を実施する。活性化アニール処理では、たとえば１７００℃という加熱温度で２０分の間加熱するといった条件を用いてもよい。その後、溝７の内周面上からｎ層３の上部表面上にまで延在するように熱酸化膜２１（図２８参照）を形成する。熱酸化膜２１の厚みとしてはたとえば５０ｎｍとすることができる。この熱酸化膜２１を形成するための熱処理温度はたとえば１２００℃とすることができる。この熱酸化膜２１上に、ＴＥＯＳ酸化膜を堆積することで酸化膜２２（図２８参照）を形成する。この結果、酸化膜２２によって溝７の内部が充填された状態となり、図２８に示すような構造を得る。このようにして溝の充填工程（Ｓ１２０）（図２３参照）が実施される。
次に、酸化膜２２上にフォトリソグラフィ法により溝７およびｐ領域１９上部分に開口パターンが形成されたレジスト膜３０（図２９参照）を形成する。このレジスト膜３０をマスクとして用いて、酸化膜２２、熱酸化膜２１および低濃度エピ層２８の一部をエッチングにより除去する。この結果、図２９に示すような構造を得る。なお、レジスト膜３０は、酸化膜２２および熱酸化膜２１を部分的に除去するためのエッチングにおけるマスクとして用い、低濃度エピ層２８を部分的に除去するためのエッチングにおけるマスクとしては当該エッチング用の酸化膜２２および熱酸化膜２１を用いてもよい。この結果、ｎ層３上にｎ型の低濃度エピ層２８が残存することになる。このようにして、図２３に示した凸部形成工程（Ｓ２１０）を実施する。
次に、図２９に示したレジスト膜３０を除去した後、フォトリソグラフィ法により、図３０に示すように、上述したエッチングにより形成された溝７およびｐ領域１９上に形成された凹部を充填するようにレジスト膜３１を形成する。そして、ウエットエッチングを用いて、レジスト膜３１の間において露出している酸化膜２２およびその酸化膜２２下に位置する熱酸化膜２１を除去する。その後レジスト膜３１を除去する。その結果、図３１に示すような構造を得る。
この後、当該低濃度エピ層２８が形成された基板を洗浄する。そして、図２３に示した電極形成工程（Ｓ４０）を実施する。具体的には、低濃度エピ層２８の表面を覆うとともにｐ領域１９、熱酸化膜２１、および酸化膜２２の上部表面上にまで延在するように第１メタル膜１６を形成する。この第１メタル膜としては、低濃度エピ層２８とショットキー接触可能な金属であれば任意の金属を用いることができる。次に、第１メタル膜１６上にアルミニウム膜１７を形成する。この結果、アノード電極９としての第１メタル膜１６およびアルミニウム膜１７が形成される。そして、電極１の裏面側にカソード電極１１を配置する。このようにして、図２２に示す整流素子を得ることができる。
（実施の形態４）
図３３は、本発明による整流素子の実施の形態４を示す断面模式図である。図３３を参照して、本発明による整流素子の実施の形態４を説明する。
図３３に示した整流素子は、基本的に図２２に示した整流素子と同様の構造を備えるが、ｐ領域１９の上部に埋込ｐ層３２が形成されている点、および低濃度エピ層２８の上部表面の形状が図２２に示した整流素子とは異なっている。また、このような各構成要素の形状の相違により、アノード電極の構成も異なっている。以下具体的に説明する。
図３３に示した整流素子は、基本的には上述のように図２２に示した整流素子と同様の構造を備えるが、ｐ領域１９の上部において溝７に隣接する位置に埋込ｐ層３２が形成されている。この埋込ｐ層３２の幅はｐ領域１９の幅よりも広くなっている。このため、埋込ｐ層３２において溝７が位置する側と反対側の端部はｎ層３へと突出した状態になっている。そして、ｎ層３上に配置された低濃度エピ層２８の上部表面は、その中央部が上方に凸となった平面形状になっている。また、低濃度エピ層２８の側壁上にはサイドウォール酸化膜３４が形成されている。そして、溝７の内部に充填された酸化膜である熱酸化膜２１および酸化膜２２の上部表面の位置は、埋込ｐ層３２の上部表面位置よりも基板１側に後退している。そして、埋込ｐ層３２の上部表面上から溝７の側壁を構成する埋込ｐ層３２の側部上にまで延在するようにオーミック接合メタル膜３６が形成されている。一方、低濃度エピ層２８の上部表面上には低濃度エピ層２８とショットキー接触している第１メタル膜１６が形成されている。第１メタル膜１６上には、全体を覆うようにアルミニウム膜１７が形成されている。
このように、図２２に示した構成に加えて、埋込ｐ層３２を形成することによって、図２２に示した整流素子による効果に加えて、漏れ電流の低減および耐圧のさらなる向上を図ることができる。また、ＳＪ構造におけるｐ領域１９と上述した埋込ｐ層３２との間、および埋込ｐ層３２とオーミック接合メタル膜３６とはオーミック接触していてもよい。なお、この埋込ｐ層３２における不純物濃度はたとえば１Ｅ１８（１×１０18）／ｃｍ3とすることができる。また、この埋込ｐ層３２の厚みＴ７は０．５μｍ以上１μｍ以下とすることができる。また、この溝７の間において対向する埋込ｐ層３２の間の距離Ｌ４は特に限定されないがｎ層３の幅Ｌ１よりも狭いことが好ましい。すなわち、Ｌ４は０を越えＬ１未満とすることができる。また、図３３に示した整流素子の他の寸法は基本的に図２２に示した整流素子と同様とすることができる。
なお、上述した図３３に示した整流素子について、図１０に示したようにｎ層３での不純物濃度を、下部表面から上部表面に向けて徐々に高くなるようにしてもよい。また、溝７の深さを適宜変更しても良い。
図３４は、図３３に示した整流素子の製造方法を説明するためのフローチャートである。図３５〜図４６は、図３３に示した整流素子の製造方法を説明するための断面模式図である。図３４〜図４６を参照して、本発明による整流素子の実施の形態４の製造方法を説明する。
まず、図３４に示すように、基板を準備した後に第１エピ成長工程（Ｓ１１）を実施する。具体的には、図３５に示すように、ｎ+型のＳｉＣ基板である基板１を準備し、当該基板１上にｎ型のＳｉＣをエピタキシャル成長させることによってｎ層３を形成する。この結果、図３５に示すような構造を得る。なお、上述した第１エピ成長工程の前には基板洗浄工程を行なってもよい。
次に、埋込ｐ層形成工程（Ｓ３１０）を実施する。埋込ｐ層形成工程（Ｓ３１０）においては、ＣＶＤ法などを用いてｎ層３の上部表面上に、図３６に示すようにｎ層３上に酸化膜を形成する。この酸化膜上にフォトリソグラフィ法を用いてレジスト膜（図示せず）を形成する。このレジスト膜には、埋込ｐ層を形成するべき領域に開口部が形成されている。そして、このレジスト膜をマスクとして用いて、酸化膜を部分的にエッチングにより除去する。その後レジスト膜を除去する。この結果、図３６に示す酸化膜２５を得る。そして、ｎ層３の露出した上部表面を熱酸化することにより熱酸化膜２４を形成する。この状態で、酸化膜２５をマスクとしてｎ層３に対してイオン注入を行なうことにより、ｎ層３の上部表面層に埋込ｐ層３２を形成する。その結果、図３６に示すような構造を得る。次に、エッチングにより酸化膜２５および熱酸化膜２４を除去する。その後、基板の洗浄を行なう洗浄工程を実施する。そして、第２エピ成長工程（Ｓ１２）を実施する。具体的には、ｎ層３上にｎ層３よりも不純物濃度の低い低濃度エピ層２８を形成する。この低濃度エピ層２８における窒素不純物の濃度はたとえば１Ｅ１６（１×１０16）／ｃｍ3とすることができる。その結果、図３７に示すような構造を得る。
その後、酸化膜形成工程（Ｓ３２０）を実施する。具体的には、図３８に示すように、低濃度エピ層２８の上部表面上に熱酸化膜２４を形成する。この熱酸化膜上にＳｉＮ膜をＬＰＣＶＤ法を用いて形成する。このＳｉＮ膜上にフォトリソグラフィ法を用いてレジスト膜（図示せず）を形成する。このレジスト膜には、ほぼ埋込ｐ層３２が形成された領域と重なる領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、ＳｉＮ膜を部分的にエッチングにより除去する。その後レジスト膜を除去する。その結果、図３８に示したようなＳｉＮ膜３８を含む構造を得る。
そして、図３８に示した状態でＬＯＣＯＳ酸化を実施する。すなわち、図３９に示すように、ＳｉＮ膜３８により覆われていない部分に熱酸化によってＬＯＣＯＳ酸化膜３９を形成する。この結果、図３９に示す構造を得る。
次に、ＬＯＣＯＳ酸化膜３９上に図４０に示すように酸化膜を形成する。この酸化膜はＣＶＤ法を用いて形成してもよい。この酸化膜上にフォトリソグラフィ法を用いてレジスト膜（図示せず）を形成する。このレジスト膜においては、溝（図４０参照）が形成されるべき領域に開口パターンが形成されている。このレジスト膜をマスクとして用いて、酸化膜およびＬＯＣＯＳ酸化膜３９を部分的に除去する。その結果、図４０に示すような酸化膜４０が得られる。その後、レジスト膜を除去した後に、酸化膜４０およびＬＯＣＯＳ酸化膜３９をマスクとして用いて、低濃度エピ層２８、埋込ｐ層３２およびｎ層３をエッチングにより部分的に除去する。この結果、図４０に示すように溝７を形成できる。このようにして溝形成工程（Ｓ２０）（図３４参照）を実施できる。
そして、ｐ型のイオンを溝７の側壁に注入するｐ領域形成工程（Ｓ１１０）（図３４参照）を実施する。このときのイオン注入の不純物濃度は２Ｅ１７（２×１０17）／ｃｍ3とすることができ、注入深さを０．４５μｍとすることができる。この結果、図４０に示すように厚みが０．４５μｍのｐ領域１９が形成される。
次に、酸化膜４０、ＳｉＮ膜３８およびＬＯＣＯＳ酸化膜３９をエッチングにより除去する。そして、ｐ領域１９を構成する不純物を活性化するための活性化アニール処理を実施する。その後、溝７の内部から低濃度エピ層２８の上部表面上にまで延在する熱酸化膜２１（図４１参照）を形成する。そして、溝７の内部を充填するように、熱酸化膜２１上にＴＥＯＳ酸化膜を堆積することで酸化膜２２（図４１参照）を形成する。この結果、図４１に示すような構造を得る。このようにして、溝の充填工程（Ｓ１２０）を実施できる。
この後、酸化膜２２上にフォトリソグラフィ法を用いてレジスト膜（図示せず）を形成する。このレジスト膜には、ｐ領域１９が形成された部分を露出させるような開口パターンが形成されている。このレジスト膜をマスクとして用いて、酸化膜２２、熱酸化膜２１および低濃度エピ層２８をエッチングにより部分的に除去する。このエッチングとしてはたとえばＲＩＥを用いることができる。その後レジスト膜を除去する。この結果、図４２に示すように、ｎ層３上に低濃度エピ層２８が残存した状態となる。このようにして、凸部形成工程（Ｓ２１０）を実施できる。
次に、低濃度エピ層２８の側面に熱酸化膜４２（図４３参照）を形成するための熱酸化工程を実施する。次に、全体を覆うように酸化膜（図示せず）をＣＶＤ法などを用いて形成する。その後、ＲＩＥによって全面エッチバックを行なうことにより、低濃度エピ層２８の側壁において、熱酸化膜４２上に酸化膜４３（図４３参照）を残存させる。熱酸化膜４２とこの残存した酸化膜４３とからサイドウォール酸化膜３４（図４３参照）が形成される。このようにして図４３に示すような構造を得る。
次に、図３４に示したオーミック接合部形成工程（Ｓ３３０）を実施する。具体的には、上述したサイドウォール酸化膜３４が形成された基板を洗浄する洗浄工程を実施した後、選択ＣＶＤ法を用いて、タングステン膜を選択成長させる。そして、このタングステン膜に対してアニール処理を行なうことにより、合金化する。なお、タングステン膜を合金化しない構成としてもよい。このようにして、タングステン膜を用いてオーミック接合メタル膜３６（図４４参照）が形成される。この結果、図４４に示すような構造を得る。なお、ここではオーミック接合メタル膜３６を構成する材料としてタングステンを用いたため、選択ＣＶＤ法を用いたが、オーミック接合メタル膜３６の構成材料として他の（金属）材料を用いる場合、その成膜方法としては蒸着またはスパッタ法によりオーミック接合メタル膜３６となるべき膜を形成したあと、フォトリソグラフィ法により当該膜上に所定のパターンを有するレジスト膜を形成し、当該レジスト膜をマスクとして用いたエッチングにより当該膜を部分的に除去し、そのあとレジスト膜を除去するといった工程によりオーミック接合メタル膜３６を形成してもよい。
次に、上述したオーミック接合メタル膜３６が形成された基板を洗浄する洗浄工程を実施する。そして、フォトリソグラフィ法を用いて、酸化膜２２が露出するような開口パターンを有するレジスト膜（図示せず）を形成する。このレジスト膜をマスクとして用いて、ウエットエッチングにより酸化膜２２および熱酸化膜２１（図４４参照）を除去する。その後選択ＣＶＤ法を用いて、タングステンを選択成長させる。その後アニール処理を実施する。このようにして、第１メタル膜１６（図４５参照）を形成することができる。なお、上述のように電極材料としてタングステン（Ｗ）を用いると、タングステンは選択成長が可能であるため、セルフアラインなプロセスにより第１メタル膜１６などを形成できる。この結果、図４５に示すような構造を得る。そして、基板を洗浄した後、スパッタリング法により図４６に示すようにアルミニウム膜１７を形成する。このアルミニウム膜１７の厚みとしてはたとえば２μｍ以上４μｍ以下とすることができる。この後、このアルミニウム膜１７に所定のパターンを形成するため、アルミニウム膜１７上にフォトリソグラフィ法を用いてレジスト膜（図示せず）を形成する。当該レジスト膜をマスクとして用いて、アルミニウム膜１７および第１メタル膜１６を部分的に除去することにより、アルミニウム膜１７および第１メタル膜１６からなるアノード電極において所定の構造を形成する。その後レジスト膜を除去する。この結果、図３４に示した電極形成工程（Ｓ４０）を実施できる。このようにして、図３３に示す整流素子を得ることができる。
（実施の形態５）
図４７は、本発明による整流素子の実施の形態５を示す断面模式図である。図４７を参照して、本発明による整流素子の実施の形態５を説明する。
図４７に示した整流素子は、基本的には図３３に示した整流素子と同様の構造を備えるが、基板１の厚みＴ２が図３３に示した整流素子の基板１の厚みＴ２よりも薄くなっている点が異なる。たとえば、基板１の厚みＴ２を０．３８ｍｍから後述する研磨加工により０．１４ｍｍとすることができる。このように、基板１の厚みＴ２を薄くすることによって、順方向電圧を印加した場合の電気抵抗の低減を図ることができる。したがって、定常損失を低減できる。
なお、上述した図４７に示した整流素子について、図１０に示したようにｎ層３での不純物濃度を、下部表面から上部表面に向けて徐々に高くなるようにしてもよい。また、溝７の深さを適宜変更しても良い。
図４８は、図４７に示した本発明による整流素子の実施の形態５の製造方法を説明するためのフローチャートである。図４９〜図５１は、図４７に示した整流素子の製造方法を説明するための断面模式図である。図４８〜図５１を参照して、本発明による整流素子の実施の形態５の製造方法を説明する。
まず、図３４〜図４６で説明した本発明による整流素子の実施の形態４の製造方法のうち、カソード電極１１を形成する工程以外の工程を実施する。この結果、カソード電極１１が形成されず、ＳｉＣからなる基板１の裏面が露出した状態の基板を得ることができる。そして、得られた整流素子が形成された基板について、支持部材にＳｉＣ基板の表面側を固定する工程（Ｓ４１０）を実施する。具体的には、図４９に示すように、整流素子が形成された基板であるＳｉＣ基板の、電極であるアルミニウム膜１７が形成された側を接着剤４４によって支持部材４５へと接着する。この接着剤４４としてはたとえばワニスなどを用いることができる。また、支持部材４５としては、シリコン基板などウェハ状のものを用いることができる。
次に、図４８に示すように研磨工程（Ｓ４２０）を実施する。具体的には、図５０に示すように、研磨部材４６をＳｉＣ基板のカソード電極１１が形成される側（裏面）に矢印４１に示すように相対的に移動させることにより、研磨部材４６を基板１の裏面に押圧する。この結果、基板１の裏面側が研磨され、基板１が薄膜化される。研磨工程では、任意の研磨方法を用いることができる。
この後、図４８に示すように電極形成工程（Ｓ４３０）を実施する。具体的には、当該研磨が終了した後、ＳｉＣ基板である基板１の裏面側を洗浄した後、図５１に示すように、基板１の裏面上に第１メタル膜４７を形成する。この第１メタル膜４７としては、たとえばマグネシウム（Ｍｇ）などの仕事関数の小さい材料を用いることができる。第１メタル膜４７は、上述のようなマグネシウムなどを蒸着することにより形成することができる。第１メタル膜４７の厚みはたとえば０．１μｍとすることができる。次に、この第１メタル膜４７上にアルミニウム膜４８を形成する。このアルミニウム膜４８も蒸着法などを用いて形成できる。アルミニウム膜４８の厚みは１μｍとすることができる。この第１メタル膜４７およびアルミニウム膜４８からカソード電極１１が構成される。
この後、支持部材からＳｉＣ基板を分離する工程（Ｓ４４０）を実施する。この結果、図４７に示すような整流素子を得ることができる。なお、このような基板１の薄膜化は、上述した本発明の実施の形態１〜３についても適用できる。
次に、上記の実施の形態と重複するものもあるが本発明の実施例を羅列的に挙げて説明する。
この発明に従った半導体装置としての整流素子は、半導体基板（基板１）と、半導体からなる不純物領域層（図１、図８、図１０に示したｎ層３およびｐ層３、または図１１、図１８、図２１に示したｎ層３およびｐ領域１９）と、電極（アノード電極９）とを備える。不純物領域層は、基板１上に形成され、基板１側の表面である第１の面と、当該第１の面と反対側の表面である第２の面とを有する。アノード電極９はｎ層３およびｐ層５またはｎ層３およびｐ領域１９上に形成される。不純物領域層では、第２の面から第１の面に到達する第１導電型（ｎ型）の第１不純物領域（ｎ層３）と、第１不純物領域（ｎ層３）に隣接するとともに第１不純物領域（ｎ層３）を挟むように配置され、第２の面から第１の面に向けて延在する第２導電型（ｐ型）の第２不純物領域（ｐ層５またはｐ領域１９）とが形成される。アノード電極９は、第１不純物領域（ｎ層３）にショットキー接触し、かつ、第２不純物領域（ｐ層５またはｐ領域１９）に電気的に接続されている。
上述した整流素子は、本発明による半導体装置の基本的な構成を有するものである。上述した整流素子によれば、ｎ層５とアノード電極９とのショットキー接触した部分において形成されるショットキー障壁により基本的な整流動作を行なうことができる。
さらに、不純物領域層では、縦型のｎ層３がｐ層５またはｐ領域１９により挟まれた構造が少なくとも１つ形成された、いわゆるスーパージャンクション（ＳＪ）構造が形成される。このため、不純物領域層においては、いわゆるドリフト層となるｎ層３とｐ層５またはｐ領域１９との接続部に形成されるｐｎ接合に起因する空乏層の働きによって、逆方向電圧の印加時における高い耐圧を実現できる。また、同時に、上述のような空乏層の働きによって耐圧を向上させることができるので、順方向電圧の印加時における電流の流路としてｎ層３を用いるときに、当該ｎ層３の不純物濃度を高くできる。このため、ｎ層３の電気抵抗値を低減できるので、定常損失を低減できる。
また、上述のように不純物領域にＳＪ構造を適用するので、当該ＳＪ構造によって十分な耐圧を実現できることから、上述したショットキー障壁の障壁高さφＢｎが相対的に低くなるように、アノード電極９の構成材料として仕事関数の比較的小さい材料を適用することができる。たとえば、耐圧１２００Ｖ、動作温度２５０℃といった条件を考えると、ショットキー障壁高さφＢｎとしては０．６８越え０．８４未満とすることができる。また、障壁高さφＢｎの下限については、ｎ層３の不純物濃度によっては０．５８越え、もしくは０．４８越えとすることもできる。また、障壁高さφＢｎの上限については、ｎ層３の不純物濃度によっては０．９５以下、あるいは０．８４以下としてもよい。このような障壁高さを実現するための電極の材料としては、たとえば銅（Ｃｕ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、クロム（Ｃｒ）、鉄（Ｆｅ）、チタン（Ｔｉ）、亜鉛（Ｚｎ）、テルル（Ｔｅ）、錫（Ｓｎ）、鉛（Ｐｂ）などが挙げられる。この結果、順方向電流の立上がり電圧（ＶＦ）を小さくすることができるので、この点からも定常損失を低減できる。このように、ショットキー障壁高さφＢｎを小さくすると、逆方向電圧の印加時における漏れ電流の増大や当該接続部での耐圧の減少などが懸念されるが、本発明による半導体装置では上述のようなＳＪ構造の適用により、これらの問題の発生を抑制できる。この結果、定常損失を低減しつつ耐圧を向上させた半導体装置を実現できる。
上記整流素子において、不純物領域層では、ｎ層３を挟む位置において第２の面から第１の面に向けて延在するように溝７が形成されてもよい。第２不純物領域（ｐ層５）は、溝７の側壁上に形成され、第２導電型（ｐ型）の不純物を含む半導体膜（ＳｉＣ膜）を含んでいてもよい。ｎ層３は、溝７の側壁に接触するように配置されていてもよい。つまり、不純物領域層は、第１導電型（ｎ型）の不純物層に溝７が形成され、当該溝７の側壁上に第２導電型（ｐ型）の不純物を含む半導体膜（ＳｉＣ膜からなるｐ層５）が形成されることにより構成されていてもよい。
この場合、第２の面から第１の面に向かう（縦方向に延びる）ｐ層５を、溝７を利用して容易に形成できる。また、溝７の形成には従来のフォトリソグラフィ法やドライエッチングなどを用いることができるので、溝７の幅をフォトリソグラフィ法において加工可能な最小寸法と同程度にすることができる。この結果、ＳＪ構造の微細化を図ることができるので、微細化した本発明による整流素子を容易に実現できる。
上記整流素子において、不純物領域層では、図１１などに示すように、第１不純物領域（ｎ層３）を挟む位置において第２の面から第１の面に向けて延びるように溝７が形成されていてもよい。第２不純物領域（ｐ領域１９）は、溝７の側壁に隣接する不純物領域層の部分において、第２導電型（ｐ型）の不純物（アルミニウムやボロンなど）が注入された領域を含んでいてもよい。第１不純物領域（ｎ層３）は、第２導電型（ｐ型）の不純物が注入された領域（ｐ領域１９）に接触するように配置されていてもよい。また、溝７は充填膜（熱酸化膜２１および酸化膜２２）によって充填されていてもよい。
この場合、第２不純物領域（ｐ領域１９）を溝７の側壁への不純物の注入により形成するので、溝７の間に位置するｎ層３の幅を溝７の間の幅より狭くできる。つまり、フォトリソグラフィ法などの製造限界に従って形成される溝７の間の幅より、より狭い幅を有するｎ層３を形成できる。この結果、ＳＪ構造のさらなる微細化を図ることが可能になる。
上記整流素子において、溝７の底面は不純物領域層（つまりｎ層３）の第１の面（基板１側の表面）と第２の面（アノード電極９側の表面）との間に位置していてもよい。また、上記整流素子において、溝７は不純物領域層を貫通するように（つまりｎ層３の厚みと同じ深さを有するように）形成されていてもよい。この場合、求められる整流素子の特性(整流特性）や製造工程での制約条件などに応じて、整流素子の構成を適宜選択できる。
この発明に従った整流素子は、図２２に示すように、半導体基板（基板１）と、溝７が形成された不純物領域層と、充填膜（熱酸化膜２１と酸化膜２２）と、低濃度第１不純物領域層（低濃度エピ層２８）と、電極（アノード電極９）とを備える。不純物領域層は、基板１上に形成される。不純物領域層は、第１導電型（ｎ型）の第１不純物領域（ｎ層３）と、第２導電型（ｐ型）の第２不純物領域（ｐ領域１９）とを含む。ｎ層３は、不純物領域層における基板１側の表面である第１の面と反対側の表面である第２の面から第１の面に到達する。ｐ領域１９は、ｎ層３を挟む位置において第２の面から第１の面に向けて延在するように形成された溝７の側壁に第２導電型（ｐ型）の不純物が注入されることにより形成される。充填膜は溝７の内部を充填する。低濃度エピ層２８はｎ層３上に接続される。低濃度エピ層２８は、ｎ層３におけるｎ型の不純物の濃度より、ｎ型の不純物の濃度が低い。アノード電極９は、低濃度エピ層２８にショットキー接触し、かつ、ｐ領域１９に電気的に接続される。
このようにすれば、上述した本発明の基本的な構成を示した整流素子と同様の効果が得られるとともに、低濃度エピ層２８を形成することで、高温時における逆方向電圧印加時の漏れ電流の抑制を図る（耐圧を向上させる）ことができる。特に、アノード電極９の材料としてショットキー障壁高さφＢｎが相対的に小さい材料を用いる場合においても漏れ電流を低減する（高温動作を可能とする）とともに十分な耐圧を得るために有効である。
上記整流素子において、図３３に示すように、ｐ領域１９とアノード電極９との接続部には、ｐ領域１９における第２導電型（ｐ型）の不純物の濃度より、ｐ型の不純物の濃度が高い、第２導電型の高濃度第２不純物領域（埋込ｐ層３２）が形成されていてもよい。
この場合、低濃度エピ層２８とｎ層３との境界部近傍に、埋込ｐ層３２が形成されることになる。この結果、逆方向電圧印加時におけるさらなる漏れ電流の低減（耐圧の向上）を図ることができる。
上記整流素子において、埋込ｐ層３２はｎ層３を挟むように配置され、埋込ｐ層３２の間の距離はｎ層３の幅より狭くなっていてもよい。また、異なる観点から言えば、埋込ｐ層３２はｐ領域１９に接続されるとともにｎ層３に向けて突出するように形成されていてもよい。
この場合、低濃度エピ層２８とｎ層３との境界部近傍において、逆方向電圧印加時に確実に空乏層を形成することで、耐圧特性を向上させることができる。
上記整流素子において、基板１はワイドギャップ半導体基板であってもよく、また、ｎ層３およびｐ層５などを構成する半導体はワイドギャップ半導体であってもよい。この場合、ワイドバンドギャップ半導体は整流素子に一般的に用いられている珪素（Ｓｉ）などの半導体に比べて破壊電界強度が高いため、ドリフト層となるたとえばｎ層３（つまり不純物領域層）を薄くしても耐圧を確保しやすくなる。その結果、不純物領域層を薄くすることで不純物領域層の抵抗を低減し、低損失な整流素子を提供することができる。また、上記整流素子において、ｎ層３およびｐ層５はエピタキシャル成長法によって形成されていることが好ましい。なお、ワイドギャップ半導体としては、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどが挙げられる。
上記整流素子において、アノード電極９はｎ層３にショットキー接触した第１の層（第１メタル膜１６）と、第１メタル膜１６上に形成された第２の層（アルミニウム膜１７）とを含んでいてもよい。上記整流素子において、アノード電極９はアルミニウム膜１７上に１層以上の他の層を有していてもよい。すなわち、アノード電極９は積層構造であってもよい。この場合、アノード電極９を多層構造とすることで、ショットキー接触を実現する第１の層（第１メタル膜１６）と、第２の層や他の層とで異なる材料（たとえば金属）を採用できる。したがって、第２の層においてはたとえば外部との接続のためにワイヤボンディングなどに適した材料であって、ショットキー接触を実現できない材料を用いることが可能になる。このため、アノード電極９の構成について選択の自由度を大きくできる。
上記整流素子において、図１０などに示すように、ｎ層３では、第１の面側（基板１側）から第２の面側（アノード電極９側）に向けて徐々に第１導電型（ｎ型）の不純物濃度が上昇していてもよい。この場合、ｎ層３の第１の面側では、ｎ型の不純物の濃度が相対的に低くなっているので、逆方向電圧印加時において、ｎ層３とｐ層５またはｐ領域１９との接合部におけるｐｎ接合に起因する空乏層が確実にｎ層３の幅方向全体を覆うことができる（ｎ層３を空乏層により遮断できる）。このため、耐圧を向上させることができる。
上記整流素子において、基板１は薄膜化処理を施されることにより薄膜化されていることが好ましい。この場合、順方向電圧印加時における電流流路となる基板１の厚みを薄くすることになるので、電流流路の電気抵抗を低減できる。このため、定常損失をより低減できる。
上記整流素子において、アノード電極９と第２不純物領域（ｐ層５またはｐ領域１９）とはオーミック接触していることが好ましい。また、基板１の裏面（ｎ層３が形成された面と反対側の面）上には他の電極（カソード電極１１）が形成されていることが好ましい。当該カソード電極１１と基板１とはオーミック接触していることが好ましい。
また、ｐ層５またはｐ領域１９の平面形状は、長方形状であって、当該ｐ層５またはｐ領域１９がｎ層３を介して所定の間隔で平行して延びることによりストライプ状に配置されていてもよい。また、ｐ層５またはｐ領域１９の平面形状は格子状となっていてもよい。
この発明に従った整流素子の製造方法は、図２に示すように、半導体基板（基板１）を準備する工程（基板準備工程（Ｓ１０））と、基板１上に半導体からなる第１導電型（ｎ型）の不純物層を形成する工程（基板１上にｎ層３を形成する工程）と、溝７を形成する工程（溝形成工程（Ｓ２０））と、第２不純物領域（ｐ層５）を形成する工程（ｐ型層形成工程（Ｓ３０））と、電極を形成する工程（電極形成工程（Ｓ４０））とを備える。溝形成工程（Ｓ２０）では、ｎ層３となるべき不純物層において、第１不純物領域（ｎ層３）となるべき領域を挟んで溝７を形成する。ｐ型層形成工程（Ｓ３０）では、溝７の内部に半導体（（ＳｉＣ）からなる第２導電型（ｐ型）の不純物層を形成することにより第２不純物領域（ｐ層５）を形成する。電極形成工程（Ｓ４０）では、ｎ層３にショットキー接触し、かつ、ｐ層５に電気的に接続された電極を形成する。このようにすれば、図１に示したような本発明による整流素子を容易に得ることができる。
この発明に従った整流素子の製造方法は、図１２に示すように、半導体基板（基板１）を準備する工程（基板準備工程（Ｓ１０））と、基板１上に半導体からなる第１導電型（ｎ型）の不純物層を形成する工程（基板１上にｎ層３を形成する工程）と、溝７を形成する工程（溝形成工程（Ｓ２０））と、第２不純物領域を形成する工程（ｐ型領域形成工程（Ｓ１１０））と、充填膜を形成する工程（溝の充填工程（Ｓ１２０））と、電極を形成する工程（電極形成工程（Ｓ４０））とを備える。溝形成工程（Ｓ２０）では、ｎ層３となるべき不純物層において、ｎ層３となるべき領域を挟んで溝７を形成する。ｐ型領域形成工程（Ｓ１１０）では、溝７の側壁に第２導電型（ｐ型）の不純物を注入することにより、不純物層において溝７の側壁に隣接する部分に第２導電型（ｐ型）の第２不純物領域（ｐ領域１９）を形成する。溝の充填工程（Ｓ１２０）では、溝７の内部を充填するように充填膜（熱酸化膜２１および酸化膜２２）を形成する。電極形成工程（Ｓ４０）では、ｎ層３にショットキー接触し、かつ、ｐ領域１９に電気的に接続されたアノード電極９を形成する。このようにすれば、本発明による整流素子を容易に得ることができる。また、溝を形成するための加工方法（たとえばフォトリソグラフィ法など）における加工可能な最小寸法より、ｎ層３の幅を狭くできる。このため、整流素子の微細化を図ることができる。
この発明に従った整流素子の製造方法は、図２３および図２４に示すように、半導体基板を準備する工程（ＳｉＣからなるｎ＋型基板１を準備する工程）と、半導体基板（基板１）上に半導体からなる第１導電型（ｎ型）の不純物層を形成する工程（第１エピ成長工程（Ｓ１１））と、低濃度不純物層を形成する工程（第２エピ成長工程（Ｓ１２））と、溝を形成する工程（溝形成工程（Ｓ２０））と、第２不純物領域を形成する工程（ｐ型領域形成工程（Ｓ１１０））と、低濃度第１不純物領域層を形成する工程（凸部形成工程（Ｓ２１０））と、充填膜を形成する工程（溝の充填工程（Ｓ１２０））と、電極を形成する工程（電極形成工程（Ｓ４０））とを備える。第２エピ成長工程（Ｓ１２）では、第１エピ成長工程（Ｓ１１）により形成された不純物層上に、半導体（ＳｉＣ）からなり上記不純物層より第１導電型（ｎ型）の不純物濃度の低い低濃度不純物層（低濃度エピ層２８）を形成する。溝形成工程（Ｓ２０）では、不純物層において第１不純物領域（ｎ層３）となるべき領域を挟むように、不純物層（ｎ層３）および低濃度不純物層（低濃度エピ層２８）を部分的に除去することにより溝７を形成する。ｐ型領域形成工程（Ｓ１１０）では、溝７の側壁に第２導電型（ｐ型）の不純物を注入することにより、不純物層（ｎ層３）および低濃度不純物層（低濃度エピ層２８）において溝７の側壁に隣接する部分に第２導電型の第２不純物領域（ｐ領域１９）を形成する。凸部形成工程（Ｓ２１０）では、図２８に示すように低濃度エピ層２８において形成された第２不純物領域（ｐ領域１９）の部分を図２９に示すように除去することにより、ｎ層３上に低濃度不純物層からなる低濃度エピ層２８を形成する。溝の充填工程（Ｓ１２０）では、溝７の内部を充填するように充填膜（熱酸化膜２１および酸化膜２２）を形成する。電極形成工程（Ｓ４０）では、低濃度エピ層２８にショットキー接触し、かつ、ｐ領域１９に電気的に接続されたアノード電極９を形成する。このようにすれば、本発明による整流素子を容易に得ることができる。
この発明に従った整流素子の製造方法は、図３４に示すように、半導体基板を準備する工程（ＳｉＣからなるｎ＋型基板１を準備する工程）と、半導体基板（基板１）上に半導体からなる第１導電型（ｎ型）の不純物層を形成する工程（第１エピ成長工程（Ｓ１１））と、高濃度第２不純物領域を形成する工程（埋込Ｐ層形成工程（Ｓ３１０））と、低濃度不純物層を形成する工程（第２エピ成長工程（Ｓ１２））と、溝を形成する工程（溝形成工程（Ｓ２０））と、第２不純物領域を形成する工程（ｐ型領域形成工程（Ｓ１１０））と、低濃度第１不純物領域層を形成する工程（凸部形成工程（Ｓ２１０））と、充填膜を形成する工程（溝の充填工程（Ｓ１２０））と、電極を形成する工程（電極形成工程（Ｓ４０））とを備える。埋込Ｐ層形成工程（Ｓ３１０）では、不純物層において基板１に対向する面と反対側の面において、第１不純物領域（ｎ層３）となるべき領域を挟むように第２導電型（ｐ型）の高濃度第２不純物領域（埋込ｐ層３２）を形成する。第２エピ成長工程（Ｓ１２）では、不純物層上に、半導体（ＳｉＣ）からなり不純物層より第１導電型（ｎ型）の不純物濃度の低い低濃度不純物層（低濃度エピ層２８）を形成する。溝形成工程（Ｓ２０）では、不純物層において第１不純物領域（ｎ層３）となるべき領域を挟むように、不純物層（ｎ層３）、高濃度第２不純物領域（埋込ｐ層３２）および低濃度不純物層（低濃度エピ層２８）を部分的に除去することにより図４０に示すように溝７を形成する。ｐ型領域形成工程（Ｓ１１０）では、溝７の側壁に第２導電型（ｐ型）の不純物を注入することにより、ｎ層３および低濃度エピ層２８において溝７の側壁に隣接する部分に、埋込ｐ層３２より第２導電型（ｐ型）の不純物濃度の低い、第２導電型の第２不純物領域（ｐ領域１９）を形成する。凸部形成工程（Ｓ２１０）では、図４１示した低濃度エピ層２８において形成されたｐ領域１９の部分を除去することにより、図４２に示すように、ｎ層３上に低濃度不純物層からなる低濃度エピ層２８を形成する。溝の充填工程（Ｓ１２０）では、溝７の内部を充填するように充填膜（熱酸化膜２１および酸化膜２２）を形成する。電極形成工程（Ｓ４０）では、低濃度エピ層２８にショットキー接触し、かつ、埋込ｐ層３２に電気的に接続されたアノード電極９を形成する。このようにすれば、本発明による整流素子であって、より耐圧が高く、さらに漏れ電流の抑制可能な（高温動作が可能な）整流素子を実現できる。
上記整流素子の製造方法において、不純物層を形成する工程（基板１上にｎ層３を形成する工程または第１エピ成長工程（Ｓ１１））では、不純物層に含有される第１導電型（ｎ型）の不純物濃度が徐々に高くなるように、成膜条件を変更してもよい。上記整流素子の製造方法において、成膜条件の変更の例としては、たとえば第１導電型（ｎ型）の不純物の供給源となる反応ガスの流量を徐々に増やす、といった対応が考えられる。この場合、第１不純物領域の不純物濃度を、その厚み方向において徐々に高くできるので、より耐圧特性に優れた整流素子を得ることができる。
上記整流素子の製造方法は、図４８に示すように、電極形成工程（Ｓ４０）の後、半導体基板（基板１）の厚みを減少させる薄膜化工程（研磨工程（Ｓ４２０））を備えていてもよい。この場合、整流素子における電流流路となる基板１の厚みを減少させることで、電流流路の電気抵抗を低減できる。この結果、定常損失を低減できる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
本発明による半導体装置は、パワーデバイスに適用される整流素子に適している。
本発明による整流素子の実施の形態１を示す断面模式図である。 図１に示した整流素子の製造方法を説明するためのフローチャートである。 図１に示した整流素子の製造方法を説明するための断面模式図である。 図１に示した整流素子の製造方法を説明するための断面模式図である。 図１に示した整流素子の製造方法を説明するための断面模式図である。 図１に示した整流素子の製造方法を説明するための断面模式図である。 図１に示した整流素子の製造方法を説明するための断面模式図である。 図１に示した本発明による整流素子の実施の形態１の第１の変形例を示す断面模式図である。 図８に示した本発明による整流素子の実施の形態１の第１の変形例の製造方法を説明するための断面模式図である。 本発明による整流素子の実施の形態１の第２の変形例を示す断面模式図である。 本発明による整流素子の実施の形態２を示す断面模式図である。 図１１に示した整流素子の製造方法を説明するためのフローチャートである。 図１１に示した整流素子の製造方法を説明するための断面模式図である。 図１１に示した整流素子の製造方法を説明するための断面模式図である。 図１１に示した整流素子の製造方法を説明するための断面模式図である。 図１１に示した整流素子の製造方法を説明するための断面模式図である。 図１１に示した整流素子の製造方法を説明するための断面模式図である。 図１１に示した本発明による整流素子の実施の形態２の第１の変形例を示す断面模式図である。 図１８に示した本発明による整流素子の実施の形態２の第１の変形例の製造方法を説明するための断面模式図である。 図１８に示した本発明による整流素子の実施の形態２の第１の変形例の製造方法を説明するための断面模式図である。 本発明による整流素子の実施の形態２の第２の変形例を示す断面模式図である。 本発明による整流素子の実施の形態３を示す断面模式図である。 図２２に示した整流素子の製造方法を説明するためのフローチャートである。 図２３における基板準備工程（Ｓ１０）に含まれるエピタキシャル成長工程を説明するためのフローチャートである。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 図２２に示した整流素子の製造方法を説明するための断面模式図である。 本発明による整流素子の実施の形態４を示す断面模式図である。 図３３に示した整流素子の製造方法を説明するためのフローチャートである。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 図３３に示した整流素子の製造方法を説明するための断面模式図である。 本発明による整流素子の実施の形態５を示す断面模式図である。 本発明による整流素子の実施の形態５の製造方法を説明するためのフローチャートである。 図４７に示した整流素子の製造方法を説明するための断面模式図である。 図４７に示した整流素子の製造方法を説明するための断面模式図である。 図４７に示した整流素子の製造方法を説明するための断面模式図である。 従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面模式図である。 従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面模式図である。
符号の説明
１ 基板、３ ｎ層、５ ｐ層、７ 溝、９ アノード電極、１１ カソード電極、１３ マスク材、１４，２２，２５，４０，４３ 酸化膜、１５，２６ 犠牲酸化膜、１６，４７ 第１メタル膜、１７，４８ アルミニウム膜、１９ ｐ領域、２１，２４，４２ 熱酸化膜、２８ 低濃度エピ層、３０，３１ レジスト膜、３２ 埋込ｐ層、３４ サイドウォール酸化膜、３６ オーミック接合メタル膜、３８ ＳｉＮ膜、３９ ＬＯＣＯＳ酸化膜、４１ 矢印、４４ 接着剤、４５ 支持部材、４６ 研磨部材。

Claims (12)

  1. 半導体基板と、
    前記半導体基板上に形成され、前記半導体基板側の表面である第１の面と反対側の表面である第２の面から前記第１の面に到達する第１導電型の第１不純物領域と、前記第１不純物領域を挟む位置において前記第２の面から前記第１の面に向けて延在するように形成された溝の側壁に第２導電型の不純物が注入されることにより形成された第２導電型の第２不純物領域とを含む不純物領域層と、
    前記溝の内部を充填する充填膜と、
    前記第１不純物領域上に接続された、前記第１不純物領域における前記第１導電型の不純物の濃度より、前記第１導電型の不純物の濃度が低い、前記第１導電型の低濃度第１不純物領域層と、
    前記低濃度第１不純物領域にショットキー接触し、かつ、前記第２不純物領域に電気的に接続された電極とを備え、
    前記溝と前記低濃度第１不純物領域層との間において、前記第２不純物領域は前記不純物領域層の前記第２の面に露出しており、
    前記電極は前記第２の面に露出した前記第２不純物領域と接触するように、前記低濃度第１不純物領域層上から前記充填膜上にまで延在する、半導体装置。
  2. 前記第２不純物領域と前記電極との接続部には、前記第２不純物領域における前記第２導電型の不純物の濃度より、前記第２導電型の不純物の濃度が高い、前記第２導電型の高濃度第２不純物領域が形成されている、請求項１に記載の半導体装置。
  3. 半導体基板と、
    前記半導体基板上に形成され、前記半導体基板側の表面である第１の面と、前記第１の面と反対側の表面である第２の面とを有する、半導体からなる不純物領域層と、
    前記不純物領域層上に形成された電極とを備え、
    前記不純物領域層では、前記第２の面から前記第１の面に到達する第１導電型の第１不純物領域と、前記第１不純物領域に隣接するとともに前記第１不純物領域を挟むように配置され、前記第２の面から前記第１の面に向けて延在する第２導電型の第２不純物領域とが形成され、
    前記電極は、前記第１不純物領域にショットキー接触し、かつ、前記第２不純物領域に電気的に接続され、
    前記不純物領域層では、前記第１不純物領域を挟む位置において前記第２の面から前記第１の面に向けて延びるように溝が形成され、
    前記第２不純物領域は、前記溝の側壁に隣接する前記不純物領域層の部分において、前記第２導電型の不純物が注入された領域を含み、
    前記第１不純物領域は、前記第２導電型の不純物が注入された前記領域に接触するように配置され、
    前記溝の内部は充填膜により充填されている、半導体装置。
  4. 前記第２不純物領域は、前記溝の側壁上に形成され、前記第２導電型の不純物を含む半導体膜を含み、
    前記第１不純物領域は、前記溝の側壁に接触するように配置されている、請求項３に記載の半導体装置。
  5. 前記半導体基板はワイドギャップ半導体基板である、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記電極は前記第１不純物領域にショットキー接触した第１の層と、前記第１の層上に形成された第２の層とを含む、請求項１〜５のいずれか１項に記載の半導体装置。
  7. 前記第１不純物領域では、前記第１の面側から前記第２の面側に向けて徐々に第１導電型の不純物濃度が上昇している、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 半導体基板を準備する工程と、
    前記半導体基板上に半導体からなる第１導電型の不純物層を形成する工程と、
    前記不純物層において、第１不純物領域となるべき領域を挟んで溝を形成する工程と、
    前記溝の側壁に第２導電型の不純物を注入することにより、前記不純物層において前記溝の側壁に隣接する部分に第２導電型の第２不純物領域を形成する工程と、
    前記溝の内部を充填するように充填膜を形成する工程と、
    前記第１不純物領域にショットキー接触し、かつ、前記第２不純物領域に電気的に接続された電極を形成する工程とを備える、半導体装置の製造方法。
  9. 半導体基板を準備する工程と、
    前記半導体基板上に半導体からなる第１導電型の不純物層を形成する工程と、
    前記不純物層上に、前記半導体からなり前記不純物層より前記第１導電型の不純物濃度の低い低濃度不純物層を形成する工程と、
    前記不純物層において第１不純物領域となるべき領域を挟むように、前記不純物層および前記低濃度不純物層を部分的に除去することにより溝を形成する工程と、
    前記溝の側壁に第２導電型の不純物を注入することにより、前記不純物層および前記低濃度不純物層において前記溝の側壁に隣接する部分に第２導電型の第２不純物領域を形成する工程と、
    前記低濃度不純物層において形成された前記第２不純物領域の部分を除去することにより、前記第１不純物領域上に前記低濃度不純物層からなる低濃度第１不純物領域層を形成する工程と、
    前記溝の内部を充填するように充填膜を形成する工程と、
    前記低濃度第１不純物領域層にショットキー接触し、かつ、前記第２不純物領域に電気的に接続された電極を形成する工程とを備える、半導体装置の製造方法。
  10. 半導体基板を準備する工程と、
    前記半導体基板上に半導体からなる第１導電型の不純物層を形成する工程と、
    前記不純物層において前記半導体基板に対向する面と反対側の面において、第１不純物領域となるべき領域を挟むように第２導電型の高濃度第２不純物領域を形成する工程と、
    前記不純物層上に、前記半導体からなり前記不純物層より前記第１導電型の不純物濃度の低い低濃度不純物層を形成する工程と、
    前記不純物層において第１不純物領域となるべき領域を挟むように、前記不純物層、前記高濃度第２不純物領域および前記低濃度不純物層を部分的に除去することにより溝を形成する工程と、
    前記溝の側壁に第２導電型の不純物を注入することにより、前記不純物層および前記低濃度不純物層において前記溝の側壁に隣接する部分に、前記高濃度第２不純物領域より第２導電型の不純物濃度の低い、第２導電型の第２不純物領域を形成する工程と、
    前記低濃度不純物層において形成された前記第２不純物領域の部分を除去することにより、前記第１不純物領域上に前記低濃度不純物層からなる低濃度第１不純物領域層を形成する工程と、
    前記溝の内部を充填するように充填膜を形成する工程と、
    前記低濃度第１不純物領域層にショットキー接触し、かつ、前記高濃度第２不純物領域に電気的に接続された電極を形成する工程とを備える、半導体装置の製造方法。
  11. 前記不純物層を形成する工程では、前記不純物層に含有される第１導電型の不純物濃度が徐々に高くなるように、成膜条件を変更することを特徴とする、請求項８〜１０のいずれか１項に記載の半導体装置の製造方法。
  12. 前記電極を形成する工程の後、前記半導体基板の厚みを減少させる薄膜化工程を備える、請求項８〜１１のいずれか１項に記載の半導体装置の製造方法。
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