JP4715324B2

JP4715324B2 - 整流素子

Info

Publication number: JP4715324B2
Application number: JP2005179380A
Authority: JP
Inventors: 孝志星野
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2005-06-20
Filing date: 2005-06-20
Publication date: 2011-07-06
Anticipated expiration: 2025-06-20
Also published as: JP2006352014A

Description

本発明は、整流素子およびその製造方法に関し、より特定的には、パワーデバイスに適用される整流素子およびその製造方法に関する。

炭化ケイ素（ＳｉＣ）などのワイドバンドギャップ半導体は、ケイ素（Ｓｉ）に比べてバンドギャップが大きいため、高い絶縁耐圧を有し、また高温においても安定である。このため、ワイドバンドギャップ半導体を用いたパワーデバイスは、たとえばハイブリッド自動車の制御装置、家電、または電力などの高耐圧・低損失、高温動作が必要な分野への応用が期待されている。ここでパワーデバイスとは、大電力の変換や制御を行なうデバイスの総称である。今後もパワーデバイスの応用分野はさらに拡大するものと考えられる。

パワーデバイスとしての整流素子には、大きく分類してｐｎ接合ダイオードとショットキーバリアダイオード（ＳＢＤ）とがある。ｐｎ接合ダイオードは、電流通電時に半導体内部に蓄積される少数キャリアによってターンオフ過渡時に大きな逆電流が流れる性質がある。このため、スイッチング素子のターンオン時に過大な損失を発生させるだけでなく、過大なノイズの発生源となっており、整流素子の高速化を阻害する主要な要因になっている。一方、ＳＢＤでは、半導体内部で電流を運ぶ担体が多数キャリアのみであり、電流通電時においても少数キャリアの注入や蓄積がないので、ターンオフ時の逆電流を極めて小さくすることができる。このため、一般に、ｐｎ接合ダイオードと比較してＳＢＤは高周波領域で動作することができる。

以上により、ワイドバンドギャップ半導体を用いたＳＢＤは、高耐圧、高温動作、および高周波動作を実現し得る整流素子として期待されている。

図２３は、従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。図２３を参照して、整流素子１１０は、ｎ型のＳｉＣ基板１０１と、ＳｉＣ基板１０１の主表面上に形成され、ＳｉＣ基板１０１よりも不純物濃度の低いｎ型のドリフト層１０２と、ドリフト層１０２の表面上に形成されたアノード電極１０３と、ＳｉＣ基板１０１の裏面上に形成されたカソード電極１０４とを有している。整流素子１１０においては、アノード電極１０３とドリフト層１０２とによってショットキー障壁が構成され、この障壁によって整流特性が実現される。

また、図２４は、従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。図２４を参照して、整流素子１２０は、ｎ型のＳｉ基板１１１と、Ｓｉ基板１１１の主表面上に形成され、Ｓｉ基板１１１よりも不純物濃度の低いｎ型のドリフト層１１２と、ドリフト層１１２の表面に形成されたｐ型不純物領域１１５と、ｐ型不純物領域１１５の表面上に形成されたアノード電極１１３と、Ｓｉ基板１１１の裏面に形成されたカソード電極１１４とを有している。整流素子１２０においては、アノード電極１１３とｐ型不純物領域１１５とは電気的に（オーミック）接続され、ｐ型不純物領域１１５とｎ型のドリフト層１１２で構成されるｐｎ接合によって整流特性が実現される。

なお、従来の整流素子の構成は、たとえば特開２００１−５３２９３号公報（特許文献１）にも開示されている。
特開２００１−５３２９３号公報（特許文献１）

しかしながら、従来のＳＢＤにおいては、定常損失を低減しつつ耐圧を向上することは困難であった。以下、そのことを説明する。

定常損失を低減するためには、順方向電流の立ち上がり電圧（ＶＦ）を小さくすれば良い。立ち上がり電圧ＶＦはショットキー障壁高さφＢｎによって決まるので、半導体層（ドリフト層１０２またはドリフト層１１２）の不純物濃度を高濃度にしたり、ショットキー電極（アノード電極１０３またはアノード電極１１３）として仕事関数の小さい材料を選択したりすれば、ショットキー障壁高さφＢｎが低くなり、定常損失を低減することができる。しかし、ショットキー障壁高さφＢｎが低くなると、逆方向電圧の印加時において、漏れ電流が増大し、耐圧も低下する。一方、耐圧を向上するためにショットキー電極の障壁高さφＢｎを高くすると、順方向電流の立ち上がり電圧が大きくなり、定常損失が増加する。

したがって、本発明の目的は、定常損失を低減しつつ耐圧を向上することのできる整流素子およびその製造方法を提供することである。

本発明の整流素子は、ワイドバンドギャップ半導体よりなる第１不純物領域と、第１不純物領域内に形成され、かつ第１不純物領域に取り囲まれるように形成され、かつ第１不純物領域と同じ導電型であり、かつ第１不純物領域よりも不純物濃度が高い第２不純物領域と、第１不純物領域にショットキー接触し、かつ前記第２不純物領域に電気的に接続された第１電極と、第１電極とは異なる電位を印加可能であり、かつ第１不純物領域に電気的に接続された第２電極とを備えている。第１電極と第２電極との電位差が変化することにより、第２不純物領域と第２電極との間に電流を流す状態と、第２不純物領域と第２電極との間に存在する第１不純物領域を空乏層化することによって第２不純物領域と第２電極との間の電流経路を遮断する状態とを選択可能である。

本発明の整流素子の製造方法は、ワイドバンドギャップ半導体よりなる第１不純物領域の表面に、第１不純物領域と同じ導電型であり、かつ第１不純物領域よりも不純物濃度が高い第２不純物領域を形成する工程と、第１不純物領域および第２不純物領域の表面上に、第１不純物領域にショットキー接触し、かつ第２不純物領域に電気的に接続された第１電極を形成する工程と、第１電極とは異なる電位を印加可能であり、かつ第１不純物領域に電気的に接続するように、第２電極を形成する工程とを備えている。第１電極と前記第２電極との電位差が変化することにより、第２不純物領域と第２電極との間に電流を流す状態と、第２不純物領域と第２電極との間に存在する第１不純物領域を空乏層化することによって第２不純物領域と第２電極との間の電流経路を遮断する状態とを選択可能であるように、第１不純物領域の不純物濃度が調整される。

本発明の整流素子およびその製造方法によれば、第１電極の電位が第２電極の電位よりも高い場合（順方向電圧印加時）には、第２不純物領域と第２電極との間に存在する第１不純物領域（ドリフト層）に空乏化されていない部分ができ、この部分を電流経路として、第２不純物領域と第１電極とのショットキー障壁による電流が第１電極と第２電極との間に流れ始める。さらに、順方向印可電圧が高くなると、第１不純物領域と第１電極とのショットキー障壁による電流が加算される。一方、第２電極の電位が第１電極の電位よりも高い場合（逆方向電圧印加時）には、第１不純物領域の空乏層が第２不純物領域と第２電極との間に存在する第１不純物領域（ドリフト層）にも広がって、ドリフト層の電流経路をなくし、第１電極と第２電極との間の電流を遮断する。

このように、本発明の整流素子においては、第１電極と第１不純物領域および第２不純物領域との間で構成される２つのショットキー障壁によって基本的に電流が制御される。概略的に言えば、順方向印可時では第１電極と第２不純物領域によるショットキー障壁が、逆方向印可時では第１電極と第１不純物領域によるショットキー障壁が、全体の電気的特性を担う構造となっている。特に、第１電極と第１不純物領域のショットキー障壁による空乏層が重要な働きを担い、わずかな大きさの順方向電圧で第２不純物領域と第２電極との間に存在する第１不純物領域（ドリフト層）に空乏化されていない電流経路が形成されるように調整することで、ショットキー障壁の小さい第２不純物領域を介して電流が流れるため、定常損失を低減できる。また、逆方向印可時では第１不純物領域には第２不純物領域を完全に包囲するように空乏層が存在して、漏れ電流を低減し、耐圧を向上させる。

本発明の整流素子において好ましくは、第１不純物領域は凸部を有し、かつ第２不純物領域は凸部の上面に形成されている。凸部の上面において第２不純物領域と第１電極とが接触している。

上記製造方法において好ましくは、第１不純物領域に凸部を形成する工程をさらに備えている。第２不純物領域を形成する工程において、凸部の上面に第２不純物領域を形成する。

これにより、凸部の内部が第２不純物領域と第２電極との間の電流経路として規定される。逆方向電圧印加時には、凸部の側面から内部へ空乏層が延び、凸部の内部が空乏層化される。したがって、上記電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。

本発明の整流素子において好ましくは、凸部における第１不純物領域の不純物濃度が凸部以外の前記第１不純物領域の不純物濃度よりも低い。これにより、逆方向電圧印加時に凸部内部へ空乏層が延びやすくなる。

本発明の整流素子において好ましくは、第２不純物領域は凸部の上面から側面へ延びるように形成されており、かつ凸部の上面および側面において第２不純物領域と第１電極とが接触している。

上記製造方法において好ましくは、第２不純物領域を形成する工程において、凸部の上面から側面へ延びるように第２不純物領域を形成する。

これにより、凸部の上面および側面に第２不純物領域が形成されるので、凸部の上面にのみ第２不純物領域を形成する場合に比べて第１電極と接触する第２不純物領域の表面積を増加することができる。したがって、第２不純物領域を流れる電流の密度を低減することができるので、順方向電流の電流量を増加することができる。加えて、逆方向電圧印加時には、凸部の下部から内部へ空乏層が延びて、凸部の内部の電流経路が遮断される。したがって、電流を制御し易くなる。また耐圧を向上することができる。

本発明の整流素子において好ましくは、上記のいずれかの整流素子を複数備えている。複数の整流素子における第２不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されている。これにより、複数の上記整流素子が均一に形成される。

上記製造方法において好ましくは、第２不純物領域を形成する工程は、凸部の肩部にマスク層を形成する工程と、マスク層をマスクとして凸部の上面および側面にイオン注入することにより第２不純物領域を形成する工程とを有している。

これにより、凸部の上面から側面へ延びるように第２不純物領域を形成することができる。

上記製造方法において好ましくは、第１不純物領域および第２不純物領域の表面を熱酸化することにより熱酸化膜を形成する工程と、熱酸化膜を除去する工程とをさらに備えている。

これにより、第１不純物領域および第２不純物領域の表面の損傷部分を熱酸化膜とともに除去することができるので、第１不純物領域および第２不純物領域と、第１電極との接触性が向上する。

本発明の整流素子およびその製造方法によれば、定常損失を低減しつつ耐圧を向上することができる。

以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
図１（ａ）は、本発明の実施の形態１における整流素子の構成を示す断面図である。図１（ｂ）は、図１（ａ）のＢ−Ｂ線に沿う濃度プロファイルを模式的に示す図である。なお、図１（ａ）は、後述する図２および図３におけるＩ−Ｉ線に沿う断面図である。図１を参照して、整流素子１０は、ｎ⁺半導体基板２０と、第１不純物領域としてのｎ^-半導体層２と、第２不純物領域としてのｎ型半導体層５と、アノード電極８と、第２電極としてのカソード電極４とを備えている。アノード電極８は、第１電極としてのショットキー電極３とＡｌ（アルミニウム）電極７とを有している。

ｎ⁺半導体基板２０の表面上にはｎ^-半導体層２が形成されており、ｎ^-半導体層２の表面にはｎ型半導体層５が形成されている。ｎ型半導体層５は、ｎ^-半導体層２の内部においてその周囲をｎ^-半導体層２に取り囲まれている。ｎ^-半導体層２とｎ型半導体層５との主表面１ａにはショットキー電極３が形成されており、ショットキー電極３はｎ^-半導体層２にショットキー接触しており、かつｎ型半導体層５に電気的に接続されている。ショットキー電極３上にはＡｌ電極７が形成されており、ｎ⁺半導体基板２０の裏面１ｂにはカソード電極４が形成されている。カソード電極４とｎ⁺半導体基板２０とはオーミック接触している。

図２は、本発明の実施の形態１における整流素子の平面レイアウトを示す図である。図１および図２を参照して、ｎ⁺半導体基板２０の表面上に形成された低不純物濃度の領域であるｎ^-半導体層（ドリフト層）２の表面に、矩形の平面形状を有する複数の高不純物濃度の領域であるｎ型半導体層５の各々がマトリクス状に配列している。これらｎ^-半導体層２とマトリクス状のｎ型半導体層５との表面上にアノード電極８が形成されている。また、ｎ型半導体層５の平面形状は、矩形である場合の他、多角形でもよいし、円であってもよい。図３は、本発明の実施の形態１における他の整流素子の平面レイアウトを示す図である。図１および図３を参照して、ｎ^-半導体層２の表面に、細長い矩形の平面形状を有する複数のｎ型半導体層５の各々がストライプ状に配列している。これらｎ^-半導体層２とマトリクス状のｎ型半導体層５との表面上にアノード電極８が形成されていてもよい。

上記のｎ⁺半導体基板２０およびｎ^-半導体層２は、ＳｉＣ、窒化ガリウム（ＧａＮ）、またはダイヤモンドなどのワイドバンドギャップ半導体よりなっている。ショットキー電極３は、たとえばＷ（タングステン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、またはＭｏ（モリブデン）などよりなっている。

なお、図１〜図３を参照して、整流素子１０の具体的寸法はたとえば以下の通りである。ｎ^-半導体層２の厚さｄ₁は素子の耐圧１２００Ｖに対して１２μｍ以上であり、ｎ型半導体層５の厚さｄ₂は約０．２５μｍであり、ｎ型半導体層５の幅ｄ₃は約０．８μｍである。ｎ⁺半導体基板２０の厚さｄ₄は約０．３８ｍｍである。また、隣り合うｎ型半導体層５（図２および図３）同士の間隔ｄ₅は３μｍ以上である。また、ｎ⁺半導体基板２０の不純物濃度は約１×１０¹⁹／ｃｍ³である。ｎ型半導体層５の不純物濃度は１×１０¹⁷／ｃｍ³以上であり、１×１０¹⁸／ｃｍ³程度であることが好ましい。ｎ^-半導体層２の不純物濃度は１×１０¹⁶／ｃｍ³以下であり、１×１０¹⁶／ｃｍ³程度であることが好ましい。

また、図１（ｂ）に示すように、ｎ型半導体層５の不純物濃度はｎ^-半導体層２の不純物濃度よりも高い。これにより、ショットキー電極３とｎ型半導体層５とにより構成されるショットキー障壁の障壁高さが、ショットキー電極３とｎ^-半導体層２とにより構成されるショットキー障壁の障壁高さよりも低くなる。

整流素子１０は、アノード電極８とカソード電極４との電位差が変化することにより、ｎ型半導体層５とカソード電極４との間に電流を流す状態と、ｎ型半導体層５とカソード電極４との間に存在するｎ^-半導体層２を空乏層化することによってｎ型半導体層５とカソード電極４との間の電流経路を遮断する状態とがある。続いて、本実施の形態における整流素子の具体的な動作原理について、図４〜図６を用いて説明する。

図４は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図４を参照して、アノード電極８とカソード電極４とが同電位であるか、あるいはカソード電極４の電圧がアノード電極８の電圧より大きい（逆方向電圧である）と、ｎ^-半導体層２とショットキー電極３との間のショットキー障壁によって、ｎ^-半導体層２内に空乏層９ａ、９ｂが形成される。なお、空乏層９ａ、９ｂの各々は、図示しない位置において繋がっていてもよい。空乏層９ａは、ｎ^-半導体層２とショットキー電極３との図中左側の境界面３ａからｎ^-半導体層２内を半導体基板２０に向かって下方向に延びるともに、ｎ型半導体層５の真下に向かってｎ^-半導体層２内を横方向にも延びる。空乏層９ａと同様に空乏層９ｂは、ｎ^-半導体層２とショットキー電極３との図中右側の境界面３ｂからｎ^-半導体層２内を下方向にも横方向にも延びる。

ここで、アノード電極８とカソード電極４とが同電位である場合、空乏層９ａと空乏層９ｂとは、ｎ型半導体層５の真下における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ショットキー電極３との接触部分以外のｎ型半導体層５の周囲が空乏層９ａ、９ｂによって覆われ、ｎ型半導体層５とカソード電極４との間に存在するｎ^-半導体層２が空乏層化される。その結果、ｎ型半導体層５とカソード電極４との間の電流経路が遮断される。カソード電極４の電圧がアノード電極８の電圧より大きい（逆方向電圧）場合、ｎ型半導体層５の真下における交差部分Ｃの交差の程度は大きくなり（交差部分Ｃが厚くなり）、より一層電流経路が遮断される。

整流素子１０においては、アノード電極８とカソード電極４とが同電位である状態で空乏層９ａと空乏層９ｂとがわずかに交差するように延びるように、ｎ型半導体層５の幅ｄ₃と、空乏層９ａ、９ｂの大きさとが規定されている。空乏層９ａ、９ｂの大きさは、ショットキー電極３の材質およびｎ^-半導体層２の不純物濃度により規定可能である。

図５は、順方向電圧が印加された場合における整流素子を説明するための図である。図５を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は、図４の状態よりも図中横方向（幅方向）および図中上方向に収縮する。空乏層９ａ、９ｂが収縮すると、ｎ型半導体層５の真下のｎ^-半導体層２に空乏層化されていない部分（電流経路）ができる。図５において電流経路は幅ｄを有している。この電流経路を介して、ショットキー電極３とｎ型半導体層５との間のショットキー障壁に制限された電流Ｉがカソード電極４へと流れる。言い換えれば、ｎ型半導体層５、ｎ^-半導体層２、およびｎ⁺半導体基板２０を介して、アノード電極８とカソード電極４との間に電流が流れる。

順方向電圧が大きくなる程、空乏層９ａ、９ｂの各々は収縮するので、電流経路の幅ｄは大きくなり、流れる電流の量が増加する。また、ｎ型半導体層５の不純物濃度が高い場合には、トンネル電流成分が加わり、アノード電極８とカソード電極４との間に流れる電流が増加する。さらに、順方向電圧が大きくなると、ショットキー電極３とｎ^-半導体層２との間のショットキー障壁に制限された電流も加わり、電流は増加する。

上述のように本実施の形態における整流素子１０においては、整流素子１０にアノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、空乏層９ａ、９ｂが少しでも収縮すると、ｎ型半導体層５の真下のｎ^-半導体層２に電流経路ができて、ショットキー電極３とｎ型半導体層５との間のショットキー障壁に制限された電流が流れる。したがって、整流素子１０に印加される順方向電圧が小さくてもアノード電極８とカソード電極４との間に電流が流れる。

図６は、逆方向電圧が印加される場合における整流素子１０を説明するための図である。図６を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が深さ方向に延びる。このとき、ｎ型半導体層５とカソード電極４との間の電流経路は空乏層９により遮断されている。また、逆方向電圧がさらに大きくなると、ｎ型半導体層５の周囲を覆う空乏層９の厚さＷが厚くなり、トンネル電流の発生が抑止される。

上述のように整流素子１０においては、整流素子１０にアノード電極８とカソード電極４とが同電位の状態で、空乏層９ａと空乏層９ｂとはわずかに交差するように延びている。このため、アノード電極８とカソード電極４とが同電位の状態で既にｎ型半導体層５とカソード電極４との間の電流経路が遮断されているので、印加される逆方向電圧が小さくても整流素子１０には電流が流れない。

続いて、本実施の形態における整流素子１０の製造方法について、図７〜図１０を用いて説明する。始めに図７を参照して、ＳｉＣよりなるｎ⁺半導体基板２０を準備する。ｎ⁺半導体基板２０は、Ｎ（窒素）を不純物として１×１０¹⁹／ｃｍ³の不純物濃度を有する。そして、たとえば厚さ１２μｍ以上のＳｉＣよりなるｎ^-半導体層２をｎ⁺半導体基板２０上にエピタキシャル成長させる。ｎ^-半導体層２の成長は、たとえばＣＶＤ（Chemical Vapor Deposition）法によって行なわれ、原料ガスとしてＳｉＨ₄とＣ₃Ｈ₈とを用い、不純物ガスとして窒素ガスを用いて行なわれる。これにより、ｎ^-半導体層２の不純物濃度がたとえば１×１０¹⁵／ｃｍ³とされる。次に、ｎ^-半導体層２の主表面１ａを１２００℃以下の温度でドライ酸素（湿度の低い酸素）を供給して酸化することによって、たとえば厚さ５０ｎｍの熱酸化膜２３をｎ^-半導体層２の主表面１ａ上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ１μｍ以下のＳｉＯ₂よりなる酸化膜２４を熱酸化膜２３上に形成する。

次に図８を参照して、酸化膜２４上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＲＩＥ（Reactive Ion Etching）により熱酸化膜２３および酸化膜２４をエッチングする。これにより孔２４ａが開口され、孔２４ａの底部にはｎ^-半導体層２の主表面１ａが露出する。続いて、当該半導体基板をたとえば５００℃程度まで加熱し、酸化膜２４をマスクとしてたとえばＮ、Ｐ（リン）などの不純物をｎ^-半導体層２へイオン注入する。これにより、ｎ^-半導体層２の主表面１ａにｎ型半導体層５が形成される。ｎ型半導体層５の深さはたとえば０．３μｍとされ、不純物濃度はたとえば１×１０¹⁸／ｃｍ³とされる。

次に図９を参照して、たとえばフッ酸を用いて酸化膜２４および２３を全除去する。これにより、ｎ^-半導体層２およびｎ型半導体層５の主表面１ａ全面が露出される。そして、たとえば１７００℃程度の温度で２０分間、ｎ^-半導体層２およびｎ型半導体層５をアニールし、注入イオンによって導入されたｎ型半導体層５の不純物を電気的に活性化する。続いて、１２００℃以下の温度でドライ酸素を供給して主表面１ａを酸化することによって、主表面１ａ上に厚さ５０ｎｍの熱酸化膜２５を形成する。

次に図１０を参照して、主表面１ａ上の熱酸化膜２５をフッ酸などのウェットエッチングにより全除去する。そして、たとえば蒸着法を用いて、たとえばＷ、Ｔｉ、Ｎｉ、またはＭｏなどよりなる厚さ０．１μｍ程度のショットキー電極３を主表面１ａ上に形成する。

ここで、熱酸化膜２５を形成してこの熱酸化膜２５を除去することにより、ショットキー電極３を清浄な表面上に形成することができる。

その後、たとえば蒸着法などを用いて、ショットキー電極３上に厚さ３〜５μｍのＡｌ電極７を形成し、ｎ⁺半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図１（ａ）に示す整流素子１０が完成する。

本実施の形態の整流素子１０によれば、ショットキー電極３とｎ^-半導体層２およびｎ型半導体層５との間で構成される２つのショットキー障壁によって基本的に電流が制御される。概略的に言えば、順方向印可時ではショットキー電極３とｎ型半導体層５によるショットキー障壁が、逆方向印可時ではショットキー電極３とｎ^-半導体層２によるショットキー障壁が、全体の電気的特性を担う構造となっている。特に、ショットキー電極３とｎ^-半導体層２とのショットキー障壁による空乏層が重要な働きを担い、わずかな大きさの順方向電圧で上記ｎ型半導体層５の直下のｎ^-半導体層２に空乏化されていない電流経路が形成されるように調整することで、ショットキー障壁の小さいｎ型半導体層５を介して電流が流れるため、定常損失を低減できる。また、逆方向印可時にはｎ^-半導体層２はｎ型半導体層５を完全に包囲するように空乏層が存在するので、これにより漏れ電流が低減され、耐圧が向上されている。

（実施の形態２）
図１１は、本発明の実施の形態２における整流素子の構成を示す断面図である。図１１を参照して、本実施の形態の整流素子１０ａにおいて、ｎ^-半導体層２はその主表面に凸部１２を有している。凸部１２は、凸部１２以外の領域におけるｎ⁺半導体基板２０上のｎ^-半導体層２に溝（肩部）１３を形成することによって形成されている。凸部１２の上面１２ａにはｎ型半導体層５が形成されている。そして、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とを覆うように、ショットキー電極３が形成されている。これにより、ショットキー電極３は、凸部１２の上面１２ａにおいてｎ型半導体層５にショットキー接触し、凸部１２の側面１２ｂおよび溝１３の底面においてｎ^-半導体層２にショットキー接触している。ショットキー電極３の上にはＡｌ電極７が形成されている。なお、凸部１２におけるｎ^-半導体層２の不純物濃度が凸部１２以外のｎ^-半導体層２の不純物濃度よりも低くなっていてもよい。

整流素子１０ａの具体的寸法はたとえば以下の通りである。凸部１２の高さｄ₆は１．５μｍ以下であり、幅ｄ₇は１μｍである。ｎ^-半導体層２の下面から溝１３の底面までの厚さｄ₈は１２μｍ以上である。なお、凸部１２の高さｄ₆とほぼ同じ厚さになるようにｎ型半導体層５を形成してもよい。

なお、これ以外の構成は実施の形態１における整流素子１０の構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

続いて、本実施の形態における整流素子１０ａの動作原理について、図１２〜図１４を用いて説明する。図１２は、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。図１２を参照して、アノード電極８とカソード電極４とが同電位であるか、あるいはカソード電極４の電圧がアノード電極８の電圧より大きい（逆方向電圧である）と、ｎ^-半導体層２とショットキー電極３との間のショットキー障壁によって、ｎ^-半導体層２内に空乏層９ａ、９ｂが形成される。空乏層９ａは、図中左側の側面１２ｂから凸部１２の内部へ（図中右方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。空乏層９ｂは、図中右側の側面１２ｂから凸部１２の内部へ（図中左方向へ）延び、かつ図中左側の溝１３の底面から下方向へ延びる。

ここで、アノード電極８とカソード電極４とが同電位である場合、空乏層９ａと空乏層９ｂとは、ｎ型半導体層５の真下における交差部分Ｃにおいてわずかに交差するように延びる。これにより、ｎ型半導体層５とカソード電極４との間に存在するｎ^-半導体層２、言い換えればｎ^-半導体層２の凸部１２の部分が空乏層化される。その結果、ｎ型半導体層５とカソード電極４との間の電流経路が遮断される。

図１３は、順方向電圧が印加された場合における整流素子を説明するための図である。図１３を参照して、アノード電極８の電位がカソード電極４の電位よりも高いと（順方向電圧が印加されると）、空乏層９ａ、９ｂの各々は図１２の状態よりも図中横方向（幅方向）および図中上方向に収縮する。特に空乏層９ａ、９ｂが図中横方向に収縮すると、凸部１２の内部に空乏層化されていない部分（電流経路）ができる。図１３において電流経路は幅ｄを有している。この電流経路を介して、ショットキー電極３とｎ型半導体層５との間のショットキー障壁に制限された電流Ｉがカソード電極４へと流れる。

図１４は、逆方向電圧が印加される場合における整流素子を説明するための図である。図１４を参照して、カソード電極４の電位がアノード電極８の電位よりも高いと（逆方向電圧が印加されると）、空乏層９ａと空乏層９ｂとが一体化した空乏層９が下方向に延びる。このとき、ｎ型半導体層５とカソード電極４との間の電流経路は空乏層９により遮断されている。

続いて、本実施の形態における整流素子１０ａの製造方法について、図１５〜図１８を用いて説明する。始めに図１５を参照して、実施の形態１と同様の方法により、たとえば厚さ１３μｍ以上のｎ^-半導体層２をｎ⁺半導体基板２０上にエピタキシャル成長させる。

なお、ｎ^-半導体層２のエピタキシャル成長の際、ＣＶＤ法に用いる不純物ガスの割合を減らすことで、凸部１２とされる部分（ｎ^-半導体層２の上部）の不純物濃度をそれ以外の部分（ｎ^-半導体層２の下部）の不純物濃度よりも低くして、逆方向電圧印加の際に凸部１２内部へ空乏層が延びやすくしてもよい。この場合、たとえばｎ^-半導体層２の上部の不純物濃度は１×１０¹⁵／ｃｍ³程度とされ、たとえばｎ^-半導体層２の下部の不純物濃度は１×１０¹⁶／ｃｍ³程度とされる。

続いて、たとえば厚さ０．３μｍ程度のｎ型半導体層５をｎ^-半導体層２上にホモエピタキシャル成長させる。ｎ型半導体層５の成長は、たとえばＣＶＤ法によって行なわれ、ｎ^-半導体層２のエピタキシャル成長時よりも原料ガスに混合する不純物ガスの割合を増やして行なわれる。これにより、ｎ^-半導体層２よりも不純物濃度の高いｎ型半導体層５が凸部１２の上面１２ａとなる位置に形成される。ｎ型半導体層５の不純物濃度はたとえば１×１０¹⁸／ｃｍ³程度とされる。

次に図１６を参照して、実施の形態１と同様の方法により、熱酸化膜２３および酸化膜２４をｎ型半導体層５上に形成する。

次に図１７を参照して、酸化膜２４上に所定パターンのレジスト（図示なし）を形成して、このレジストをマスクとして、酸化膜２４、熱酸化膜２３をＲＩＥでエッチングする。続いて、所定のパターンが形成された熱酸化膜２３、酸化膜２４をマスクとしてｎ型半導体層５およびｎ^-半導体層２の上部をたとえばＲＩＥを用いてエッチングする。これにより、ｎ^-半導体層２内に溝１３が形成され、エッチングされなかった部分に凸部１２が形成される。酸化膜２４および２３のエッチングにはたとえばＣＦ₄系ガスが用いられ、ｎ型半導体層５およびｎ^-半導体層２のエッチングにはたとえばＳＦ₆ガスとＯ₂との混合ガスが用いられる。ｎ型半導体層５およびｎ^-半導体層２はたとえば１．５μｍの深さだけエッチングされる。

次に図１８を参照して、フッ酸を用いて熱酸化膜２３および酸化膜２４を全除去する。これにより、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面のｎ^-半導体層２の表面が露出される。続いて、実施の形態１と同様の方法により、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とに熱酸化膜２５を形成する。

続いて、熱酸化膜２５をエッチングにより除去する。ここで、熱酸化膜２５を形成して除去することによって、凸部１２の形成の際のＲＩＥによる損傷の除去され、清浄な表面へのショットキー電極３を形成することができる。その後、実施の形態１と同様の方法により、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とにショットキー電極３を形成する。そして、ショットキー電極３上にＡｌ電極７を形成し、ｎ⁺半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図１１に示す整流素子１０ａが完成する。

本実施の形態の整流素子１０ａによれば、凸部１２の内部が電流経路として規定される。順方向電圧印可時には、実施の形態１の場合と同じで、ｎ型半導体層５とショットキー電極３によるショットキー障壁に制限された電流が流れ、低損失が実現されている。逆方向電圧印加時には、凸部１２の側面１２ｂから内部へ空乏層９ａ、９ｂが延び、凸部１２の内部が空乏層化される。したがって、電流経路を容易に遮断することができ、電流を制御し易くなる。また耐圧を向上することができる。

（実施の形態３）
図１９は、本発明の実施の形態３における整流素子の構成を示す断面図である。図１９を参照して、本実施の形態の整流素子１０ｂにおいては、凸部１２の上面１２ａから側面１２ｂへ延びるようにｎ型半導体層５が形成されている。また、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底面とを覆うようにショットキー電極３が形成されている。これにより、ショットキー電極３は、凸部１２の上面１２ａおよび側面１２ｂ上部においてｎ型半導体層５にショットキー接触し、凸部１２の側面１２ｂ下部および溝１３の底面においてｎ^-半導体層２にショットキー接触している。

整流素子１０ｂの具体的寸法はたとえば以下の通りである。凸部１２の高さｄ₆はたとえば２．５μｍであり、ｎ型半導体層５の深さｄ₉は、たとえば１．５μｍである。

なお、これ以外の構成は実施の形態２における整流素子１０ａの構成とほぼ同様である。よって、同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

本実施の形態の整流素子１０ｂは、凸部１２の側面１２ｂ下部から延びる空乏層９ａ、９ｂによって、ｎ型半導体層５とカソード電極４との間に電流を流す状態と、ｎ型半導体層５とカソード電極４との間の電流経路を遮断する状態とを選択可能である。図１９では、空乏層９ａ、９ｂによって電流経路が遮断された状態を示している。

続いて、本実施の形態における整流素子１０ｂの製造方法について説明する。本実施の形態の最も簡便な製造方法は、実施の形態２においてｎ型半導体層の厚みを０．３μｍから１．５μｍと厚くするだけで得られる（図１９の断面構造とは若干異なる）。ここでは、別の製造方法を図２０および図２１を用いて説明する。始めに、実施の形態２の製造工程と同様の製造工程を経て、図１８の構造を得る。このとき、溝１３の底面は凸部１２の上面１２ａよりも低い位置に存在している。

次に図２０を参照して、たとえばＬＰ（Low Pressure）ＣＶＤ法などを用いて、厚さ１μｍ以下のＴＥＯＳ（Tetra Ethyl Ortho Silicate）よりなる酸化膜２６を熱酸化膜２５上に形成する。このとき、酸化膜２６は凸部１２の側面１２ｂおよび溝１３の底面からも膜成長するので、酸化膜２６は溝１３内を完全に埋める。その結果、溝１３内に存在する酸化膜２６の厚さは、凸部１２の上面１２ａに存在する酸化膜２６の厚さよりも厚くなる。

次に図２１を参照して、たとえばＲＩＥなどを用いて、酸化膜２６および熱酸化膜２５を均一にエッチバック（減膜）する。これにより、凸部１２の上面１２ａおよび側面１２ｂ上部に存在する熱酸化膜２５および酸化膜２６が除去され、凸部１２の上面１２ａおよび側面１２ｂ上部が露出する。また、溝１３の底面（凸部１２の肩部）にはマスク層としての熱酸化膜２５と酸化膜２６の一部とが残る。残った熱酸化膜２５および酸化膜２６を合わせた厚さｄ₁₀はたとえば１μｍになる。続いて、当該半導体基板を５００℃まで加熱し、熱酸化膜２５および酸化膜２６をマスクとしてたとえばＮ、Ｐなどの不純物を凸部１２へイオン注入する。これにより、不純物濃度１×１０¹⁸／ｃｍ³、深さ０．３μｍ以下であるｎ型半導体層５が凸部１２の上面１２ａおよび側面１２ｂ上部に形成される。

次に、フッ酸を用いて、熱酸化膜２５および酸化膜２６をエッチングにより除去する。続いて、たとえば１７００℃程度の温度で２０分間、当該半導体基板をアニールし、注入イオンされたｎ型半導体層５の不純物を電気的に活性化する。その後の工程は実施の形態２の製造工程と同様で、熱酸化と熱酸化の除去を経て、凸部１２の上面１２ａおよび側面１２ｂと、溝１３の底部とにショットキー電極３を形成し、ショットキー電極３上にＡｌ電極７を形成し、ｎ⁺半導体基板２０の裏面１ｂにカソード電極４を形成する。以上の工程により、図１９に示す整流素子１０ｂが完成する。

本実施の形態の整流素子１０ｂによれば、凸部１２の上面１２ａに加えて側面１２ｂにもｎ型半導体層５が形成されるので、凸部の上面にのみｎ型半導体層を形成する場合に比べてショットキー電極３と接触するｎ型半導体層５の表面積を増加することができ、したがって、順方向電流の電流量を増加することができる。

また、凸部１２の側面１２ｂにおいてｎ^-半導体層２とショットキー電極３とがショットキー接触しているので、凸部１２の側面１２ｂから空乏層９ａ、９ｂが延びることで凸部１２の内部を空乏層化して、電流経路を容易に遮断することができるので、電流を制御し易くなる。また耐圧を向上することができる。

なお、本実施の形態では、ショットキー電極３が凸部１２の側面１２ｂ上部においてｎ型半導体層５にショットキー接触し、凸部１２の側面１２ｂ下部においてｎ^-半導体層２にショットキー接触する場合について示した。しかし、本発明はこのような場合の他、たとえば図２２に示すような構成であってもよい。図２２の整流素子１０ｃにおいては、凸部１２の側面１２ｂ全面にｎ型半導体層５が形成されており、ショットキー電極３は凸部１２の側面１２ｂ全面においてｎ型半導体層５にショットキー接触している。また、ショットキー電極３は溝１３の底面においてｎ^-半導体層２にショットキー接触している。

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。

本発明の整流素子は、パワーデバイスに適用される整流素子に適している。

（ａ）は、本発明の実施の形態１における整流素子の構成を示す断面図であって、図２および図３のＩ−Ｉ線に沿う断面図である。（ｂ）は、（ａ）のＢ−Ｂ線に沿う濃度プロファイルを模式的に示す図である。本発明の実施の形態１における整流素子の平面レイアウトを示す図である。本発明の実施の形態１における他の整流素子の平面レイアウトを示す図である。本発明の実施の形態１において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。本発明の実施の形態１において、順方向電圧が印加された場合における整流素子を説明するための図である。本発明の実施の形態１において、逆方向電圧が印加される場合における整流素子を説明するための図である。本発明の実施の形態１における整流素子の製造方法の第１工程を示す断面図である。本発明の実施の形態１における整流素子の製造方法の第２工程を示す断面図である。本発明の実施の形態１における整流素子の製造方法の第３工程を示す断面図である。本発明の実施の形態１における整流素子の製造方法の第４工程を示す断面図である。本発明の実施の形態２における整流素子の構成を示す断面図である。本発明の実施の形態２において、アノード電極とカソード電極とが同電位の状態における整流素子を説明するための図である。本発明の実施の形態２において、順方向電圧が印加された場合における整流素子を説明するための図である。本発明の実施の形態２において、逆方向電圧が印加される場合における整流素子を説明するための図である。本発明の実施の形態２における整流素子の製造方法の第１工程を示す断面図である。本発明の実施の形態２における整流素子の製造方法の第２工程を示す断面図である。本発明の実施の形態２における整流素子の製造方法の第３工程を示す断面図である。本発明の実施の形態２における整流素子の製造方法の第４工程を示す断面図である。本発明の実施の形態３における整流素子の構成を示す断面図である。本発明の実施の形態３における整流素子の製造方法の第１工程を示す断面図である。本発明の実施の形態３における整流素子の製造方法の第２工程を示す断面図である。本発明の実施の形態３における他の整流素子の構成を示す断面図である。従来のＳｉＣ−ＳＢＤ（整流素子）の構成を示す断面図である。従来のケイ素系ｐｎ接合ダイオード（整流素子）の構成を示す断面図である。

符号の説明

１ａ主表面、１ｂ裏面、２，１０２，１１２ｎ^-半導体層（ドリフト層）、３ショットキー電極、３ａ，３ｂ境界面、４，１０４，１１４カソード電極、５ｎ型半導体層、７Ａｌ電極、８，１０３，１１３アノード電極、９，９ａ，９ｂ空乏層、１０，１０ａ〜１０ｃ，１１０，１２０整流素子、１２凸部、１２ａ凸部上面、１２ｂ凸部側面、１３溝、２０ｎ⁺半導体基板、２３，２５熱酸化膜、２４，２６酸化膜、２４ａ孔、１０１ＳｉＣ基板、１１１Ｓｉ基板、１１５ｐ型不純物領域。

Claims

ワイドバンドギャップ半導体よりなる第１不純物領域と、
前記第１不純物領域内に形成され、かつ前記第１不純物領域に取り囲まれるように形成され、かつ前記第１不純物領域と同じ導電型であり、かつ前記第１不純物領域よりも不純物濃度が高い第２不純物領域と、
前記第１不純物領域にショットキー接触し、かつ前記第２不純物領域に電気的に接続された第１電極と、
前記第１電極とは異なる電位を印加可能であり、かつ前記第１不純物領域に電気的に接続された第２電極とを備え、
前記第１電極と前記第２電極との電位差が変化することにより、前記第２不純物領域と前記第２電極との間に電流を流す状態と、前記第２不純物領域と前記第２電極との間に存在する前記第１不純物領域を空乏層化することによって前記第２不純物領域と前記第２電極との間の電流経路を遮断する状態とを選択可能で、
前記第１不純物領域は凸部を有し、かつ前記第２不純物領域は前記凸部の上面に形成されており、かつ前記凸部の上面において前記第２不純物領域と前記第１電極とが接触することを特徴とし、
前記第２不純物領域は前記凸部の上面から側面へ延びるように形成されており、かつ前記凸部の上面および側面において前記第２不純物領域と前記第１電極とが接触することを特徴とする、整流素子。
前記凸部における第１不純物領域の不純物濃度が前記凸部以外の前記第１不純物領域の不純物濃度よりも低いことを特徴とする、請求項１に記載の整流素子。
請求項１または２に記載の整流素子を複数備え、
複数の前記整流素子における前記第２不純物領域の各々は、平面的に見てマトリクス状あるいはストライプ状に形成されていることを特徴とする、整流素子。