JP4285899B2 - 溝を有する半導体装置 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、溝を有する半導体装置に関し、より具体的には溝を有する半導体装置の性能の改良や歩留りの改善に関するものである。
【０００２】
【従来の技術】
図１８および図１９は、従来の溝の埋込方法を工程順に示す概略断面図である。まず図１８を参照して、半導体基板１０１の表面に、たとえば異方性エッチングなどを用いて溝１０２が形成される。
【０００３】
図１９を参照して、この溝１０２内を埋込むように、たとえばＣＶＤ（Chemical Vapor Deposition）法によりたとえばシリコン酸化膜よりなる絶縁膜１０３が半導体基板１０１上に成膜される。このようにして溝１０２内が埋込まれる。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来の溝１０２の埋込方法では、絶縁膜１０３は溝１０２の内部よりも溝１０２の開口部Ｒ１に、より多く堆積する性質を有している。このため、アスペクト比（深さＤ／幅Ｗ）の大きい溝１０２の場合は、溝１０２の内部が完全に埋込まれるよりも先に開口部Ｒ１で溝１０２が閉じてしまう。よって、溝１０２を完全に埋込むことができず、溝１０２内に隙間１０２ａが残ることが多い。特に溝１０２のアスペクト比が１０を超える場合や、ＣＶＤ法によって成膜したシリコン酸化膜（ＳｉＯ2）を埋込に用いた場合にこの現象は顕著となる。
【０００５】
また溝１０２の内部に隙間１０２ａが多く残っていると、半導体装置の電気特性（主耐圧など）に悪影響を与える可能性がある。さらに半導体装置の動作環境の温度変化により、隙間１０２ａ近傍で熱膨張収縮を繰返し、長期動作に対する信頼性を著しく損ねる場合がある。特に、素子の最も大きな電界がかかるｐｎ接合近傍に隙間１０２ａがある場合、上記信頼性の問題はさらに顕著となる。また電力半導体装置では、素子が高温にさらされる場合が多く、この問題は顕著である。
【０００６】
元来、溝１０２を埋めるための埋込物１０３の膜厚は最低でも溝１０２の幅Ｗの１／２以上必要である。このため、溝１０２の幅Ｗが広くなるに従い、半導体基板１０１の表面上に積まれる絶縁膜１０３の膜厚Ｔも溝１０２の幅Ｗに応じて厚くなってしまう。半導体基板１０１の表面上に積まれる絶縁膜１０３の膜厚Ｔが厚いと、半導体基板１０１と絶縁膜１０３との各表面間の段差が大きくなる。このため、この段差部付近でのコンタクトホールの形成や導電層のパターニングなどが困難になるなど、構造上あるいは後の製造工程において問題が生じる。
【０００７】
上記の段差による問題を解決するためには、溝１０２の埋込後に半導体基板１０１の表面上に堆積した絶縁膜１０３を除去すればよい。しかし、溝１０２内部の絶縁膜１０３をほぼ残したまま、半導体基板１０１表面上に厚く堆積した絶縁膜１０３のみを除去するのは、通常の乾式もしくは湿式の触刻法による除去では難しかった。比較的良い方法としては、ＣＭＰ（Chemical Mechanical Polishing）法などを用いて、半導体基板１０１表面上に残る絶縁膜１０３を除去する方法がある。しかし、その方法を用いた場合でも、溝１０２内部にできた隙間１０２ａをなくすことはできない。
【０００８】
それゆえ本発明の目的は、簡単な方法で溝内部の隙間を少なくするとともに半導体基板の表面上に残存する溝埋込用の絶縁膜の膜厚を薄くすることのできる半導体装置を提供することである。
【０００９】
【課題を解決するための手段】
本発明の溝を有する半導体装置においては、半導体基板の主表面に素子と溝とが交互に繰返し配置されており、溝と交互に繰返し配置された複数の素子の各々は同じ動作モードで動作する構成を有し、かつ溝を埋込む絶縁膜は素子の最も大きい電界がかかるｐｎ接合の付近やそのｐｎ接合よりも浅い位置に隙間を有しておらず、溝を埋込む絶縁膜は、溝の壁面に接して形成された第１の絶縁膜と、その第１の絶縁膜よりも溝の内側に位置する第２の絶縁膜とを有し、第１の絶縁膜は、溝の開口端コーナー部よりも緩やかな傾斜で外方に広がる上端コーナ部を有している。
【００１０】
本発明の溝を有する半導体装置では、溝を埋込む絶縁膜は素子の最も大きい電界がかかるｐｎ接合付近やそのｐｎ接合よりも浅い位置に隙間を有していないため、この隙間が素子に悪影響を与えることが防止される。
【００１１】
上記の半導体装置において、溝のアスペクト比が１０以上である場合には、溝内に隙間の生じることが特に効果的に防止される。
【００１２】
上記の半導体装置において、溝の深さが５μｍ以上である場合には、特に溝内に隙間の生じることが防止され、隙間の発生による素子への悪影響を顕著に防止することができる。
【００１３】
上記の半導体装置において、素子が、隣り合う溝に挟まれたメサ部分の一方の側面に形成された第１導電型の第１不純物領域と、メサ部分の他方の側面に形成されかつ第１不純物領域とｐｎ接合を構成する第２導電型の第２不純物領域と、第１不純物領域の主表面側の少なくとも一部に形成された第２導電型の第３不純物領域とを有する場合には、溝内の隙間が素子に与える影響が大きいので隙間の発生による素子への悪影響を特に顕著に防止できる。
【００１４】
上記の半導体装置において、第３不純物領域が絶縁ゲート型電界効果トランジスタのボディ部分であり、素子の最も大きい電界がかかるｐｎ接合が第３不純物領域と第１不純物領域とにより構成される場合、ｐｎ接合にかかる電界が大きく、隙間に大きな電界がかかりやすいため、隙間の発生による素子への悪影響を特に顕著に防止できる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について図に基づいて説明する。
【００２７】
（実施の形態１）
図１は、本発明の実施の形態１における溝を有する半導体装置の構成を概略的に示す断面図である。図１を参照して、たとえばシリコンよりなる半導体基板１の第１主面には、複数の溝２と複数の素子とが交互に繰返して配置されている。このような素子はたとえばＵＳＰ６，０４０，６００で示されるようなＳＴＭ（Super Trench Power MOSFET）であり、ＳＴＭの各部は以下の構成を有している。
【００２８】
隣り合う溝２に挟まれるメサ領域の一方側面にはｐ型拡散領域５が形成されている。また上記メサ領域の他方側面にはｐ型拡散領域５とｐｎ接合を構成するｎ型拡散領域６が形成されている。ｐ型拡散領域５に電気的に接続され、かつｎ型拡散領域６の第１主面側の少なくとも一部上に形成されてｎ型不純物領域６とｐｎ接合を構成するようにｐ型ボディ７が形成されている。ｐ型ボディ７内の第１主面にはソースｎ+拡散領域８とｐ+拡散領域９とが互いに隣り合って形成されている。
【００２９】
ｎ型拡散領域６とソースｎ+拡散領域８とに挟まれるｐ型ボディ７にゲート絶縁膜１０を介して対向するようにゲート電極層１１が形成されている。ゲート電極層１１上には層間絶縁膜１２が形成されている。この層間絶縁膜１２に設けられたコンタクトホールを介してソースｎ+拡散領域８とｐ+拡散領域９との双方に電気的に接続するようにソース電極１３が形成されている。
【００３０】
またｐ型拡散領域５およびｎ型拡散領域６の第２主面側にはドレインｎ+拡散領域４が形成されている。このドレインｎ+拡散領域４と電気的に接続するようにドレイン電極１４が第２主面上に形成されている。
【００３１】
このようにＳＴＭでは溝２と交互に繰返して配置される複数の素子の各々は、同じ動作モードで動作する構成を有している。ここで、同じ動作モードで動作する構成とは、複数の素子の各対応する部分が同電位となるように構成されていることを意味する。つまり図２を参照して、たとえば各ゲート電極１１のすべては電気的に接続されており、各ソースｎ+拡散領域８のすべても電気的に接続されており、さらに各ドレインｎ+拡散領域４のすべても電気的に接続されている。
【００３２】
図１を参照して、溝２は、たとえばシリコン酸化膜よりなる絶縁膜３により埋込まれている。この絶縁膜３は、たとえば２層以上の絶縁膜３ａ、３ｂより構成されている。絶縁膜３ａは、溝２の少なくとも側壁に接するように形成されており、かつ溝２の開口端部Ｒ付近において溝２の開口端コーナ部よりも緩やかな傾斜で外方に広がる上端コーナ部を有している。絶縁膜３ｂは、絶縁膜３ａの内周領域を埋込んでいる。
【００３３】
絶縁膜３ａ、３ｂは、シリコン酸化膜（ＳｉＯ2）以外に、シリコン窒化膜（Ｓｉ3Ｎ4）や、シリコン酸化膜とシリコン窒化膜との混合膜（シリコン酸窒化膜（ＳｉＯＮ））よりなっていてもよい。また絶縁膜３ａと３ｂは、一方がシリコン酸化膜、他方がシリコン窒化膜というように互いに異なる材質からなっていてもよい。また絶縁膜３ａと３ｂとが同じ材質からなっている場合でも、この絶縁膜３ａと３ｂとの界面は認識することができる。
【００３４】
この絶縁膜３は、素子の最も大きい電界がかかるｐｎ接合の付近やそのｐｎ接合よりも浅い位置（つまり点線Ｌよりも第１主面側）には隙間を有していない。なお絶縁膜３は、溝２内において全く隙間を有さないことが好ましい。
【００３５】
ここで、「ｐｎ接合の付近」とは、ｐｎ接合で発生する強い電界の十分及ぶ範囲であり、その範囲は素子の耐圧により異なるが概ね１μｍ程度を意味する。またｐｎ接合はたとえば、走査型電子顕微鏡（ＳＥＭ）の電位コントラスト法や走査型容量顕微鏡（ＳＣＭ）あるいはジルトルエッチ、セコエッチなどのステインエッチ系の染色法などで認識することができる。
【００３６】
この溝２のアスペクト比が１０以上である場合に本発明の効果が顕著であり、溝２の深さが５μｍ以上である場合も本発明の効果が顕著である。
【００３７】
基本的には、溝２の内部に全く隙間がないことが望ましい。溝２の中に隙間が残っていると、半導体装置の電気特性（主耐圧など）に悪影響を与える可能性があり、さらに半導体装置の動作環境の温度変化により、隙間近傍で膨張収縮を繰返し、長期動作に対する信頼性を著しく損ねる場合があるからである。特に、半導体装置の中で、最も大きい電界がかかるｐｎ接合部分よりも溝２の中の深い部分にのみ、隙間の発生が許される。本実施の形態では、上記隙間がないか、あった場合でも影響を受けにくい箇所（つまり素子の中で最も大きい電界がかかるｐｎ接合よりも深い位置）にあるため、従来例より、主耐圧などの電気的特性を向上させ、かつ信頼性を向上させることができる。
【００３８】
特に、ＳＴＭや素子間に深いトレンチ分離が必要な電力半導体装置や、ウェハの表と裏の間で主電流が流れる縦型の電力半導体装置においては、通常のＬＳＩ（Large Scale Integrated Circuit）の素子間分離に適用される比較的浅い溝とは異なり、溝２の深さＤが５μｍ程度以上である場合が多い。また、溝２が深いことから、自ずと溝２の幅Ｗに対する溝の深さＤの比率（アスペクト比）が１０以上の大きな値になる。さらに電力半導体装置では、ＬＳＩなどに比べ、長時間高温下にさらされたり、ヒートサイクルのかかる場合が多く、溝２の中に隙間があると隙間の影響がより顕著である。このような場合に、本実施の形態による隙間の少ない構造は信頼性を向上させる効果が大きい。
【００３９】
（実施の形態２）
次に、溝を有する半導体装置の製造方法について説明する。
【００４０】
図３〜図６は、本発明の実施の形態２における溝を有する半導体装置の製造方法を工程順に示す概略断面図である。まず図３を参照して、たとえばシリコンよりなる半導体基板１の第１主面に、通常の写真製版技術およびエッチング技術により複数の溝２が形成される。
【００４１】
図４を参照して、たとえば減圧ＣＶＤ法により溝２内を埋込むように半導体基板１の第１主面上に、１回あるいは複数回に分けてたとえばシリコン酸化膜よりなる絶縁膜３ａが形成される。この場合、溝２の開口部が閉じてしまっているのに対し溝２内部にはまだ隙間２ａが残っている。これは、溝２内部よりも溝２の開口部に絶縁膜３ａがより多く堆積する性質を有しているためである。この隙間２ａが大きい場合や、半導体装置の動作時に電界強度の強い位置にある場合には、電気特性・信頼性に問題が発生する可能性がある。また、この状態では、第１主面上には、溝２の埋込に用いた絶縁膜３ａの膜厚がそのまま残っている。
【００４２】
図５を参照して、表面全面に異方性エッチングが施される。異方性エッチングのため、半導体基板１の第１主面上の絶縁膜３ａと溝２の底部における絶縁膜３ａはエッチングされるが、溝２の側壁に沿う絶縁膜３ａはほとんどエッチングされない。このため、隙間２ａを外部と連通させて開口３ｃを形成できるとともに第１主面上の絶縁膜３ａの膜厚を薄くすることができる。またこの異方性エッチングにより、絶縁膜３ａの開口３ｃの上端コーナ部Ｒを溝２の上端コーナ部よりも緩やかな傾斜をもって外方に広がるような形状とすることができる。
【００４３】
図６を参照して、たとえばＣＶＤ法により、１回あるいは複数回に分けてたとえばシリコン酸化膜よりなる絶縁膜３ｂが形成されて溝２が埋込まれる。このとき、溝２の側壁には１回目の絶縁膜３ａがほとんどエッチングされずに残っているため、絶縁膜３ｂによる埋込量は絶縁膜３ａの埋込量に比べ、大幅に少なくてすむ。そのため、半導体基板１の第１主面上に残る絶縁膜３ａ、３ｂの膜厚の和は、図４に示す絶縁膜３ａの膜厚よりも薄くすることができる。また絶縁膜３ｂによる埋込では、埋込む膜厚が薄いことと、開口３ｃの開口形状が外方に滑らかに広がる形状になっていることより、たとえ絶縁膜３ｂが開口３ｃの開口部により多く堆積しても溝２内部に隙間が生じないよう埋込むことが可能となる。
【００４４】
さらに半導体基板１の第１主面上に残存する絶縁膜３の膜厚を薄くするとともに、溝２内部の隙間を少なくするためには、上記の異方性エッチングと絶縁膜３ｂによる埋込工程とが繰返されればよい。
【００４５】
本実施の形態においては、上述したように、図４および図５に示すプロセスで異方性エッチングを行ない、さらに図６に示す工程で絶縁膜３ｂを形成することにより、隙間をほとんど残すことなく溝２内を埋込むことができ、さらに半導体基板１の第１主面上に残存する絶縁膜３の膜厚を薄くすることができる。このため、隙間の減少により半導体装置の電気的特性および信頼性を向上させることができるとともに、第１主面上の絶縁膜３の膜厚を薄くできることにより後の製造工程における各種の問題を少なくすることができる。
【００４６】
なお、溝２の埋込物３ａには製造工程のいずれかで焼き締め処理を施す必要がある。しかし、図４に示すように、絶縁膜３ａが溝２の開口部を閉じた状態で焼き締めを行なわない方が望ましい。なぜなら、この焼き締めの際、絶縁膜３ａの膜質に物理的（密度）もしくは化学的（絶縁膜３ａがシリコン酸化膜の場合にはシリコンと酸素との結合の仕方が変わるとか、残留の余剰な水素や酸素が抜けたり、化学量論的なずれが解消されるなど）な変質が起きることにより、または絶縁膜３と半導体基板１との熱膨張係数の違いによる応力が発生することにより、図７に示すように開口部にストレスが集中して絶縁膜３ａが半導体基板１のメサ部を押したり引いたりして半導体基板１を破壊する可能性があるからである。したがって、本実施の形態では、溝２が完全に埋込まれる前に一旦焼き締めを行なって、その後に溝２を埋込むことが望ましい。
【００４７】
具体的には、シリコン酸化膜３ａの埋込みの途中段階や、図５に示すように、開口３ｃのある状態でシリコン酸化膜３ａの焼き締めを行なうことが望ましい。なぜなら、この状態であれば図８に示すようにストレスが一部に集中することはないからである。
【００４８】
（実施の形態３）
次に、実施の形態２に基づき、素子耐圧が２００〜４００Ｖの電力半導体装置を製造する場合の詳細な条件について具体的に説明する。
【００４９】
図３を参照して、通常の写真製版技術およびエッチング技術により、深さ１７μｍ、幅１．４μｍ、アスペクト比約１２（＝１７／１．４）の溝２が形成される。
【００５０】
図４を参照して、表面全面に減圧ＣＶＤ法によるシリコン酸化膜（以下、ＣＶＤ酸化膜と称する）が成膜される。ここでＣＶＤ酸化膜は、溝２の開口部にある角部分に厚く積まれる特性を持つため、従来の埋込法では、溝２内が埋まる前に開口部が閉じてしまい、溝２の中に大きな隙間２ａが残ってしまう。また、ＣＶＤ時のガスの循環が悪いため、溝２内部の側壁に形成されるＣＶＤ酸化膜は、半導体基板１の第１主面上に積まれるＣＶＤ酸化膜の膜厚よりも薄い。そのため、溝２の幅の１／２よりも厚いＣＶＤ酸化膜を積む必要があり、この場合には１μｍ以上の膜厚でＣＶＤ酸化膜を成膜する必要がある。
【００５１】
本実施の形態では、まずＣＶＤ酸化膜が８００ｎｍ程度の膜厚で形成される。８００ｎｍ＋８００ｎｍ＝１．６μｍであるが、溝２内部の側壁に形成されるＣＶＤ酸化膜は、半導体基板１の第１主面上に形成されるＣＶＤ酸化膜の膜厚よりも少ないため、この段階では溝２の開口部はまだ閉じていない。この状態でＣＶＤ酸化膜を焼き締めることが望ましい。なぜならば、溝２の開口部が閉じてしまってから焼き締めを行なうと、溝２の開口部に大きなストレスがかかって半導体基板１の割れなどの問題が出る可能性があるからである。
【００５２】
さらに理想的には、焼き締めは８００℃以上の高温でかつ水蒸気雰囲気、燃焼酸化雰囲気あるいは酸素濃度の高い雰囲気のもとで行なわれることが望ましい。なぜならばこの場合、８００℃以下の低温の場合や窒素雰囲気などに比べ焼き締めの効果が大きく、最終的に完全に埋込まれた後の工程で発生するストレスが小さくなるからである。また、この焼き締め温度は、後工程で使用されるどの温度よりも高いことが好ましい。
【００５３】
この焼き締めの後に、さらに３５０ｎｍ程度のＣＶＤ酸化膜が堆積されると、ＣＶＤ酸化膜３ａにより溝２の開口部は完全に閉じる。この状態では、溝２内部に大きな隙間２ａが残っている。
【００５４】
図５を参照して、表面全面に異方性エッチングが施される。これにより、半導体基板１の第１主面上のＣＶＤ酸化膜３ａがエッチング除去されて薄膜化すると同時に、隙間２ａが外部と連通して開口３ｃが形成される。このとき、エッチングによる半導体基板１の第１主面へのダメージを防ぐため、第１主面上のＣＶＤ酸化膜３ａが少し（５０ｎｍ）残る程度でエッチングを止めることが望ましい。異方性エッチングを用いるため、溝２の側壁についたＣＶＤ酸化膜３ａはほとんどエッチングされず、半導体基板１の第１主面におけるＣＶＤ酸化膜３ａの薄膜化、および開口３ｃの形成が可能となる。
【００５５】
図６を参照して、表面全面に、再度、ＣＶＤ酸化膜が３５０ｎｍの厚みで形成される。溝２の中に残る隙間は１回目の埋込み（図４）と比較して大幅に少なく、もしくは完全に無くすことができる。さらに、溝２の幅が１．４μｍの場合でも、半導体基板１の第１主面上におけるＣＶＤ酸化膜３の膜厚を４００ｎｍ程度に抑えることができている。
【００５６】
なお図４における溝２の開口部付近の形状を図９に拡大して示す。図９を参照して、この状態では、半導体基板１の第１主面上に１１５０ｎｍのＣＶＤ酸化膜３ａが形成されている。また、このＣＶＤ酸化膜３ａの各部の膜厚の関係については、一般的にａ＞ｂ＞ｃの関係が成り立つ。
【００５７】
しかし、図６に示す絶縁膜３ｂにおいては、その膜厚が図４に示すＣＶＤ酸化膜３ａの膜厚より十分小さい。このため、このＣＶＤ酸化膜３ｂの各部の膜厚の関係については、ｂ≒ｃ＞ａの関係が成り立つ。よって、図６におけるＣＶＤ酸化膜３ａの開口部形状がなだらかになっていることと併せて、溝２の内部を完全に埋込む前に溝２の開口部が閉じてしまうことを防止できる。このため、溝２の内部の隙間を著しく減少、もしくは完全に無くすことができる。
【００５８】
本実施の形態の方法を用いることにより、特に素子耐圧が２００〜４００Ｖの電力半導体装置における溝２内の隙間を少なくし、もしくは無くすことができ、主耐圧などの電気特性および信頼性を向上させることができる。また半導体基板１の第１主面上におけるＣＶＤ酸化膜３の膜厚を薄くできるため、後の製造工程での問題を小さくすることができる。
【００５９】
（実施の形態４）
次に、ＳＴＭに本発明を適用した製造方法について説明する。
【００６０】
図１０〜図１７は、本発明の実施の形態４を適用したＳＴＭの製造方法を工程順に示す概略断面図である。図１０を参照して、ドレインｎ+拡散領域となるｎ型高不純物濃度基板４上に、十分に低い不純物濃度を有するｎ型エピタキシャル成長層１ａが形成される。このｎ型エピタキシャル成長層１ａの表面に、既存の不純物注入法を用いて、ＭＯＳＦＥＴのｐ型ボディとなるｐ型拡散領域７が形成される。このｐ型拡散領域７上に、シリコン酸化膜２１が所望形状となるように形成される。このシリコン酸化膜２１をマスクとしてその下層に異方性エッチングが施される。
【００６１】
この異方性エッチングにより、ｐ型拡散領域７とｎ型エピタキシャル成長層１ａを貫通して、ｎ+高不純物濃度基板４に達する複数の溝２が形成される。
【００６２】
図１１を参照して、複数の溝２に挟まれた半導体基板１の突起となる部分（メサ部分）にたとえば斜めイオン注入により硼素が注入されてｐ型拡散領域５ａが形成される。
【００６３】
図１２を参照して、またメサ部分の他方側面に、たとえば斜めイオン注入によりリンが注入されてｎ型拡散領域６ａが形成される。
【００６４】
図１３を参照して、イオン注入により導入したｐ型およびｎ型の不純物のプロファイルを最終的に要求される拡散プロファイルに近づけるために、熱処理が行なわれる。これにより、ｐ型拡散領域７が拡散してｐ型ボディとなり、かつｐ型拡散領域５ａとｎ型拡散領域６ａとが拡散して互いにｐｎ接合を構成するｐ型拡散領域５とｎ型拡散領域６になる。この後、第１主面上のシリコン酸化膜２１がたとえばエッチングなどにより除去される。
【００６５】
図１４を参照して、溝２内を埋込むようにたとえばＣＶＤ法によりシリコン酸化膜３ａが第１主面上に形成される。この際、溝２内には隙間２ａが生ずる。
【００６６】
図１５を参照して、表面全面に異方性エッチングが施される。これにより、第１主面上のＣＶＤ酸化膜３ａの膜厚が薄くされるとともに、隙間２ａが外部と連通して開口３ｃが形成される。またこの際、この開口３ｃのＣＶＤ酸化膜３ａの上端コーナ部Ｒは、溝２の上端コーナ部の傾斜よりも緩やかに外方に広がる傾斜を有する形状とされる。
【００６７】
図１６を参照して、表面全面に、ＣＶＤ法によりシリコン酸化膜３ｂが形成される。これにより、溝２内のシリコン酸化膜３ａの内周領域がシリコン酸化膜３ｂにより埋込まれる。
【００６８】
図１７を参照して、通常の写真製版技術およびエッチング技術によりＣＶＤ酸化膜３がパターニングされる。この際、第１主面上に残存するＣＶＤ酸化膜３の膜厚が薄いため、ＣＶＤ酸化膜３の上面と半導体基板１の第１主面との段差は小さくなる。
【００６９】
この後、ソースｎ+拡散領域８、ｐ+拡散領域９、ゲート絶縁膜１０、ゲート電極層１１、層間絶縁膜１２、ソース電極１３およびドレイン電極１４の各々が形成されて図１に示す半導体装置が完成する。
【００７０】
本実施の形態によれば、溝２内の隙間が少なく、かつＣＶＤ酸化膜３の上面と第１主面との段差の小さい半導体装置を得ることができる。
【００７１】
なお、図１２および図１３のプロセスにおいてシリコン酸化膜２１を除去する場合について説明したが、シリコン酸化膜２１は除去されずに残存されてもよく、また所定膜厚のみ残るように上面部分のみ除去されてもよい。またｐ型ボディとなるｐ型拡散領域７を溝２の形成前に形成する工程について説明したが、このｐ型拡散領域７は溝２が形成された後に形成されてもよい。
【００７２】
また基体部はシリコンに限らず、ＳｉＣ、ＧａＡｓ、ＳｉＧｅ、ＩｎＰなどの化合物半導体でもよい。
【００７３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００７４】
【発明の効果】
本発明の溝を有する半導体装置では、溝を埋込む絶縁膜は素子の最も大きい電界がかかるｐｎ接合付近やそのｐｎ接合よりも浅い位置に隙間を有していないため、この隙間が素子に悪影響を与えることが防止される。
【００７５】
上記の半導体装置において、溝のアスペクト比が１０以上の高アスペクト比の場合には、本発明により溝内に隙間の生じることが特に効果的に防止される。
【００７６】
上記の半導体装置において、溝の深さが５μｍ以上と深い場合には、本発明により溝内に隙間の生じることが特に効果的に防止され、素子への悪影響を顕著に防止することができる。
【００７７】
上記の半導体装置において効果が著しいのは、素子が、隣り合う溝に挟まれたメサ部分の一方の側面に形成された第１導電型の第１不純物領域と、メサ部分の他方の側面に形成されかつ第１不純物領域とｐｎ接合を構成する第２導電型の第２不純物領域と、第１不純物領域の主表面側の少なくとも一部に形成された第２導電型の第３不純物領域とを有する場合である。この構成においては、隙間の発生による素子への悪影響を効果的に防止できる。
【００７８】
上記の半導体装置において効果が著しいのは、第３不純物領域が絶縁ゲート型電界効果トランジスタのボディ部分であり、素子の最も大きい電圧がかかるｐｎ接合が、第３不純物領域と第１不純物領域とにより構成される場合である。通常、ボディ部分に対応する第３不純物領域とドレインに対応する第１不純物領域とで構成されるｐｎ接合部がもっとも大きな電界がかかる部分となるので、本発明により素子への悪影響を顕著に防止することができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における溝を有する半導体装置の構成を概略的に示す断面図である。
【図２】 本発明の実施の形態１における溝を有する半導体装置に形成された素子の各々が同じ動作モードで動作する構成であることを説明するための図である。
【図３】 本発明の実施の形態２における溝を有する半導体装置の製造方法の第１工程を示す概略断面図である。
【図４】 本発明の実施の形態２における溝を有する半導体装置の製造方法の第２工程を示す概略断面図である。
【図５】 本発明の実施の形態２における溝を有する半導体装置の製造方法の第３工程を示す概略断面図である。
【図６】 本発明の実施の形態２における溝を有する半導体装置の製造方法の第４工程を示す概略断面図である。
【図７】 ＣＶＤ酸化膜が開口部を閉じた場合にその開口部にストレスが集中する様子を示す図である。
【図８】 ＣＶＤ酸化膜が開口部を閉じていない状態ではストレスが集中しないことを説明するための図である。
【図９】 ＣＶＤ酸化膜が開口部を閉じた状態における各部の膜厚の関係を示す図である。
【図１０】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第１工程を示す概略断面図である。
【図１１】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第２工程を示す概略断面図である。
【図１２】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第３工程を示す概略断面図である。
【図１３】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第４工程を示す概略断面図である。
【図１４】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第５工程を示す概略断面図である。
【図１５】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第６工程を示す概略断面図である。
【図１６】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第７工程を示す概略断面図である。
【図１７】 本発明の実施の形態４における溝を有する半導体装置の製造方法の第８工程を示す概略断面図である。
【図１８】 従来の溝を有する半導体装置の製造方法の第１工程を示す概略断面図である。
【図１９】 従来の溝を有する半導体装置の製造方法の第２工程を示す概略断面図である。
【符号の説明】
１ 半導体基板、２ 溝、３ 絶縁膜、４ ドレインｎ+拡散領域、５ ｐ型拡散領域、６ ｎ型拡散領域、７ ｐ型ボディ、８ ソースｎ+拡散領域、９ ｐ+拡散領域、１０ ゲート絶縁膜、１１ ゲート電極層、１２ 層間絶縁膜、１３ ソース電極、１４ ドレイン電極。

Claims (5)

  1. 半導体基板の主表面に素子と溝とが交互に繰返し配置されており、前記溝と交互に繰返し配置された複数の前記素子の各々は同じ動作モードで動作する構成を有し、かつ前記溝を埋込む絶縁膜は前記素子の最も大きい電界がかかるｐｎ接合の付近や前記ｐｎ接合よりも浅い位置に隙間を有しておらず、
    前記溝を埋込む前記絶縁膜は、前記溝の壁面に接して形成された第１の絶縁膜と、前記第１の絶縁膜よりも前記溝の内側に位置する第２の絶縁膜とを有し、
    前記第１の絶縁膜は、前記溝の開口端コーナー部よりも緩やかな傾斜で外方に広がる上端コーナ部を有している、溝を有する半導体装置。
  2. 前記溝のアスペクト比は１０以上である、請求項１に記載の溝を有する半導体装置。
  3. 前記溝の深さが５μｍ以上である、請求項１に記載の溝を有する半導体装置。
  4. 前記素子は、
    隣り合う前記溝に挟まれたメサ部分の一方の側面に形成された第１導電型の第１不純物領域と、
    前記メサ部分の他方の側面に形成され、かつ前記第１不純物領域とｐｎ接合を構成する第２導電型の第２不純物領域と、
    前記第１不純物領域の前記主表面側の少なくとも一部に形成された第２導電型の第３不純物領域とを有する、請求項１〜３のいずれかに記載の溝を有する半導体装置。
  5. 前記第３不純物領域は絶縁ゲート型電界効果トランジスタのボディ部分であり、
    前記素子の最も大きい電圧がかかる前記ｐｎ接合は、前記第３不純物領域と前記第１不純物領域とにより構成される、請求項４に記載の溝を有する半導体装置。
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