JP2000252372A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 128
- 238000004519 manufacturing process Methods 0.000 title claims description 39
- 239000000758 substrate Substances 0.000 claims abstract description 78
- 239000007772 electrode material Substances 0.000 claims abstract description 55
- 239000011229 interlayer Substances 0.000 claims abstract description 55
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 239000000463 material Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 55
- 238000000034 method Methods 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 17
- 238000010438 heat treatment Methods 0.000 claims description 16
- 238000000059 patterning Methods 0.000 claims description 16
- 230000008569 process Effects 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 10
- 239000000126 substance Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 claims description 8
- 230000003213 activating effect Effects 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 3
- 238000007254 oxidation reaction Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 2
- 230000001681 protective effect Effects 0.000 abstract description 6
- 150000002500 ions Chemical class 0.000 abstract description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 238000001459 lithography Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/401—Multistep manufacturing processes
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- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
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- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】 （修正有）
【課題】 ゲート形成前に形成されたソース・ドレイン
領域に対して自己整合的にゲート強誘電体膜を形成する
には、半導体基板にトレンチを形成しなければならなか
ったが、このトレンチ形成の際に、トレンチ周辺にダメ
ージが導入されるため、トランジスタの特性が劣化する
という問題等があった。 【解決手段】 半導体基板１のチャネル形成領域直上に
形成したダミーゲート電極４ａをマスクにイオン注入
し、ダミーゲート電極に対して自己整合的にソース・ド
レイン領域５を形成する。全面に第１の層間絶縁膜６を
形成した後、第１の層間絶縁膜６に対して平坦化処理を
行って、ダミーゲート電極４ａ上表面を露出させる。ダ
ミーゲート電極４ａ及び保護酸化膜３を除去し、トレン
チ７を形成する。全面にバッファ誘電体膜８、強誘電体
膜９、ゲート電極材料１０の順序で形成した後、パター
ニングすることによりゲートを形成する。
領域に対して自己整合的にゲート強誘電体膜を形成する
には、半導体基板にトレンチを形成しなければならなか
ったが、このトレンチ形成の際に、トレンチ周辺にダメ
ージが導入されるため、トランジスタの特性が劣化する
という問題等があった。 【解決手段】 半導体基板１のチャネル形成領域直上に
形成したダミーゲート電極４ａをマスクにイオン注入
し、ダミーゲート電極に対して自己整合的にソース・ド
レイン領域５を形成する。全面に第１の層間絶縁膜６を
形成した後、第１の層間絶縁膜６に対して平坦化処理を
行って、ダミーゲート電極４ａ上表面を露出させる。ダ
ミーゲート電極４ａ及び保護酸化膜３を除去し、トレン
チ７を形成する。全面にバッファ誘電体膜８、強誘電体
膜９、ゲート電極材料１０の順序で形成した後、パター
ニングすることによりゲートを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
及びその製造方法に関し、特に、強誘電体容量素子を有
する半導体メモリ装置及びその製造方法に関するもので
ある。
及びその製造方法に関し、特に、強誘電体容量素子を有
する半導体メモリ装置及びその製造方法に関するもので
ある。
【０００２】
【従来の技術】これまでに、半導体メモリ素子、特に強
誘電体を利用した不揮発性メモリ素子が提案されている
が、その情報保持方法の一つとして、電界効果型トラン
ジスタのゲート電極に電荷を保持する方法がある。
誘電体を利用した不揮発性メモリ素子が提案されている
が、その情報保持方法の一つとして、電界効果型トラン
ジスタのゲート電極に電荷を保持する方法がある。
【０００３】以下、特開平８−５５９１８号に記載の従
来の電界効果型トランジスタのゲート電極に電荷を保持
する方法を用いる半導体メモリ装置について、図７を用
いて説明する。図７は従来の、電界効果型トランジスタ
のゲート電極に電荷を保持する方法を用いる半導体メモ
リ装置の製造工程図である。
来の電界効果型トランジスタのゲート電極に電荷を保持
する方法を用いる半導体メモリ装置について、図７を用
いて説明する。図７は従来の、電界効果型トランジスタ
のゲート電極に電荷を保持する方法を用いる半導体メモ
リ装置の製造工程図である。
【０００４】まず、図７（ａ）に示すように、ｐ型半導
体基板２１にリソグラフィとエッチングでトレンチ２２
を形成する。次に、図７（ｂ）に示すように、トレンチ
２２にシリコン酸化膜２３を埋め込む。次に、半導体基
板２１にそれとは反対の導電型にする不純物（ｎ型ドー
パント）をイオン注入し、引き続き、高温の熱処理を行
って、不純物を電気的に活性化し、ソース・ドレイン領
域２４とする。
体基板２１にリソグラフィとエッチングでトレンチ２２
を形成する。次に、図７（ｂ）に示すように、トレンチ
２２にシリコン酸化膜２３を埋め込む。次に、半導体基
板２１にそれとは反対の導電型にする不純物（ｎ型ドー
パント）をイオン注入し、引き続き、高温の熱処理を行
って、不純物を電気的に活性化し、ソース・ドレイン領
域２４とする。
【０００５】次に、図７（ｃ）に示すように、トレンチ
２２に埋め込んだらシリコン酸化膜２３を選択的に除去
してトレンチを形成した後、低誘電率絶縁膜であるシリ
コン酸化膜２５を全面に成膜する。次に、図７（ｄ）に
示すように、強誘電体膜２６としてＢｉ4Ｔｉ3Ｏ12をト
レンチにスパッタ成膜してエッチバックして埋め込む。
２２に埋め込んだらシリコン酸化膜２３を選択的に除去
してトレンチを形成した後、低誘電率絶縁膜であるシリ
コン酸化膜２５を全面に成膜する。次に、図７（ｄ）に
示すように、強誘電体膜２６としてＢｉ4Ｔｉ3Ｏ12をト
レンチにスパッタ成膜してエッチバックして埋め込む。
【０００６】次に、図７（ｅ）に示すように、強誘電体
膜２６の上にゲート電極２７としてＰｔを成膜・加工す
る。トレンチ２２に強誘電体膜２６を埋め込む方法とし
ては、強誘電体膜を成膜後に機械研磨、化学研磨あるい
は機械化学研磨することも可能である。最後に、図７
（ｆ）に示すように、金属ソース・ドレイン電極２８を
配線して完成する。
膜２６の上にゲート電極２７としてＰｔを成膜・加工す
る。トレンチ２２に強誘電体膜２６を埋め込む方法とし
ては、強誘電体膜を成膜後に機械研磨、化学研磨あるい
は機械化学研磨することも可能である。最後に、図７
（ｆ）に示すように、金属ソース・ドレイン電極２８を
配線して完成する。
【０００７】前記方法を用いることにより、強誘電体膜
形成前にソース・ドレイン領域を形成するので、強誘電
体膜の構成元素がソース・ドレイン領域形成のための熱
処理により半導体基板に拡散することは防げる。また、
強誘電体膜をソース・ドレイン領域に対して自己整合的
に形成することができるので、素子寸法を微細化した高
度に集積化された不揮発性メモリ素子の実現も可能とな
る。
形成前にソース・ドレイン領域を形成するので、強誘電
体膜の構成元素がソース・ドレイン領域形成のための熱
処理により半導体基板に拡散することは防げる。また、
強誘電体膜をソース・ドレイン領域に対して自己整合的
に形成することができるので、素子寸法を微細化した高
度に集積化された不揮発性メモリ素子の実現も可能とな
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上述の
工程を用いると、半導体基板にエッチングでトレンチを
形成する際に、トレンチ周辺部にダメージが導入される
ため、トランジスタの特性が劣化するという問題点があ
る。また、ゲート強誘電体膜と半導体基板との界面がソ
ース・ドレイン領域の表面よりも下方に位置するため、
ソース／ドレイン領域間のバイアスによりゲート強誘電
体膜には横方向の電界がかかり、自発分極の垂直方向成
分が低下するという問題がある。
工程を用いると、半導体基板にエッチングでトレンチを
形成する際に、トレンチ周辺部にダメージが導入される
ため、トランジスタの特性が劣化するという問題点があ
る。また、ゲート強誘電体膜と半導体基板との界面がソ
ース・ドレイン領域の表面よりも下方に位置するため、
ソース／ドレイン領域間のバイアスによりゲート強誘電
体膜には横方向の電界がかかり、自発分極の垂直方向成
分が低下するという問題がある。
【０００９】そこで、本発明の目的は、上述の技術的課
題を解決した上で、ソース・ドレイン領域をゲート形成
前に形成し、且つ、ソース・ドレイン領域に対して自己
整合的にゲート強誘電体膜を形成することが可能となる
半導体メモリ装置及びその製造方法を提供することにあ
る。
題を解決した上で、ソース・ドレイン領域をゲート形成
前に形成し、且つ、ソース・ドレイン領域に対して自己
整合的にゲート強誘電体膜を形成することが可能となる
半導体メモリ装置及びその製造方法を提供することにあ
る。
【００１０】
【課題を解決するための手段】請求項１に記載の本発明
の半導体メモリ装置は、第１導電型の半導体基板と、前
記半導体基板に形成された第１導電型と反対の第２導電
型のソース・ドレイン領域と、前記半導体基板上に形成
された層間絶縁膜と、前記層間絶縁膜に前記ソース・ド
レイン領域に対して自己整合的に形成された、前記半導
体基板表面に達するトレンチと、前記トレンチの少なく
とも内壁に形成されたゲートとを有することを特徴とす
るものである。
の半導体メモリ装置は、第１導電型の半導体基板と、前
記半導体基板に形成された第１導電型と反対の第２導電
型のソース・ドレイン領域と、前記半導体基板上に形成
された層間絶縁膜と、前記層間絶縁膜に前記ソース・ド
レイン領域に対して自己整合的に形成された、前記半導
体基板表面に達するトレンチと、前記トレンチの少なく
とも内壁に形成されたゲートとを有することを特徴とす
るものである。
【００１１】また、請求項２に記載の本発明の半導体メ
モリ装置は、前記ゲートが前記半導体基板側から、少な
くともゲート強誘電体膜とゲート電極との積層構造から
なることを特徴とする、請求項１に記載の半導体メモリ
装置である。
モリ装置は、前記ゲートが前記半導体基板側から、少な
くともゲート強誘電体膜とゲート電極との積層構造から
なることを特徴とする、請求項１に記載の半導体メモリ
装置である。
【００１２】また、請求項３に記載の本発明の半導体メ
モリ装置は、前記ゲート強誘電体膜と前記半導体基板と
の間にゲートバッファ誘電体膜が設けられていることを
特徴とする、請求項２に記載の半導体メモリ装置であ
る。
モリ装置は、前記ゲート強誘電体膜と前記半導体基板と
の間にゲートバッファ誘電体膜が設けられていることを
特徴とする、請求項２に記載の半導体メモリ装置であ
る。
【００１３】また、請求項４に記載の本発明の半導体メ
モリ装置の製造方法は、第１導電型の半導体基板の全面
にダミーゲート電極材料を形成した後、前記ダミーゲー
ト電極材料をパターニングすることにより、前記半導体
基板のチャネル形成領域直上にダミーゲート電極を形成
する工程と、前記ダミーゲート電極を不純物注入マスク
として用いて、第１導電型と反対の第２導電型の不純物
をイオン注入した後、前記不純物を活性化させるための
熱処理を行うことにより、前記ダミーゲート電極に対し
て自己整合的に第２導電型のソース・ドレイン領域を形
成する工程と、全面に層間絶縁膜を形成して前記ダミー
ゲート電極を被覆した後、前記層間絶縁膜に対して平坦
化処理を行って、前記ダミーゲート電極上表面を露出さ
せる工程と、前記ダミーゲート電極のみを選択的に除去
することにより、前記ソース・ドレイン領域に対して自
己整合的に、前記半導体基板表面に達するトレンチを前
記層間絶縁膜に形成する工程と、全面に強誘電体膜、ゲ
ート電極材料の順序で形成することにより、前記トレン
チに前記ゲート電極材料及び強誘電体膜を埋設する工程
と、前記ゲート電極材料及び強誘電体膜をパターニング
することにより、ソース・ドレイン領域に対して自己整
合的に、ゲート電極及びゲート強誘電体膜からなるゲー
トを形成する工程とを有することを特徴とするものであ
る。
モリ装置の製造方法は、第１導電型の半導体基板の全面
にダミーゲート電極材料を形成した後、前記ダミーゲー
ト電極材料をパターニングすることにより、前記半導体
基板のチャネル形成領域直上にダミーゲート電極を形成
する工程と、前記ダミーゲート電極を不純物注入マスク
として用いて、第１導電型と反対の第２導電型の不純物
をイオン注入した後、前記不純物を活性化させるための
熱処理を行うことにより、前記ダミーゲート電極に対し
て自己整合的に第２導電型のソース・ドレイン領域を形
成する工程と、全面に層間絶縁膜を形成して前記ダミー
ゲート電極を被覆した後、前記層間絶縁膜に対して平坦
化処理を行って、前記ダミーゲート電極上表面を露出さ
せる工程と、前記ダミーゲート電極のみを選択的に除去
することにより、前記ソース・ドレイン領域に対して自
己整合的に、前記半導体基板表面に達するトレンチを前
記層間絶縁膜に形成する工程と、全面に強誘電体膜、ゲ
ート電極材料の順序で形成することにより、前記トレン
チに前記ゲート電極材料及び強誘電体膜を埋設する工程
と、前記ゲート電極材料及び強誘電体膜をパターニング
することにより、ソース・ドレイン領域に対して自己整
合的に、ゲート電極及びゲート強誘電体膜からなるゲー
トを形成する工程とを有することを特徴とするものであ
る。
【００１４】また、請求項５に記載の本発明の半導体メ
モリ装置の製造方法は、前記トレンチ形成工程後、全面
にバッファ誘電体膜、強誘電体膜、ゲート電極材料の順
序で形成することにより、前記トレンチにゲート電極材
料、強誘電体膜及びバッファ誘電体膜を埋設する工程
と、前記ゲート電極材料、強誘電体膜及びバッファ誘電
体膜をパターニングすることにより、前記ソース・ドレ
イン領域に対して自己整合的に、ゲート電極、ゲート強
誘電体膜及びゲートバッファ誘電体膜からなるゲートを
形成する工程とを有することを特徴とする、請求項４に
記載の半導体メモリ装置の製造方法である。
モリ装置の製造方法は、前記トレンチ形成工程後、全面
にバッファ誘電体膜、強誘電体膜、ゲート電極材料の順
序で形成することにより、前記トレンチにゲート電極材
料、強誘電体膜及びバッファ誘電体膜を埋設する工程
と、前記ゲート電極材料、強誘電体膜及びバッファ誘電
体膜をパターニングすることにより、前記ソース・ドレ
イン領域に対して自己整合的に、ゲート電極、ゲート強
誘電体膜及びゲートバッファ誘電体膜からなるゲートを
形成する工程とを有することを特徴とする、請求項４に
記載の半導体メモリ装置の製造方法である。
【００１５】また、請求項６に記載の本発明の半導体メ
モリ装置の製造方法は、第１導電型の半導体基板の全面
にバッファ誘電体膜、ダミーゲート電極材料の順序で形
成した後、前記ダミーゲート電極材料及びバッファ誘電
体膜をパターニングすることにより、前記半導体基板の
チャネル形成領域直上にダミーゲート電極及びゲートバ
ッファ誘電体膜を形成する工程と、前記ダミーゲート電
極を不純物注入マスクとして用いて、第１導電型と反対
の第２導電型の不純物をイオン注入した後、前記不純物
を活性化させるための熱処理を行うことにより、前記ダ
ミーゲート電極に対して自己整合的に第２導電型のソー
ス・ドレイン領域を形成する工程と、全面に層間絶縁膜
を形成して前記ダミーゲート電極を被覆した後、前記層
間絶縁膜に対して平坦化処理を行って、前記ダミーゲー
ト電極上表面を露出させる工程と、前記ダミーゲート電
極のみを選択的に除去することにより、前記ソース・ド
レイン領域に対して自己整合的に、前記ゲートバッファ
誘電体膜表面に達するトレンチを前記層間絶縁膜に形成
する工程と、全面に強誘電体膜、ゲート電極材料の順序
で形成することにより、前記トレンチに前記ゲート電極
材料及び強誘電体膜を埋設する工程と、前記ゲート電極
材料及び強誘電体膜をパターニングすることにより、ソ
ース・ドレイン領域に対して自己整合的に、ゲート電
極、ゲート強誘電体膜及び前記ゲートバッファ誘電体膜
からなるゲートを形成する工程とを有することを特徴と
するものである。
モリ装置の製造方法は、第１導電型の半導体基板の全面
にバッファ誘電体膜、ダミーゲート電極材料の順序で形
成した後、前記ダミーゲート電極材料及びバッファ誘電
体膜をパターニングすることにより、前記半導体基板の
チャネル形成領域直上にダミーゲート電極及びゲートバ
ッファ誘電体膜を形成する工程と、前記ダミーゲート電
極を不純物注入マスクとして用いて、第１導電型と反対
の第２導電型の不純物をイオン注入した後、前記不純物
を活性化させるための熱処理を行うことにより、前記ダ
ミーゲート電極に対して自己整合的に第２導電型のソー
ス・ドレイン領域を形成する工程と、全面に層間絶縁膜
を形成して前記ダミーゲート電極を被覆した後、前記層
間絶縁膜に対して平坦化処理を行って、前記ダミーゲー
ト電極上表面を露出させる工程と、前記ダミーゲート電
極のみを選択的に除去することにより、前記ソース・ド
レイン領域に対して自己整合的に、前記ゲートバッファ
誘電体膜表面に達するトレンチを前記層間絶縁膜に形成
する工程と、全面に強誘電体膜、ゲート電極材料の順序
で形成することにより、前記トレンチに前記ゲート電極
材料及び強誘電体膜を埋設する工程と、前記ゲート電極
材料及び強誘電体膜をパターニングすることにより、ソ
ース・ドレイン領域に対して自己整合的に、ゲート電
極、ゲート強誘電体膜及び前記ゲートバッファ誘電体膜
からなるゲートを形成する工程とを有することを特徴と
するものである。
【００１６】また、請求項７に記載の本発明の半導体メ
モリ装置の製造方法は、前記半導体基板はシリコン基板
であり、且つ、前記バッファ誘電体膜がＢｉ2ＳｉＯ5か
らなることを特徴とする、請求項５又は請求項６に記載
の半導体メモリ装置の製造方法である。
モリ装置の製造方法は、前記半導体基板はシリコン基板
であり、且つ、前記バッファ誘電体膜がＢｉ2ＳｉＯ5か
らなることを特徴とする、請求項５又は請求項６に記載
の半導体メモリ装置の製造方法である。
【００１７】また、請求項８に記載の本発明の半導体装
置の製造方法は、前記層間絶縁膜に対する平坦化処理を
化学的機械的研磨法を用いて行うことにより、前記層間
絶縁膜表面と前記ダミーゲート電極上表面とを同一面と
することを特徴とする、請求項４乃至請求項７のいずれ
かに記載の半導体メモリ装置の製造方法である。
置の製造方法は、前記層間絶縁膜に対する平坦化処理を
化学的機械的研磨法を用いて行うことにより、前記層間
絶縁膜表面と前記ダミーゲート電極上表面とを同一面と
することを特徴とする、請求項４乃至請求項７のいずれ
かに記載の半導体メモリ装置の製造方法である。
【００１８】また、請求項９に記載の本発明の半導体装
置の製造方法は、前記層間絶縁膜に対する平坦化処理を
化学的機械的研磨法を用いて行うことにより、前記層間
絶縁膜表面と前記ダミーゲート電極上表面と素子分離用
フィールド酸化膜表面とを同一面とする、請求項８に記
載の半導体メモリ装置の製造方法である。
置の製造方法は、前記層間絶縁膜に対する平坦化処理を
化学的機械的研磨法を用いて行うことにより、前記層間
絶縁膜表面と前記ダミーゲート電極上表面と素子分離用
フィールド酸化膜表面とを同一面とする、請求項８に記
載の半導体メモリ装置の製造方法である。
【００１９】また、請求項１０に記載の本発明の半導体
装置の製造方法は、第１導電型の半導体基板の全面に、
第１導電型とは反対の第２導電型の不純物をイオン注入
し、前記半導体基板に第２導電型の不純物拡散領域を形
成する工程と、全面に層間絶縁膜を形成した後、パター
ニングすることにより、前記半導体基板のチャネル形成
領域直上に、前記半導体基板表面に達するトレンチを前
記層間絶縁膜に形成する工程と、前記層間絶縁膜を不純
物注入マスクとして用いて、第１導電型の不純物をイオ
ン注入した後、前記不純物を活性化させるための熱処理
を行うことにより、前記トレンチ直下の前記第２導電型
の不純物拡散領域を第１導電型の不純物拡散領域にする
ことで、前記トレンチに対して自己整合的に第２導電型
のソース・ドレイン領域を形成する工程と、全面に強誘
電体膜、ゲート電極材料の順序で形成することにより、
前記トレンチに前記ゲート電極材料及び強誘電体膜を埋
設する工程と、前記ゲート電極材料及び強誘電体膜をパ
ターニングすることにより、前記ソース・ドレイン領域
に対して自己整合的に、ゲート電極及びゲート強誘電体
膜からなるゲートを形成する工程とを有することを特徴
とするものである。
装置の製造方法は、第１導電型の半導体基板の全面に、
第１導電型とは反対の第２導電型の不純物をイオン注入
し、前記半導体基板に第２導電型の不純物拡散領域を形
成する工程と、全面に層間絶縁膜を形成した後、パター
ニングすることにより、前記半導体基板のチャネル形成
領域直上に、前記半導体基板表面に達するトレンチを前
記層間絶縁膜に形成する工程と、前記層間絶縁膜を不純
物注入マスクとして用いて、第１導電型の不純物をイオ
ン注入した後、前記不純物を活性化させるための熱処理
を行うことにより、前記トレンチ直下の前記第２導電型
の不純物拡散領域を第１導電型の不純物拡散領域にする
ことで、前記トレンチに対して自己整合的に第２導電型
のソース・ドレイン領域を形成する工程と、全面に強誘
電体膜、ゲート電極材料の順序で形成することにより、
前記トレンチに前記ゲート電極材料及び強誘電体膜を埋
設する工程と、前記ゲート電極材料及び強誘電体膜をパ
ターニングすることにより、前記ソース・ドレイン領域
に対して自己整合的に、ゲート電極及びゲート強誘電体
膜からなるゲートを形成する工程とを有することを特徴
とするものである。
【００２０】また、請求項１１に記載の本発明の半導体
メモリ装置の製造方法は、前記第１導電型の半導体基板
の全面に、第２導電型の不純物を注入した後に、前記不
純物を活性化させるための熱処理を行うことを特徴とす
る、請求項１０に記載の半導体メモリ装置の製造方法で
ある。
メモリ装置の製造方法は、前記第１導電型の半導体基板
の全面に、第２導電型の不純物を注入した後に、前記不
純物を活性化させるための熱処理を行うことを特徴とす
る、請求項１０に記載の半導体メモリ装置の製造方法で
ある。
【００２１】また、請求項１２に記載の本発明の半導体
メモリ装置の製造方法は、前記トレンチ直下の前記第２
導電型の不純物拡散領域を第１導電型の不純物拡散領域
にする工程後、全面にバッファ誘電体膜、強誘電体膜、
ゲート電極材料の順序で形成することにより、前記トレ
ンチに前記ゲート電極材料、強誘電体膜及びバッファ誘
電体膜を埋設する工程と、前記ゲート電極材料、強誘電
体膜及びバッファ誘電体膜をパターニングすることによ
り、前記ソース・ドレイン領域に対して自己整合的に、
ゲート電極、ゲート強誘電体膜及びゲートバッファ誘電
体膜からなるゲートを形成する工程とを有することを特
徴とする、請求項１０又は請求項１１に記載の半導体メ
モリ装置の製造方法である。
メモリ装置の製造方法は、前記トレンチ直下の前記第２
導電型の不純物拡散領域を第１導電型の不純物拡散領域
にする工程後、全面にバッファ誘電体膜、強誘電体膜、
ゲート電極材料の順序で形成することにより、前記トレ
ンチに前記ゲート電極材料、強誘電体膜及びバッファ誘
電体膜を埋設する工程と、前記ゲート電極材料、強誘電
体膜及びバッファ誘電体膜をパターニングすることによ
り、前記ソース・ドレイン領域に対して自己整合的に、
ゲート電極、ゲート強誘電体膜及びゲートバッファ誘電
体膜からなるゲートを形成する工程とを有することを特
徴とする、請求項１０又は請求項１１に記載の半導体メ
モリ装置の製造方法である。
【００２２】また、請求項１３に記載の本発明の半導体
メモリ装置の製造方法は、前記半導体基板はシリコン基
板であり、且つ、前記バッファ誘電体膜がＢｉ2ＳｉＯ5
からなることを特徴とする、請求項１２に記載の半導体
メモリ装置の製造方法である。
メモリ装置の製造方法は、前記半導体基板はシリコン基
板であり、且つ、前記バッファ誘電体膜がＢｉ2ＳｉＯ5
からなることを特徴とする、請求項１２に記載の半導体
メモリ装置の製造方法である。
【００２３】更に、請求項１４に記載の本発明の半導体
メモリ装置の製造方法は、前記ダミーゲート電極材料が
シリコン窒化膜からなり、前記層間絶縁膜がシリコン酸
化膜からなることを特徴とする、請求項４乃至請求項１
３のいずれかに記載の半導体メモリ装置の製造方法であ
る。
メモリ装置の製造方法は、前記ダミーゲート電極材料が
シリコン窒化膜からなり、前記層間絶縁膜がシリコン酸
化膜からなることを特徴とする、請求項４乃至請求項１
３のいずれかに記載の半導体メモリ装置の製造方法であ
る。
【００２４】
【発明の実施の形態】以下、実施例に基づいて、本発明
について詳細に説明する。 （第１の実施例）図１及び図２は、本発明の第１の実施
例の半導体メモリ装置の製造工程図である。図１及び図
２において、１はｐ型半導体基板、２はフィールド酸化
膜、３は保護酸化膜、４はダミーゲート電極材料、４ａ
はダミーゲート電極、５はソース・ドレイン領域、６は
第１の層間絶縁膜、７はトレンチ、８はバッファ誘電体
膜、８ａはゲートバッファ誘電体膜、９は強誘電体膜、
９ａはゲート強誘電体膜、１０はゲート電極材料、１０
ａはゲート電極、１１は第２の層間絶縁膜、１２はソー
ス・ドレイン電極である。まず、図１（ａ）に示すよう
に、ｐ型半導体基板１として用いたｐ型シリコン基板の
所定領域に、フィールド酸化膜２としてシリコン酸化膜
を熱酸化により形成する。次に、図１（ｂ）に示すよう
に、フィールド酸化膜２が設けられていないｐ型半導体
基板１の表面に、保護酸化膜３としてシリコン酸化膜を
熱酸化により形成する。さらに、ｐ型半導体基板１の全
面にダミーゲート電極材料４として、シリコン窒化膜を
ＣＶＤ法により形成する。
について詳細に説明する。 （第１の実施例）図１及び図２は、本発明の第１の実施
例の半導体メモリ装置の製造工程図である。図１及び図
２において、１はｐ型半導体基板、２はフィールド酸化
膜、３は保護酸化膜、４はダミーゲート電極材料、４ａ
はダミーゲート電極、５はソース・ドレイン領域、６は
第１の層間絶縁膜、７はトレンチ、８はバッファ誘電体
膜、８ａはゲートバッファ誘電体膜、９は強誘電体膜、
９ａはゲート強誘電体膜、１０はゲート電極材料、１０
ａはゲート電極、１１は第２の層間絶縁膜、１２はソー
ス・ドレイン電極である。まず、図１（ａ）に示すよう
に、ｐ型半導体基板１として用いたｐ型シリコン基板の
所定領域に、フィールド酸化膜２としてシリコン酸化膜
を熱酸化により形成する。次に、図１（ｂ）に示すよう
に、フィールド酸化膜２が設けられていないｐ型半導体
基板１の表面に、保護酸化膜３としてシリコン酸化膜を
熱酸化により形成する。さらに、ｐ型半導体基板１の全
面にダミーゲート電極材料４として、シリコン窒化膜を
ＣＶＤ法により形成する。
【００２５】次に、図１（ｃ）に示すように、ダミーゲ
ート電極材料４をリソグラフィ及びドライエッチング法
を用いてパターニングし、ｐ型半導体基板１のチャネル
形成領域直上にダミーゲート電極４ａを形成する。引き
続き、ダミーゲート電極４ａを不純物注入マスクとして
用いて、ｐ型半導体基板１の全面にｎ型不純物のヒ素
（Ａｓ）をイオン注入し、さらに、不純物を活性化する
ために高温の熱処理を行うことで、ダミーゲート電極４
ａに対して自己整合的にｎ型のソース・ドレイン領域５
を形成する。次に、図１（ｄ）に示すように、ｐ型半導
体基板１の全面に、第１の層間絶縁膜６としてシリコン
酸化膜をＣＶＤ法により形成してダミーゲート電極４ａ
を被覆する。
ート電極材料４をリソグラフィ及びドライエッチング法
を用いてパターニングし、ｐ型半導体基板１のチャネル
形成領域直上にダミーゲート電極４ａを形成する。引き
続き、ダミーゲート電極４ａを不純物注入マスクとして
用いて、ｐ型半導体基板１の全面にｎ型不純物のヒ素
（Ａｓ）をイオン注入し、さらに、不純物を活性化する
ために高温の熱処理を行うことで、ダミーゲート電極４
ａに対して自己整合的にｎ型のソース・ドレイン領域５
を形成する。次に、図１（ｄ）に示すように、ｐ型半導
体基板１の全面に、第１の層間絶縁膜６としてシリコン
酸化膜をＣＶＤ法により形成してダミーゲート電極４ａ
を被覆する。
【００２６】次に、図１（ｅ）に示すように、ダミーゲ
ート電極４ａをストッパー膜として用いて第１の層間絶
縁膜６に対して平坦化処理を行って、ダミーゲート電極
４ａ上表面を露出させる。ここで、平坦化処理には、Ｃ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ：化学的機械的研磨）法を用いる。ま
た、この平坦化処理の際には、フィールド酸化膜２も同
時に平坦化される。
ート電極４ａをストッパー膜として用いて第１の層間絶
縁膜６に対して平坦化処理を行って、ダミーゲート電極
４ａ上表面を露出させる。ここで、平坦化処理には、Ｃ
ＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ：化学的機械的研磨）法を用いる。ま
た、この平坦化処理の際には、フィールド酸化膜２も同
時に平坦化される。
【００２７】次に、図２（ａ）に示すように、燐酸系の
溶液により、ダミーゲート電極４ａのみを選択的に除去
することで、ソース・ドレイン領域５に対して自己整合
的にｐ型半導体基板１の表面に達するトレンチ７を第１
の層間絶縁膜６に形成する。続いて、フッ酸系の溶液に
より、トレンチ７の底部に残存する保護酸化膜３を除去
することで、ｐ型半導体基板１の表面を露出させる。こ
こで、保護酸化膜３を除去するのにかかる処理時間は非
常に短いため、この間、第１の層間絶縁膜６の膜厚及び
トレンチ７の形状はほとんど変化しない。
溶液により、ダミーゲート電極４ａのみを選択的に除去
することで、ソース・ドレイン領域５に対して自己整合
的にｐ型半導体基板１の表面に達するトレンチ７を第１
の層間絶縁膜６に形成する。続いて、フッ酸系の溶液に
より、トレンチ７の底部に残存する保護酸化膜３を除去
することで、ｐ型半導体基板１の表面を露出させる。こ
こで、保護酸化膜３を除去するのにかかる処理時間は非
常に短いため、この間、第１の層間絶縁膜６の膜厚及び
トレンチ７の形状はほとんど変化しない。
【００２８】次に、図２（ｂ）に示すように、ｐ型半導
体基板１の全面にバッファ誘電体膜８として、Ｂｉ2Ｓ
ｉＯ5をＣＶＤ法により形成し、続いて強誘電体膜９と
して、Ｂｉ4Ｔｉ3Ｏ12（以下、「ＢＩＴ」と称す。）を
ＣＶＤ法により形成し、さらに誘電体膜１０としてＰｔ
をスパッタリングにより形成する。ここで、バッファ誘
電体膜８を構成するＢｉ2ＳｉＯ5は、シリコン単結晶お
よびシリコン酸化膜上に形成した場合、{１００｝配向
することが特徴である。そして、このように｛１００}
配向したＢｉ2ＳｉＯ5上に強誘電体膜９を構成するＢＩ
Ｔを形成した場合、低電圧駆動に有利なＣ軸配向したＢ
ＩＴのエピタキシャル成長が可能となる。
体基板１の全面にバッファ誘電体膜８として、Ｂｉ2Ｓ
ｉＯ5をＣＶＤ法により形成し、続いて強誘電体膜９と
して、Ｂｉ4Ｔｉ3Ｏ12（以下、「ＢＩＴ」と称す。）を
ＣＶＤ法により形成し、さらに誘電体膜１０としてＰｔ
をスパッタリングにより形成する。ここで、バッファ誘
電体膜８を構成するＢｉ2ＳｉＯ5は、シリコン単結晶お
よびシリコン酸化膜上に形成した場合、{１００｝配向
することが特徴である。そして、このように｛１００}
配向したＢｉ2ＳｉＯ5上に強誘電体膜９を構成するＢＩ
Ｔを形成した場合、低電圧駆動に有利なＣ軸配向したＢ
ＩＴのエピタキシャル成長が可能となる。
【００２９】次に、図２（ｃ）に示すように、少なくと
も、トレンチ７内に形成されたゲート電極材料１０、強
誘電体膜９及びバッファ誘電体膜８が残るように、リソ
グラフィ及びドライエッチング法を用いて連続的にパタ
ーニングすることで、ソース・ドレイン領域５に対して
自己整合的にゲート電極１０ａ、ゲート強誘電体膜９ａ
及びゲートバッファ誘電体膜８ａからなるゲートを形成
する。
も、トレンチ７内に形成されたゲート電極材料１０、強
誘電体膜９及びバッファ誘電体膜８が残るように、リソ
グラフィ及びドライエッチング法を用いて連続的にパタ
ーニングすることで、ソース・ドレイン領域５に対して
自己整合的にゲート電極１０ａ、ゲート強誘電体膜９ａ
及びゲートバッファ誘電体膜８ａからなるゲートを形成
する。
【００３０】次に、ｐ型半導体基板１の全面に第２の層
間絶縁膜１１としてシリコン酸化膜をＣＶＤ法により形
成してゲートを被覆する。
間絶縁膜１１としてシリコン酸化膜をＣＶＤ法により形
成してゲートを被覆する。
【００３１】最後に、図２（ｄ）に示すように、第２の
層間絶縁膜１１及び第１の層間絶縁膜６を貫通してソー
ス・ドレイン領域５に達するコンタクトホールを公知の
技術を用いて形成し、スパッタリング法によりコンタク
トホールを導電性材料で埋めてソース・ドレイン電極１
２を形成して完成する。
層間絶縁膜１１及び第１の層間絶縁膜６を貫通してソー
ス・ドレイン領域５に達するコンタクトホールを公知の
技術を用いて形成し、スパッタリング法によりコンタク
トホールを導電性材料で埋めてソース・ドレイン電極１
２を形成して完成する。
【００３２】強誘電体膜としては、ＢＩＴを用いたが、
（ＰｂxＬａ1-x）（ＺｒyＴｉ1-y）Ｏ3（０≦ｘ，ｙ≦
１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）、
ＢａＭｇＦ4等を用いてもよい。また、バッファ誘電体
膜として、Ｂｉ2ＳｉＯ5を用いたが、ＣｅＯ2、Ｙ
2Ｏ3、ＺｒＯ2、ＭｇＯ、ＳｒＴｉＯ3、ＳｉＯ2等でも
よい。
（ＰｂxＬａ1-x）（ＺｒyＴｉ1-y）Ｏ3（０≦ｘ，ｙ≦
１）、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）、
ＢａＭｇＦ4等を用いてもよい。また、バッファ誘電体
膜として、Ｂｉ2ＳｉＯ5を用いたが、ＣｅＯ2、Ｙ
2Ｏ3、ＺｒＯ2、ＭｇＯ、ＳｒＴｉＯ3、ＳｉＯ2等でも
よい。
【００３３】また、ゲート電極材料としてＰｔを用いた
が、Ｉｒ、Ｒｕ，Ａｕ、Ａｇ、Ａｌ、Ｒｈ、Ｏｓ等の金
属材料及びその酸化物材料、あるいはポリシリコンでも
よい。なお、第１の実施例の電界効果型半導体メモリ素
子はｎ型半導体基板でｐ型のソース・ドレイン領域を形
成したものでも可能である。 （第２の実施例）図３及び図４は、本発明の第２の実施
例の半導体メモリ装置の製造工程図である。尚、図１及
び図２と同一部分については、同一符号を付して、その
説明は省略する。本実施例は、第１の実施例の変形例で
あり、ゲートバッファ誘電体膜８ａをトレンチ７の底面
だけに形成したものである。これにより、ゲート強誘電
体膜９ａとソース・ドレイン領域５との整合性がより向
上する。
が、Ｉｒ、Ｒｕ，Ａｕ、Ａｇ、Ａｌ、Ｒｈ、Ｏｓ等の金
属材料及びその酸化物材料、あるいはポリシリコンでも
よい。なお、第１の実施例の電界効果型半導体メモリ素
子はｎ型半導体基板でｐ型のソース・ドレイン領域を形
成したものでも可能である。 （第２の実施例）図３及び図４は、本発明の第２の実施
例の半導体メモリ装置の製造工程図である。尚、図１及
び図２と同一部分については、同一符号を付して、その
説明は省略する。本実施例は、第１の実施例の変形例で
あり、ゲートバッファ誘電体膜８ａをトレンチ７の底面
だけに形成したものである。これにより、ゲート強誘電
体膜９ａとソース・ドレイン領域５との整合性がより向
上する。
【００３４】まず、図３（ａ）に示すように、ｐ型半導
体基板１として用いたｐ型シリコン基板の所定領域に、
フィールド酸化膜２としてシリコン酸化膜を公知の技術
を用いて形成する。次に、図３（ｂ）に示すように、ｐ
型半導体基板１の全面にバッファ誘電体膜８としてＢｉ
2ＳｉＯ5をＣＶＤ法により形成し、続いて、ダミーゲー
ト電極材料４としてシリコン窒化膜をＣＶＤ法により形
成する。
体基板１として用いたｐ型シリコン基板の所定領域に、
フィールド酸化膜２としてシリコン酸化膜を公知の技術
を用いて形成する。次に、図３（ｂ）に示すように、ｐ
型半導体基板１の全面にバッファ誘電体膜８としてＢｉ
2ＳｉＯ5をＣＶＤ法により形成し、続いて、ダミーゲー
ト電極材料４としてシリコン窒化膜をＣＶＤ法により形
成する。
【００３５】次に、図３（ｃ）に示すように、ダミーゲ
ート電極材料４及びバッファ誘電体膜８をリソグラフィ
及びドライエッチング法を用いて連続的にパターニング
し、ｐ型半導体基板１のチャネル形成領域直上にゲート
バッファ誘電体膜８ａを介してダミーゲート電極４ａを
形成する。引き続き、ダミーゲート電極４ａを不純物注
入マスクとして用いてｐ型半導体基板１の全面にｎ型不
純物のＡｓイオン注入し、さらに不純物を活性化するた
めに高温の熱処理を行うことで、ダミーゲート電極４ａ
に対して、自己整合的にｎ型のソース・ドレイン領域５
を形成する。
ート電極材料４及びバッファ誘電体膜８をリソグラフィ
及びドライエッチング法を用いて連続的にパターニング
し、ｐ型半導体基板１のチャネル形成領域直上にゲート
バッファ誘電体膜８ａを介してダミーゲート電極４ａを
形成する。引き続き、ダミーゲート電極４ａを不純物注
入マスクとして用いてｐ型半導体基板１の全面にｎ型不
純物のＡｓイオン注入し、さらに不純物を活性化するた
めに高温の熱処理を行うことで、ダミーゲート電極４ａ
に対して、自己整合的にｎ型のソース・ドレイン領域５
を形成する。
【００３６】次に、図３（ｄ）に示すように、ｐ型半導
体基板１の全面に、第１の層間絶縁膜６として、シリコ
ン酸化膜をＣＶＤ法により形成して、ダミーゲート電極
４ａ及びゲートバッファ誘電体膜８ａを被覆する。
体基板１の全面に、第１の層間絶縁膜６として、シリコ
ン酸化膜をＣＶＤ法により形成して、ダミーゲート電極
４ａ及びゲートバッファ誘電体膜８ａを被覆する。
【００３７】次に、図３（ｅ）に示すように、ダミーゲ
ート電極４ａをストッパー膜として用いて第１の層間絶
縁膜６に対して平坦化処理を行ってダミーゲート電極４
ａ上表面を露出させる。ここで、平坦化処理にはＣＭＰ
法を用いる。また、この平坦化処理の際には、フィール
ド酸化膜２も同時に平坦化される。
ート電極４ａをストッパー膜として用いて第１の層間絶
縁膜６に対して平坦化処理を行ってダミーゲート電極４
ａ上表面を露出させる。ここで、平坦化処理にはＣＭＰ
法を用いる。また、この平坦化処理の際には、フィール
ド酸化膜２も同時に平坦化される。
【００３８】次に、図４（ａ）に示すように、燐酸系の
溶液によりダミーゲート電極４ａを選択的に除去するこ
とで、ソース・ドレイン領域５に対して自己整合的にゲ
ートバッファ誘電体膜８ａの表面に達するトレンチ７を
第１の層間絶縁膜膜６に形成する。
溶液によりダミーゲート電極４ａを選択的に除去するこ
とで、ソース・ドレイン領域５に対して自己整合的にゲ
ートバッファ誘電体膜８ａの表面に達するトレンチ７を
第１の層間絶縁膜膜６に形成する。
【００３９】次に、図４（ｂ）に示すように、ｐ型半導
体基板１の全面に、強誘電体膜９としてＢＩＴをＣＶＤ
法により形成し、更にゲート電極材料１０としてＰｔを
スパッタリング法により形成する。次に、図４（ｃ）に
示すように、少なくともトレンチ７内に形成されたゲー
ト電極材料１０及び強誘電体膜９が残るように、リソグ
ラフィ及びドライエッチング法を用いて連続的にパター
ニングすることで、ソース・ドレイン領域５に対して自
己整合的にゲート電極１０ａ、ゲート強誘電体膜９ａ及
びゲートバッファ誘電体膜８ａからなるゲートを形成す
る。
体基板１の全面に、強誘電体膜９としてＢＩＴをＣＶＤ
法により形成し、更にゲート電極材料１０としてＰｔを
スパッタリング法により形成する。次に、図４（ｃ）に
示すように、少なくともトレンチ７内に形成されたゲー
ト電極材料１０及び強誘電体膜９が残るように、リソグ
ラフィ及びドライエッチング法を用いて連続的にパター
ニングすることで、ソース・ドレイン領域５に対して自
己整合的にゲート電極１０ａ、ゲート強誘電体膜９ａ及
びゲートバッファ誘電体膜８ａからなるゲートを形成す
る。
【００４０】次に、図４（ｄ）に示すように、ｐ型半導
体基板１の全面に第２の層間絶縁膜１１としてシリコン
酸化膜をＣＶＤ法により形成してゲートを被覆する。最
後に、図４（ｅ）に示すように、第２の層間絶縁膜１１
及び第１の層間絶縁膜６を貫通してソース・ドレイン領
域５に達するコンタクトホールを公知の技術を用いて形
成し、スパッタリング法によりコンタクトホールを導電
性材料で埋めてソース・ドレイン電極１２を形成して完
了する。 （第３の実施例）図５及び図６は、本発明の第３の実施
例の半導体メモリ装置の製造工程図である。尚、図１及
び図２と同一部分には同一符号を付して、その説明は省
略する。本実施例は、第１の実施例の変形例であり、ｐ
型半導体基板１の表面に形成されたｎ型不純物拡散層
を、チャネル形成領域にｐ型不純物拡散層１４を形成す
ることで、ソース・ドレイン領域５に分離したものであ
る。これにより、ダミーゲート電極を用いずに、ソース
・ドレイン領域５に対して自己整合的にゲート強誘電体
膜９ａを形成することが可能となる。
体基板１の全面に第２の層間絶縁膜１１としてシリコン
酸化膜をＣＶＤ法により形成してゲートを被覆する。最
後に、図４（ｅ）に示すように、第２の層間絶縁膜１１
及び第１の層間絶縁膜６を貫通してソース・ドレイン領
域５に達するコンタクトホールを公知の技術を用いて形
成し、スパッタリング法によりコンタクトホールを導電
性材料で埋めてソース・ドレイン電極１２を形成して完
了する。 （第３の実施例）図５及び図６は、本発明の第３の実施
例の半導体メモリ装置の製造工程図である。尚、図１及
び図２と同一部分には同一符号を付して、その説明は省
略する。本実施例は、第１の実施例の変形例であり、ｐ
型半導体基板１の表面に形成されたｎ型不純物拡散層
を、チャネル形成領域にｐ型不純物拡散層１４を形成す
ることで、ソース・ドレイン領域５に分離したものであ
る。これにより、ダミーゲート電極を用いずに、ソース
・ドレイン領域５に対して自己整合的にゲート強誘電体
膜９ａを形成することが可能となる。
【００４１】まず、図５（ａ）に示すように、ｐ型半導
体基板１として用いたｐ型シリコン基板の所定領域に、
フィールド酸化膜２としてシリコン酸化膜を公知の技術
を用いて形成する。次に、図５（ｂ）に示すように、ｐ
型半導体基板１の全面にｎ型不純物のヒ素をイオン注入
し、更に不純物を活性化するために高温の熱処理を行う
ことで、ｐ型半導体基板１の表面にｎ型不純物拡散領域
１３を形成する。なお、この熱処理を省略して、後に行
うソース・ドレイン領域５形成のための熱処理で兼用し
てもよい。
体基板１として用いたｐ型シリコン基板の所定領域に、
フィールド酸化膜２としてシリコン酸化膜を公知の技術
を用いて形成する。次に、図５（ｂ）に示すように、ｐ
型半導体基板１の全面にｎ型不純物のヒ素をイオン注入
し、更に不純物を活性化するために高温の熱処理を行う
ことで、ｐ型半導体基板１の表面にｎ型不純物拡散領域
１３を形成する。なお、この熱処理を省略して、後に行
うソース・ドレイン領域５形成のための熱処理で兼用し
てもよい。
【００４２】次に、図５（ｃ）に示すように、ｐ型半導
体基板１の全面に第１の層間絶縁膜膜６として、シリコ
ン酸化膜をＣＶＤ法により形成する。
体基板１の全面に第１の層間絶縁膜膜６として、シリコ
ン酸化膜をＣＶＤ法により形成する。
【００４３】次に、図５（ｄ）に示すように、第１の層
間絶縁膜６をリソグラフィ及びドライエッチング法を用
いてパターニングし、ｐ型半導体基板１のチャネル形成
領域直上にｐ型半導体基板１の表面に達するトレンチ７
を形成する。引き続き、第１の層間絶縁膜６を不純物注
入マスクとして用いてｐ型半導体基板１の全面にｐ型不
純物のボロンをイオン注入し、更に不純物を活性化する
ために、高温の熱処理を行い、トレンチ７直下にｐ型不
純物拡散領域１４を形成することで、トレンチ７に対し
て自己整合的にｎ型のソース・ドレイン領域５を形成す
る。
間絶縁膜６をリソグラフィ及びドライエッチング法を用
いてパターニングし、ｐ型半導体基板１のチャネル形成
領域直上にｐ型半導体基板１の表面に達するトレンチ７
を形成する。引き続き、第１の層間絶縁膜６を不純物注
入マスクとして用いてｐ型半導体基板１の全面にｐ型不
純物のボロンをイオン注入し、更に不純物を活性化する
ために、高温の熱処理を行い、トレンチ７直下にｐ型不
純物拡散領域１４を形成することで、トレンチ７に対し
て自己整合的にｎ型のソース・ドレイン領域５を形成す
る。
【００４４】次に、図６（ａ）に示すように、ｐ型半導
体基板１の全面に、バッファ誘電体膜８としてＢｉ2Ｓ
ｉＯ5をＣＶＤ法により形成し、続いて強誘電体膜９と
してＢＩＴをＣＶＤ法により形成し、更にゲート電極材
料１０としてＰｔをスパッタリング法により形成する。
体基板１の全面に、バッファ誘電体膜８としてＢｉ2Ｓ
ｉＯ5をＣＶＤ法により形成し、続いて強誘電体膜９と
してＢＩＴをＣＶＤ法により形成し、更にゲート電極材
料１０としてＰｔをスパッタリング法により形成する。
【００４５】次に、図６（ｂ）に示すように、少なくと
も、トレンチ７内に形成されたゲート電極材料１０、強
誘電体膜９及びバッファ誘電体膜８が残るように、リソ
グラフィ及びドライエッチング法を用いて連続的にパタ
ーニングすることで、ソース・ドレイン領域５に対し
て、自己整合的にゲート電極１０ａ、ゲート強誘電体膜
９ａ及びゲートバッファ誘電体膜８ａからなるゲートを
形成する。
も、トレンチ７内に形成されたゲート電極材料１０、強
誘電体膜９及びバッファ誘電体膜８が残るように、リソ
グラフィ及びドライエッチング法を用いて連続的にパタ
ーニングすることで、ソース・ドレイン領域５に対し
て、自己整合的にゲート電極１０ａ、ゲート強誘電体膜
９ａ及びゲートバッファ誘電体膜８ａからなるゲートを
形成する。
【００４６】次に、図６（ｃ）に示すように、ｐ型半導
体基板１の全面に第２の層間絶縁膜１１としてシリコン
酸化膜をＣＶＤ法により形成してゲートを被覆する。最
後に、図６（ｄ）に示すように、第２の層間絶縁膜１１
及び第１の層間絶縁膜６を貫通して、ソース・ドレイン
領域５に達するコンタクトホールを公知の技術を用いて
形成し、スパッタリング法によりコンタクトホールを導
電性材料で埋めて、ソース・ドレイン電極１２を形成し
て完了する。
体基板１の全面に第２の層間絶縁膜１１としてシリコン
酸化膜をＣＶＤ法により形成してゲートを被覆する。最
後に、図６（ｄ）に示すように、第２の層間絶縁膜１１
及び第１の層間絶縁膜６を貫通して、ソース・ドレイン
領域５に達するコンタクトホールを公知の技術を用いて
形成し、スパッタリング法によりコンタクトホールを導
電性材料で埋めて、ソース・ドレイン電極１２を形成し
て完了する。
【００４７】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、強誘電体膜がソース・ドレイン領域
に対して自己整合的に形成されるため、半導体基板上に
多数個の素子を形成しても、その特性のバラツキが少な
かった。また、強誘電体膜に熱が加えられないので、プ
ロセス完了後にも強誘電体膜にクラック等の構造の変形
は観察されず、また、不純物分析によれば、基板中への
強誘電体材料元素の拡散も観察されず、リーク電流も増
大しなかった。
用いることにより、強誘電体膜がソース・ドレイン領域
に対して自己整合的に形成されるため、半導体基板上に
多数個の素子を形成しても、その特性のバラツキが少な
かった。また、強誘電体膜に熱が加えられないので、プ
ロセス完了後にも強誘電体膜にクラック等の構造の変形
は観察されず、また、不純物分析によれば、基板中への
強誘電体材料元素の拡散も観察されず、リーク電流も増
大しなかった。
【００４８】すなわち、ソース・ドレイン領域をゲート
形成前に形成し、かつ、ソース・ドレイン領域に自己整
合的に対してゲート強誘電体膜を形成することで、ソー
ス・ドレイン領域の不純物の活性化と強誘電体膜の膜質
の確保とを両立し、トランジスタ特性の劣化防止が可能
となる。更に、素子寸法を微細化した高度に集積化され
た強誘電体膜を用いた不揮発性半導体メモリ装置を得る
ことができる。
形成前に形成し、かつ、ソース・ドレイン領域に自己整
合的に対してゲート強誘電体膜を形成することで、ソー
ス・ドレイン領域の不純物の活性化と強誘電体膜の膜質
の確保とを両立し、トランジスタ特性の劣化防止が可能
となる。更に、素子寸法を微細化した高度に集積化され
た強誘電体膜を用いた不揮発性半導体メモリ装置を得る
ことができる。
【００４９】また、請求項６に記載の本発明を用いるこ
とにより、更に、強誘電体膜がソース・ドレイン領域に
対して整合性よく形成される。
とにより、更に、強誘電体膜がソース・ドレイン領域に
対して整合性よく形成される。
【００５０】また、請求項７及び請求項１３に記載の本
発明を用いることにより、強誘電体膜にＢｉ2Ｔｉ3Ｏ12
を用いた場合、低電圧駆動に適したＣ軸配向したＢｉ2
Ｔｉ3Ｏ12が形成される。
発明を用いることにより、強誘電体膜にＢｉ2Ｔｉ3Ｏ12
を用いた場合、低電圧駆動に適したＣ軸配向したＢｉ2
Ｔｉ3Ｏ12が形成される。
【００５１】また、請求項８に記載の本発明を用いるこ
とにより、半導体装置の平坦化が図れ、請求項９に記載
の本発明を用いることにより、更に半導体装置の平坦化
が図れる。
とにより、半導体装置の平坦化が図れ、請求項９に記載
の本発明を用いることにより、更に半導体装置の平坦化
が図れる。
【００５２】また、請求項１０又は請求項１１に記載の
本発明を用いることにより、ダミーゲート電極形成、剥
離工程なしに強誘電体膜がソース・ドレイン領域に対し
て自己整合的に形成されるため、工程数の削減が可能と
なる。
本発明を用いることにより、ダミーゲート電極形成、剥
離工程なしに強誘電体膜がソース・ドレイン領域に対し
て自己整合的に形成されるため、工程数の削減が可能と
なる。
【００５３】さらに、請求項１４に記載の本発明を用い
ることにより、ＣＭＰ法を用いた第１の層間絶縁膜の平
坦化の際に、ダミーゲート電極がストッパー膜としての
機能を良好に発揮する。
ることにより、ＣＭＰ法を用いた第１の層間絶縁膜の平
坦化の際に、ダミーゲート電極がストッパー膜としての
機能を良好に発揮する。
【図１】本発明の第１の実施例の半導体メモリ装置の前
半の製造工程図である。
半の製造工程図である。
【図２】本発明の第１の実施例の半導体メモリ装置の後
半の製造工程図である。
半の製造工程図である。
【図３】本発明の第２の実施例の半導体メモリ装置の前
半の製造工程図である。
半の製造工程図である。
【図４】本発明の第２の実施例の半導体メモリ装置の後
半の製造工程図である。
半の製造工程図である。
【図５】本発明の第３の実施例の半導体メモリ装置の前
半の製造工程図である。
半の製造工程図である。
【図６】本発明の第３の実施例の半導体メモリ装置の後
半の製造工程図である。
半の製造工程図である。
【図７】従来のトランジスタのゲート絶縁膜に強誘電体
膜を用いた不揮発性の半導体メモリ装置の製造工程図で
ある。
膜を用いた不揮発性の半導体メモリ装置の製造工程図で
ある。
【符号の説明】 １ ｐ型半導体基板 ２ フィールド酸化膜 ３ 保護酸化膜 ４ ダミーゲート電極材料 ４ａ ダミーゲート電極 ５ ソース・ドレイン領域 ６ 第１の層間絶縁膜 ７ トレンチ ８ バッファ誘電体膜 ８ａ ゲートバッファ誘電体膜 ９ 強誘電体膜 ９ａ ゲート強誘電体膜 １０ ゲート電極材料 １０ａ ゲート電極 １１ 第２の層間絶縁膜 １２ ソース・ドレイン電極 １３ ｎ型不純物拡散領域 １４ ｐ型不純物拡散領域
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 21/8242 29/78 (72)発明者 木島 健 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 Ｆターム(参考） 5F001 AA17 AD12 AD62 AG07 AG12 AG21 AG26 AG29 5F040 DC01 EC04 EC07 EC08 EC10 ED01 ED03 FA01 FC05 FC10 5F083 FR06 JA12 JA38 JA43 PR06 PR25 PR29 PR40
Claims (14)
- 【請求項１】 第１導電型の半導体基板と、前記半導体
基板に形成された第１導電型と反対の第２導電型のソー
ス・ドレイン領域と、前記半導体基板上に形成された層
間絶縁膜と、前記層間絶縁膜に前記ソース・ドレイン領
域に対して自己整合的に形成された、前記半導体基板表
面に達するトレンチと、前記トレンチの少なくとも内壁
に形成されたゲートとを有することを特徴とする半導体
メモリ装置。 - 【請求項２】 前記ゲートが前記半導体基板側から、少
なくともゲート強誘電体膜とゲート電極との積層構造か
らなることを特徴とする、請求項１に記載の半導体メモ
リ装置。 - 【請求項３】 前記ゲート強誘電体膜と前記半導体基板
との間にゲートバッファ誘電体膜が設けられていること
を特徴とする、請求項２に記載の半導体メモリ装置。 - 【請求項４】 第１導電型の半導体基板の全面にダミー
ゲート電極材料を形成した後、前記ダミーゲート電極材
料をパターニングすることにより、前記半導体基板のチ
ャネル形成領域直上にダミーゲート電極を形成する工程
と、 前記ダミーゲート電極を不純物注入マスクとして用い
て、第１導電型と反対の第２導電型の不純物をイオン注
入した後、前記不純物を活性化させるための熱処理を行
うことにより、前記ダミーゲート電極に対して自己整合
的に第２導電型のソース・ドレイン領域を形成する工程
と、 全面に層間絶縁膜を形成して前記ダミーゲート電極を被
覆した後、前記層間絶縁膜に対して平坦化処理を行っ
て、前記ダミーゲート電極上表面を露出させる工程と、 前記ダミーゲート電極のみを選択的に除去することによ
り、前記ソース・ドレイン領域に対して自己整合的に、
前記半導体基板表面に達するトレンチを前記層間絶縁膜
に形成する工程と、 全面に強誘電体膜、ゲート電極材料の順序で形成するこ
とにより、前記トレンチに前記ゲート電極材料及び強誘
電体膜を埋設する工程と、 前記ゲート電極材料及び強誘電体膜をパターニングする
ことにより、ソース・ドレイン領域に対して自己整合的
に、ゲート電極及びゲート強誘電体膜からなるゲートを
形成する工程とを有することを特徴とする、半導体メモ
リ装置の製造方法。 - 【請求項５】 前記トレンチ形成工程後、全面にバッフ
ァ誘電体膜、強誘電体膜、ゲート電極材料の順序で形成
することにより、前記トレンチにゲート電極材料、強誘
電体膜及びバッファ誘電体膜を埋設する工程と、 前記ゲート電極材料、強誘電体膜及びバッファ誘電体膜
をパターニングすることにより、前記ソース・ドレイン
領域に対して自己整合的に、ゲート電極、ゲート強誘電
体膜及びゲートバッファ誘電体膜からなるゲートを形成
する工程とを有することを特徴とする、請求項４に記載
の半導体メモリ装置の製造方法。 - 【請求項６】 第１導電型の半導体基板の全面にバッフ
ァ誘電体膜、ダミーゲート電極材料の順序で形成した
後、前記ダミーゲート電極材料及びバッファ誘電体膜を
パターニングすることにより、前記半導体基板のチャネ
ル形成領域直上にダミーゲート電極及びゲートバッファ
誘電体膜を形成する工程と、 前記ダミーゲート電極を不純物注入マスクとして用い
て、第１導電型と反対の第２導電型の不純物をイオン注
入した後、前記不純物を活性化させるための熱処理を行
うことにより、前記ダミーゲート電極に対して自己整合
的に第２導電型のソース・ドレイン領域を形成する工程
と、 全面に層間絶縁膜を形成して前記ダミーゲート電極を被
覆した後、前記層間絶縁膜に対して平坦化処理を行っ
て、前記ダミーゲート電極上表面を露出させる工程と、 前記ダミーゲート電極のみを選択的に除去することによ
り、前記ソース・ドレイン領域に対して自己整合的に、
前記ゲートバッファ誘電体膜表面に達するトレンチを前
記層間絶縁膜に形成する工程と、 全面に強誘電体膜、ゲート電極材料の順序で形成するこ
とにより、前記トレンチに前記ゲート電極材料及び強誘
電体膜を埋設する工程と、 前記ゲート電極材料及び強誘電体膜をパターニングする
ことにより、ソース・ドレイン領域に対して自己整合的
に、ゲート電極、ゲート強誘電体膜及び前記ゲートバッ
ファ誘電体膜からなるゲートを形成する工程とを有する
ことを特徴とする、半導体メモリ装置の製造方法。 - 【請求項７】 前記半導体基板はシリコン基板であり、
且つ、前記バッファ誘電体膜がＢｉ2ＳｉＯ5からなるこ
とを特徴とする、請求項５又は請求項６に記載の半導体
メモリ装置の製造方法。 - 【請求項８】 前記層間絶縁膜に対する平坦化処理を化
学的機械的研磨法を用いて行うことにより、前記層間絶
縁膜表面と前記ダミーゲート電極上表面とを同一面とす
ることを特徴とする、請求項４乃至請求項７のいずれか
に記載の半導体メモリ装置の製造方法。 - 【請求項９】 前記層間絶縁膜に対する平坦化処理を化
学的機械的研磨法を用いて行うことにより、前記層間絶
縁膜表面と前記ダミーゲート電極上表面と素子分離用フ
ィールド酸化膜表面とを同一面とする、請求項８に記載
の半導体メモリ装置の製造方法。 - 【請求項１０】 第１導電型の半導体基板の全面に、第
１導電型とは反対の第２導電型の不純物をイオン注入
し、前記半導体基板に第２導電型の不純物拡散領域を形
成する工程と、 全面に層間絶縁膜を形成した後、パターニングすること
により、前記半導体基板のチャネル形成領域直上に、前
記半導体基板表面に達するトレンチを前記層間絶縁膜に
形成する工程と、 前記層間絶縁膜を不純物注入マスクとして用いて、第１
導電型の不純物をイオン注入した後、前記不純物を活性
化させるための熱処理を行うことにより、前記トレンチ
直下の前記第２導電型の不純物拡散領域を第１導電型の
不純物拡散領域にすることで、前記トレンチに対して自
己整合的に第２導電型のソース・ドレイン領域を形成す
る工程と、 全面に強誘電体膜、ゲート電極材料の順序で形成するこ
とにより、前記トレンチに前記ゲート電極材料及び強誘
電体膜を埋設する工程と、 前記ゲート電極材料及び強誘電体膜をパターニングする
ことにより、前記ソース・ドレイン領域に対して自己整
合的に、ゲート電極及びゲート強誘電体膜からなるゲー
トを形成する工程とを有することを特徴とする、半導体
メモリ装置の製造方法。 - 【請求項１１】 前記第１導電型の半導体基板の全面
に、第２導電型の不純物を注入した後に、前記不純物を
活性化させるための熱処理を行うことを特徴とする、請
求項１０に記載の半導体メモリ装置の製造方法。 - 【請求項１２】 前記トレンチ直下の前記第２導電型の
不純物拡散領域を第１導電型の不純物拡散領域にする工
程後、全面にバッファ誘電体膜、強誘電体膜、ゲート電
極材料の順序で形成することにより、前記トレンチに前
記ゲート電極材料、強誘電体膜及びバッファ誘電体膜を
埋設する工程と、 前記ゲート電極材料、強誘電体膜及びバッファ誘電体膜
をパターニングすることにより、前記ソース・ドレイン
領域に対して自己整合的に、ゲート電極、ゲート強誘電
体膜及びゲートバッファ誘電体膜からなるゲートを形成
する工程とを有することを特徴とする、請求項１０又は
請求項１１に記載の半導体メモリ装置の製造方法。 - 【請求項１３】 前記半導体基板はシリコン基板であ
り、且つ、前記バッファ誘電体膜がＢｉ2ＳｉＯ5からな
ることを特徴とする、請求項１２に記載の半導体メモリ
装置の製造方法。 - 【請求項１４】 前記ダミーゲート電極材料がシリコン
窒化膜からなり、前記層間絶縁膜がシリコン酸化膜から
なることを特徴とする、請求項４乃至請求項１３のいず
れかに記載の半導体メモリ装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11049397A JP2000252372A (ja) | 1999-02-26 | 1999-02-26 | 半導体メモリ装置及びその製造方法 |
| DE10008580A DE10008580C2 (de) | 1999-02-26 | 2000-02-24 | Halbleiterspeicher mit einem ferroelektrischen kapazitiven Element und Herstellverfahren für denselben |
| US09/513,084 US6335550B1 (en) | 1999-02-26 | 2000-02-25 | Fet with ferroelectric gate |
| KR10-2000-0009527A KR100375750B1 (ko) | 1999-02-26 | 2000-02-25 | 반도체메모리 장치 및 그의 제조방법 |
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|---|---|---|---|
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|---|---|
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|---|---|---|---|
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|---|---|
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| JP (1) | JP2000252372A (ja) |
| KR (1) | KR100375750B1 (ja) |
| DE (1) | DE10008580C2 (ja) |
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| JP2015535146A (ja) * | 2012-11-20 | 2015-12-07 | マイクロン テクノロジー， インク． | トランジスタ、メモリセルおよび半導体構造 |
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| WO2002071477A1 (en) | 2001-03-02 | 2002-09-12 | Cova Technologies Incorporated | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
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| US6531324B2 (en) * | 2001-03-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | MFOS memory transistor & method of fabricating same |
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- 2000-02-24 DE DE10008580A patent/DE10008580C2/de not_active Expired - Fee Related
- 2000-02-25 US US09/513,084 patent/US6335550B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| DE10008580C2 (de) | 2002-08-01 |
| KR20000062649A (ko) | 2000-10-25 |
| KR100375750B1 (ko) | 2003-03-15 |
| US6335550B1 (en) | 2002-01-01 |
| DE10008580A1 (de) | 2000-09-07 |
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|
| A521 | Request for written amendment filed |
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|
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|
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