KR100375750B1 - 반도체메모리 장치 및 그의 제조방법 - Google Patents
반도체메모리 장치 및 그의 제조방법 Download PDFInfo
- Publication number
- KR100375750B1 KR100375750B1 KR10-2000-0009527A KR20000009527A KR100375750B1 KR 100375750 B1 KR100375750 B1 KR 100375750B1 KR 20000009527 A KR20000009527 A KR 20000009527A KR 100375750 B1 KR100375750 B1 KR 100375750B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate electrode
- film
- semiconductor substrate
- trench
- ferroelectric film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 98
- 238000000034 method Methods 0.000 title claims description 34
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 239000011229 interlayer Substances 0.000 claims abstract description 42
- 239000007772 electrode material Substances 0.000 claims abstract description 39
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims description 44
- 238000009792 diffusion process Methods 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 12
- 238000002513 implantation Methods 0.000 claims description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 6
- 239000010703 silicon Substances 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 abstract description 3
- 230000010287 polarization Effects 0.000 abstract description 2
- 230000002269 spontaneous effect Effects 0.000 abstract description 2
- 230000002542 deteriorative effect Effects 0.000 abstract 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 15
- 238000010586 diagram Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 7
- 238000001459 lithography Methods 0.000 description 7
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 7
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 238000005498 polishing Methods 0.000 description 6
- 238000004544 sputter deposition Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 4
- 230000001681 protective effect Effects 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 150000002500 ions Chemical group 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 229910052762 osmium Inorganic materials 0.000 description 1
- 238000004091 panning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
반도체기판상에 형성된 더미게이트 전극재료를 패터닝함으로써, 더미게이트 전극이 반도체기판의 채널형성 영역의 바로 위에 형성된다. 도펀트가, 더미게이트 전극을 마스크로 하여, 반도체기판의 표면부에 이온주입되고, 이에 의해 소스/드레인영역이 더미게이트 전극에 대해 자기정합적으로 형성된다. 제 1 층간절연막이 반도체기판과 더미게이트 전극상의 전체면에 형성된 후, 제 1 층간절연막에 대해, 평탄화처리를 행하여 더미게이트 전극의 상면을 노출시킨다. 트렌치는 더미게이트 전극을 제거하여 반도체기판상에 형성된다. 게이트는 트렌치내에 버퍼유전체막, 강유전체막, 게이트 전극재료의 순서로 형성함으로써 제작된다. 이에 따라, 트렌치 주변에 충격이 가해지지 않고, 또한, 게이트 강유전체막의 자발분극의 수직방향 성분이 저하하지 않고, 게이트가 형성된다.
Description
본 발명은 반도체메모리장치 및 그의 제조방법에 관한 것으로, 특히, 강유전체 용량소자를 갖는 반도체메모리장치 및 그의 제조방법에 관한 것이다.
지금까지, 반도체메모리소자, 특히 강유전체를 이용한 불휘발성 메모리소자가 제안되어 있다. 그의 정보유지방법의 하나로서, 전계효과형 트랜지스터의 게이트 전극에 전하를 유지하는 방법이 있다.
이하, 일본국 공개특허공보 8-55918호에 기재된 종래의 전계효과형 트랜지스터의 게이트 전극에 전하를 유지하는 방법을 사용하는 반도체메모리장치에 관해 도7A∼7F에 따라 설명한다. 도7A∼7F는 종래의 전계효과형 트랜지스터의 게이트 전극에 전하를 유지하는 방법을 사용하는 반도체메모리장치의 제조공정도이다.
우선, 도7A에 도시한 바와 같이, p형 반도체기판(21)에 리소그라피와 에칭으로 트렌치(22)를 형성한다. 다음, 도7B에 도시한 바와 같이, 트렌치(22)에 실리콘산화막(23)을 매립한다. 다음, 반도체기판(21)에 이와 반대의 도전형으로 되는 n형 도펀트를 이온주입하고, 이어서, 고온의 열처리를 행하여 도펀트를 전기적으로 활성화하고, 소스/드레인영역(24)을 형성한다.
다음, 도7C에 도시한 바와 같이, 트렌치(22)에 매립한 실리콘산화막(23)을 선택적으로 제거하여 트렌치를 형성한 후, 저유전율 절연막인 실리콘산화막(25)을 전체면에 퇴적한다. 다음, 도7D에 도시한 바와 같이, 강유전체막(26)으로서 Bi4Ti3O12를 트렌치에 스퍼터링 성막하고 에칭백에 의해 매립한다.
다음, 도7E에 도시한 바와 같이, 강유전체막(26)상에 게이트전극(27)으로서 Pt를 퇴적한다. 트렌치(22)에 강유전체막(26)을 매립하는 방법으로서는, 강유전체막을 퇴적한 후에 기계적 연마, 화학적 연마 또는 기계적-화학적 연마를 행하는 것도 가능하다. 최후로, 도7F에 도시한 바와 같이, 금속 소스/드레인전극(28)을 배선하여 공정을 완성한다.
상기 방법을 사용함으로써, 강유전체막 형성 전에 소스/드레인영역을 형성하기 때문에, 강유전체막의 구성 원소가 소스/드레인영역 형성을 위한 열처리에 의해 반도체기판에 확산하는 것을 방지한다. 또한, 강유전체막을 소스/드레인영역에 대해 자기정합적으로 형성할 수 있기 때문에, 소자 치수를 미세화한 고도로 집적화된 불휘발성 메모리소자의 실현도 가능해진다.
그러나, 상기 공정을 사용하면, 반도체기판에 에칭으로 트렌치를 형성할 때, 트렌치 주변부에 충격이 가해지기 때문에, 트랜지스터의 특성이 열화하는 결점이 있다. 또한, 게이트 강유전체막과 반도체기판의 계면이 소스/드레인영역의 표면보다 하방에 위치하기 때문에, 소스/드레인영역간의 바이어스에 의해 게이트 강유전체막에는 횡방향의 전계가 인가되어, 자발분극의 수직방향성분이 저하하는 다른 결점이 있다.
본 발명의 목적은, 상기한 기술적 결점을 갖지 않고, 소스/드레인영역을 게이트형성 전에 형성하고, 또한, 소스/드레인영역에 대해 자기정합적으로 게이트 강유전체막을 형성하는 것이 가능한 반도체 메모리장치 및 그 제조방법을 제공하는것이다.
상기 목적을 달성하기 위해, 본 발명에 의한 반도체메모리장치는, 제1도전형의 반도체기판과, 상기 반도체기판에 형성된 제1도전형과 반대의 제2도전형의 소스/드레인영역과, 상기 반도체기판상에 형성된 층간절연막과, 상기 층간절연막에 상기 소스/드레인영역에 대해 자기정합적으로 형성된, 상기 반도체기판 표면에 달하는 트렌치와, 상기 트렌치의 적어도 내벽에 형성된 게이트를 구비한다.
상기 반도체메모리장치의 1 실시예에서, 상기 게이트는 상기 반도체기판측으로부터 순차적으로, 적어도 게이트 강유전체막과 게이트 전극의 순서로 적층되는 적층구조로 이루어진다.
상기 반도체메모리장치의 1실시예에서, 상기 게이트 강유전체막과 상기 반도체기판 사이에 게이트버퍼 유전체막이 제공된다.
또한, 본 발명의 반도체메모리장치의 제조방법은, 제1도전형의 반도체기판의 전체면에 더미게이트 전극재료를 형성하는 공정과 상기 더미 게이트전극재료를 패터닝함으로써, 상기 반도체기판의 채널형성영역의 바로 위에 더미게이트 전극을 형성하는 공정과, 상기 더미게이트 전극을 불순물 주입마스크로서 사용하여, 제1도전형과 반대의 제2도전형의 불순물을 이온주입한 후, 상기 불순물을 활성화시키기 위한 열처리를 행함으로써, 상기 더미게이트 전극에 대해 자기정합적으로 제2도전형의 소스/드레인영역을 형성하는 공정과, 전체면에 층간절연막을 형성하여 상기 더미 게이트전극을 피복하는 공정과, 상기 층간절연막에 대해 평탄화처리를 행하고, 상기 더미게이트 전극의 상면을 노출시키는 공정과, 상기 더미게이트 전극만을 선택적으로 제거함으로써, 상기소스/드레인영역에 대해 자기정합적으로, 상기 반도체기판의 표면에 달하는 트렌치를 상기 층간절연막에 형성하는 공정과, 전체면에 강유전체막, 게이트 전극재료의 순서로 형성함으로써, 상기 트렌치에 상기 게이트 전극재료 및 강유전체막을 매립하는 공정과, 상기 게이트 전극재료 및 강유전체막을 패터닝함으로써, 소스/드레인영역에 대해 자기정합적으로, 게이트전극 및 게이트 강유전체막으로 이루어지는 게이트를 형성하는 공정을 포함한다.
본 발명에 의하면 강유전체막이 소스/드레인영역에 대해 자기정합적으로 형성되기 때문에, 반도체기판상에 다수개의 소자를 형성하더라도, 그 특성의 변동이 적다. 또한, 강유전체막에 열이 가해지지 않기때문에, 프로세스 완료 후에도 강유전체막에 크랙 등의 구조의 변형이 관찰되지 않고, 또한, 불순물분석에 의하면, 기판중으로의 강유전체재료 원소의 확산도 관찰되지 않고, 누설전류도 증대하지 않는다.
즉, 소스/드레인영역을 게이트형성 전에 형성하고, 또한, 소스/드레인영역에 대해 자기정합적으로 게이트 강유전체막을 형성함으로써, 소스/드레인영역의 불순물의 활성화와 강유전체막의 막질의 확보를 양립함으로써, 트랜지스터특성의 열화방지가 가능해진다. 또한, 소자의 치수를 미세화한 고도로 집적화된 강유전체막을 사용한 불휘발성 반도체메모리장치를 얻을 수 있다.
상기 반도체메모리장치의 제조방법의 1 실시예에서는, 상기 트렌치형성 공정 후, 전체면에 버퍼유전체막, 강유전체막, 게이트 전극재료의 순서로 형성함으로써, 상기 트렌치에 게이트 전극재료, 강유전체막 및 버퍼유전체막을 매립하는 공정과,상기 게이트 전극재료, 강유전체막 및 버퍼유전체막을 패터닝함으로써, 상기 소스/드레인영역에 대해 자기정합적으로, 게이트 전극, 게이트 강유전체막 및 게이트버퍼유전체막으로 이루어지는 게이트를 형성하는 공정을 포함한다.
본 발명의 반도체메모리장치의 제조방법은, 제1도전형의 반도체기판의 전체면에 버퍼유전체막, 더미게이트 전극재료의 순서로 형성한 후, 상기 더미게이트 전극재료 및 버퍼유전체막을 패터닝함으로써, 상기 반도체기판의 채널형성영역바로 위에 더미게이트 전극 및 게이트버퍼 유전체막을 형성하는 공정과, 상기 더미게이트 전극을 불순물주입마스크로서 사용하여, 제1도전형과 반대의 제2도전형의 불순물을 이온주입한 후, 상기 불순물을 활성화시키기 위한 열처리를 행함으로써, 상기 더미게이트 전극에 대해 자기정합적으로 제2도전형의 소스/드레인영역을 형성하는 공정과, 전체면에 층간절연막을 형성하여 상기 더미게이트 전극을 피복한 후, 상기 층간절연막에 대해 평탄화처리를 행하고, 상기 더미게이트 전극의 상면을 노출시키는 공정과, 상기 더미게이트 전극만을 선택적으로 제거함으로써, 상기 소스/드레인영역에 대해 자기정합적으로, 상기 게이트버퍼 유전체막표면에 달하는 트렌치를 상기 층간절연막에 형성하는 공정과, 전체면에 강유전체막, 게이트 전극마을료의 순서로 형성함으로써, 상기 트렌치에 상기 게이트 전극재료 및 강유전체막을 매립하는 공정과, 상기 게이트전극재료 및 강유전체막을 패터닝함으로써, 소스/드레인영역에 대해 자기정합적으로, 게이트 전극, 게이트 강유전체막 및 상기 게이트버퍼유전체막으로 이루어지는 게이트를 형성하는 공정을 더 포함한다.
본 발명을 사용함으로써, 강유전체막이 소스/드레인영역에 대해 정합성이 양호하게 형성된다.
상기 반도체메모리장치의 제조방법의 1 실시예에서는, 상기 반도체기판은 실리콘기판이고, 상기 버퍼 유전체막이 Bi2SiO5로 이루어진다.
상기 실시예에 의하면, 강유전체막에 Bi2Ti3O12를 사용한 경우, 저전압구동에 적합한 C축 배향된 Bi2Ti3O12가 형성된다.
상기, 반도체메모리장치의 제조방법의 1 실시예에서는, 상기 층간절연막에 대한 평탄화처리를 화학적-기계적 연마법을 사용하여 행함으로써, 상기 층간절연막 표면과 상기 더미게이트 전극의 상면을 동일면으로 한다.
상기 실시예에 의하면, 반도체장치의 평탄화가 달성될 수 있다.
상기 반도체메모리장치의 제조방법의 1 실시예에서는, 상기 층간절연막에 대한 평탄화처리를 화학적-기계적 연마법을 사용하여 행함으로써, 상기 층간절연막 표면과 상기 더미게이트 전극의 상면과 소자분리용 필드산화막 표면을 동일면으로 한다.
상기 실시예에 의하면, 반도체장치의 평탄화가 달성될 수 있다.
본 발명의 반도체장치의 제조방법은, 제1도전형의 반도체기판의 전체면에, 제1도전형과 반대의 제2도전형의 불순물을 이온주입하고, 상기 반도체기판에 제2도전형의 불순물확산영역을 형성하는 공정과, 전체면에 층간절연막을 형성한 후, 패터닝함으로써, 상기 반도체기판의 채널형성영역 바로 위에, 상기 반도체기판표면에 달하는 트렌치를 상기 층간절연막에 형성하는 공정과, 상기 층간절연막을 불순물주입마스크로서 사용하여, 제1도전형의 불순물을 이온주입한 후, 상기 불순물을 활성화시키기위한 열처리를 행함으로써, 상기 트렌치 바로 아래의 상기 제2도전형의 불순물확산영역을 제1도전형의 불순물확산영역으로 함으로써, 상기 트렌치에 대해 자기정합적으로 제2도전형의 소스/드레인영역을 형성하는 공정과, 전체면에 강유전체막, 게이트 전극재료의 순서로 형성함으로써, 상기 트렌치에 상기 게이트 전극재료 및 강유전체막을 매립하는 공정과, 상기 게이트전극재료 및 강유전체막을 패터닝함으로써, 상기 소스/드레인영역에 대해 자기정합적으로 게이트 전극 및 게이트 강유전체막으로 이루어지는 게이트를 형성하는 공정을 구비한다.
본 발명을 사용함으로써, 더미게이트 전극의 형성 또는 박리공정없이 강유전체막이 소스/드레인영역에 대해 자기정합적으로 형성되기 때문에, 공정수의 감축이 가능해진다.
상기 반도체메모리장치의 제종방법의 1 실시예에서는 상기 제1도전형의 반도체기판의 전체면에, 제2도전형의 불순물을 주입한 후, 상기 불순물을 활성화시키기 위한 열처리를 행한다.
본 발명의 반도체메모리장치의 제조방법은, 상기 트렌치 바로 아래의 상기 제2도전형의 불순물확산영역을 제1도전형의 불순물확산영역으로 하는 공정 후, 전체면에 버퍼유전체막, 강유전체막, 게이트 전극재료의 순서로 형성함으로써, 상기 트렌치에 상기 게이트 전극재료, 강유전체막 및 버퍼유전체막을 매립하는 공정과, 상기 게이트 전극재료, 강유전체막 및 버퍼유전체막을 패너닝함으로써, 상기 소스/드레인영역에 대해 자기정합적으로, 게이트 전극, 게이트 강유전체막 및 게이트버퍼유전체막으로 이루어지는 게이트를 형성하는 공정을 포함한다.
또한, 상기 반도체메모리장치의 제조방법의 1 실시예에서는 상기 더미게이트 전극재료가 실리콘질화막으로 이루어지고, 상기 층간절연막이 실리콘산화막으로 이루어진다.
상기 실시예에 의하면 CMP법을 사용한 제 1 층간절연막의 평탄화시에, 더미게이트 전극이 스토퍼막으로서의 기능을 양호하게 발휘한다.
도1A, lB, 1C, 1D, lE는 본 발명의 제 1 실시예의 반도체메모리장치의 전반부의 제조공정도이다.
도2A, 2B, 2C, 2D, 2E는 본 발명의 제 1 실시예의 반도체메모리장치의 후반부의 제조공정도이다.
도3A, 3B, 3C, 3D, 3E는 본 발명의 제 2 실시예의 반도체메모리장치의 전반부의 제조공정도이다.
도4A, 4B, 4C, 4D, 4E는 본 발명의 제 2 실시예의 반도체메모리장치의 후반부의 제조공정도이다.
도5A, 5B, 5C, 5D는 본 발명의 제 3 실시예의 반도체메모리장치의 전반부의제조공정도이다.
도6A, 6B, 6C, 6D는 본 발명의 제 3 실시예의 반도체메모리장치의 후반부의 제조공정도이다.
도7A, 7B, 7C, 7D, 7E, 7F는 종래의 트랜지스터의 게이트절연막에 강유전체막을 사용한 불휘발성 반도체메모리장치의 제조공정도이다.
이하, 실시예에 따라 본 발명에 관해 상세히 설명한다.
(제 1 실시예)
도1A∼1E 및 도2A∼2E는, 본 발명의 제 1 실시예의 반도체메모리장치의 제조공정도이다. 도1A∼1E 및 도2A∼2E에 있어서, 부호 1은 p형 반도체기판, 2는 필드산화막, 3은 보호산화막, 4는 더미게이트 전극재료, 4a는 더미게이트 전극, 5는 소스/드레인영역, 6은 제 1 층간절연막, 7은 트렌치, 8는 버퍼 유전체막, 8a는 게이트버퍼 유전체막, 9는 강유전체막, 9a는 게이트 강유전체막, 10은 게이트 전극재료, 10a는 게이트 전극, 11은 제 2 층간절연막, 12는 소스/드레인전극이다.
우선, 도lA에 도시한 바와 같이, p형 반도체기판(1)으로서 사용한 p형 실리콘기판의 소정영역에, 필드산화막(2)으로서 실리콘산화막을 열산화에 의해 형성한다. 다음, 도1B에 도시한 바와 같이, 필드산화막(2)이 제공되지 않은 p형 반도체기판(1)의 표면에, 보호산화막(3)으로서 실리콘산화막을 열산화에 의해 형성한다. 또한, p형 반도체기판(1)의 전체면에 더미게이트 전극재료(4)로서, 실리콘질화막을CVD법에 의해 형성한다.
다음, 도1C에 도시한 바와 같이, 더미게이트 전극재료(4)를 리소그라피 및 드라이에칭법을 사용하여 패터닝하고, p형 반도체기판(1)의 채널형성영역의 바로 위에 더미게이트 전극(4a)를 형성한다. 이어서, 더미게이트 전극(4a)를 불순물주입마스크로서 사용하여, p형 반도체기판(1)의 전체면에 n형 불순물의 비소(As)를 이온주입하고, 불순물을 활성화하기 위해 고온의 열처리를 행함으로써, 더미게이트 전극(4a)에 대해 자기정합적으로 n형의 소스/드레인영역(5)을 형성한다. 다음, 도1D에 도시한 바와 같이, p형 반도체기판(1)의 전체면에, 제 1 층간절연막(6)으로서 실리콘산화막을 CVD법에 의해 형성하여 더미게이트 전극(4a)를 피복한다.
다음, 도1E에 도시한 바와 같이, 더미게이트 전극(4a)을 스토퍼막으로서 사용하여 제 1 층간절연막(6)에 대해 평탄화처리를 행하여, 더미게이트 전극(4a)상의 표면을 노출시킨다. 여기서, 평탄화처리에는, CMP(Chemical Mechanical Po1ishing : 화학적-기계적 연마)법을 사용한다. 또한, 이 평탄화처리시에는, 필드산화막(2)도 동시에 평탄화된다.
다음, 도2A에 도시한 바와 같이, 인산계의 용액에 의해, 더미게이트 전극(4a)만을 선택적으로 제거함으로써, 소스/드레인영역(5)에 대해 자기정합적으로 p형 반도체기판(1)의 표면에 달하는 트렌치(7)를 제 1 층간절연막(6)에 형성한다. 계속하여, 인산계의 용액에 의해, 트렌치(7)의 저부에 잔존하는 보호산화막(3)을 제거함으로써, p형 반도체기판(1)의 표면을 노출시킨다. 여기서, 보호산화막(3)을 제거하는데 걸리는 처리시간은 대단히 짧기 때문에, 그 사이에, 제 1 층간절연막(6)의 막두께 및 트렌치(7)의 형상은 거의 변화하지 않는다.
다음, 도2B에 도시한 바와 같이, p형 반도체기판(1)의 전체면에 버퍼 유전체막(8)으로서, Bi2SiO5를 CVD법에 의해 형성하고, 이어서 강유전체막(9)으로서, Bi4Ti3O12(이하, "BIT"라 함)을 CVD법에 의해 형성하고, 다시 게이트 전극재료(10)로서 Pt를 스퍼터링에 의해 형성한다. 여기서, 버퍼 유전체막(8)을 구성하는Bi2SiO5는, 실리콘단결정 및 실리콘산화막상에 형성한 경우, {l00} 배향하는 것이 특징이다. 다음, 이와 같이{100} 배향한 Bi2SiO5상에 강유전체막(9)을 구성하는 BIT를 형성한 경우, 저전압구동에 유리한C축 배향한 BIT의 에피택셜 성장이 가능해진다.
다음, 도2C에 도시한 바와 같이, 적어도, 트렌치(7)내에 형성된 게이트 전극재료(10), 강유전체막(9) 및 버퍼 유전체막(8)이 잔존하도록, 리소그라피 및 드라이에칭법을 사용하여 연속적으로 패터닝함으로써, 소스/드레인영역(5)에 대해 자기정합적으로 게이트 전극(10a), 게이트 강유전체막(9a) 및 게이트버퍼 유전체막(8a)으로 이루어지는 게이트를 형성한다.
다음, 도2D에 도시한 바와 같이 p형 반도체기판(1)의 전체면에 제 2 층간절연막(11)으로서 실리콘산화막을 CVD법에 의해 형성하여 게이트를 피복한다.
최후로, 도2E에 도시한 바와 같이, 제 2 층간절연막(11) 및 제 1 층간절연막(6)을 관통하여 소스/드레인영역(5)에 달하는 콘택트홀을 공지의 기술을 사용하여 형성하고, 스퍼터링법에 의해 콘택트홀을 도전성재료로 매립하여 소스/드레인전극(12)을 형성하여 완성한다.
강유전체막으로서는 BIT를 사용했으나, (PbxLa1-x)(ZryTi1-y)O3(0≤x,y≤1), Sr Bi2(TaxNb1-x)2O9(O≤x≤1), BaMgF4등을 사용해도 좋다. 또한, 버퍼 유전체막으로서Bi2SiO5를 사용했으나, CeO2, Y2O3, ZrO2, MgO, SrTiO3, SiO2등도 좋다.
또한, 게이트 전극재료로서 Pt를 사용했으나, Ir, Ru,Au,Ag,A1, Rh, Os 등의 금속재료 및 그 산화물재료, 또는 폴리실리콘도 좋다. 또, 제 1 실시예의 전계효과형 반도체 메모리소자는 n형 반도체기판으로 p형의 소스/드레인영역을 형성한 것도 가능하다.
(제 2 실시예)
도3A∼3E 및 도4A∼4E는, 본 발명의 제 2 실시예의 반도체메모리장치의 제조공정도이다. 또한, 도1A∼1E 및 도2A∼2E와 동일한 부분에 대해서는 동일한 부호를 부기하고 그 설명은 생략한다. 본 실시예는, 제 1 실시예의 변형예이고, 게이트버퍼 유전체막(8a)를 트렌치(7)의 저면에만 형성한 것이다. 이에 의해, 게이트 강유전체막(9a)과 소스/드레인영역(5)의 정합성이 보다 향상한다.
도3A에 도시한 바와 같이, p형 반도체기판(1)으로서 사용한 p형 실리콘기판의 소정 영역에, 필드산화막(2)으로서 실리콘산화막을 공지의 기술을 사용하여 형성한다. 다음, 도3B에 도시한 바와 같이, p형 반도체기판(1)의 전체면에 버퍼 유전체막(8)으로서 Bi2SiO5를 CVD법에 의해 형성하고, 이어서, 더미게이트 전극재료(4)로서 실리콘질화막을 CVD법에 의해 형성한다.
다음, 도3C에 도시한 바와 같이, 더미게이트 전극재료(4) 및 버퍼 유전체막(8)을 리소그라피 및 드라이에칭법을 사용하여 연속적으로 패터닝하고, p형 반도체기판(1)의 채널형성영역의 바로 위에 게이트버퍼 유전체막(8a)를 통해 더미게이트 전극(4a)를 형성한다. 이어서, 더미게이트 전극(4a)를 불순물주입 마스크로서 사용하여 p형 반도체기판(1)의 전체면에 n형 불순물의 As 이온을 주입하고, 불순물을 활성화하기 위해 고온의 열처리를 행함으로써, 더미게이트 전극(4a)에 대해 자기정합적으로 n형의 소스/드레인영역(5)을 형성한다.
다음, 도3D에 도시한 바와 같이, p형 반도체기판(1)의 전체면에, 제 1 층간절연막(6)으로서, 실리콘산화막을 CVD법에 의해 형성하고, 더미게이트 전극(4a) 및 게이트버퍼 유전체막(8a)를 피복한다.
다음, 도3E에 도시한 바와 같이, 더미게이트 전극(4a)를 스토퍼막으로서 사용하여 제 1 층간절연막(6)에 대해 평탄화처리를 행하여 더미게이트 전극(4a)상의 표면을 노출시킨다. 여기서, 평탄화처리에는 CMP법을 사용한다. 또한, 이 평탄화처리시에는, 필드산화막(2)도 동시에 평탄화된다.
다음, 도4A에 도시한 바와 같이, 인산계의 용액에 의해 더미게이트 전극(4a)를 선택적으로 제거함으로써, 소스/드레인영역(5)에 대해 자기정합적으로 게이트버퍼 유전체막(8a)의 표면에 달하는 트렌치(7)를 제 1 층간절연막(6)에 형성한다.
다음, 도4A에 도시한 바와 같이, p형 반도체기판(1)의 전체면에, 강유전체막(9)으로서BIT를 CVD법에 의해 형성하고, 게이트 전극재료(10)로서 Pt를 스퍼터링법에 의해 형성한다. 다음, 도4C에 도시한 바와 같이, 적어도 트렌치(7)내에 형성된 게이트 전극재료(10) 및 강유전체막(9)이 잔존하도록, 리소그라피 및 드라이에칭법을 사용하여 연속적으로 패터닝함으로써, 소스/드레인영역(5)에 대해 자기정합적으로 게이트 전극(10a), 게이트 강유전체막(9a) 및 게이트버퍼 유전체막(8a)으로 이루어지는 게이트를 형성한다.
다음, 도4D에 도시한 바와 같이, p형 반도체기판(1)의 전체면에 제 2 층간절연막(11)으로서 실리콘산화막을 CVD법에 의해 형성하여 게이트를 피복한다. 최후로, 도4E에 도시한 바와 같이, 제 2 층간절연막(11) 및 제 1 층간절연막(6)을 관통하여 소스/드레인영역(5)에 달하는 콘택트홀을 공지의 기술을 사용하여 형성하고, 스퍼터링법에 의해 콘택트홀을 도전성재료로 매립하여 소스/드레인전극(12)을 형성하여 완료한다.
(제 3 실시예)
도5A∼5D 및 도6A∼6D는, 본 발명의 제 3 실시예의 반도체메모리장치의 제조공정도이다. 도1A∼1E 및 도2A∼2E와 동일한 부분에는 동일부호를 부기하고 그 설명은 생략한다. 본 실시예는, 제 1 실시예의 변형예이며, p형 반도체기판(1)의 표면에 형성된 n형 불순물확산층을, 채널형성영역에 p형 불순물확산층(14)을 형성함으로써, 소스/드레인영역(5)으로 분리한 것이다. 이에 의해, 더미게이트 전극을 사용하지 않고, 소스/드레인영역(5)에 대해 자기정합적으로 게이트 강유전체막(9a)를 형성하는 것이 가능해진다.
우선, 도5A에 도시한 바와 같이, p형 반도체기판(1)으로서 사용한 p형 실리콘기판의 소정 영역에, 필드산화막(2)으로서 실리콘산화막을 공지의 기술을 사용하여 형성한다. 다음, 도5B에 도시한 바와 같이, p형 반도체기판(1)의 전체면에 n형 불순물의 비소를 이온주입하고, 불순물을 활성화하기 위해 고온의 열처리를 행함으로써, p형 반도체기판(1)의 표면에 n형 불순물확산영역(l3)을 형성한다. 또, 이 열처리를 생략하고, 후에 행하는 소스/드레인영역(5)를 형성하기 위한 열처리에서 겸용해도 좋다.
다음, 도5C에 도시한 바와 같이, p형 반도체기판(1)의 전체면에 제 1 층간절연막(6)으로서, 실리콘산화막을 CVD법에 의해 형성한다.
다음, 도5D에 도시한 바와 같이, 제 1 층간절연막(6)을 리소그라피 및 드라이에칭법을 사용하여 패너닝하고, p형 반도체기판(1)의 채널형성영역의 바로 위에 p형 반도체기판(1)의 표면에 달하는 트렌치(7)를 형성한다. 계속해서, 제 1 층간절연막(6)을 불순물주입 마스크로서 사용하여 p형 반도체기판(1)의 전체면에 p형 불순물의 보론을 이온주입하고, 불순물을 활성화하기 위해, 고온의 열처리를 행하고, 트렌치(7) 바로 아래에 p형 불순물확산영역(14)을 형성함으로써, 트렌치(7)에 대해 자기정합적으로 n형의 소스/드레인영역(5)을 형성한다.
다음, 도6A에 도시한 바와 같이, p형 반도체기판(1)의 전체면에, 버퍼 유전체막(8)으로서Bi2SiO5를 CVD법에 의해 형성하고, 이어서, 강유전체막(9)으로서 BIT를 CVD법에 의해 형성하고, 다시 게이트 전극재료(10)로서 Pt를 스퍼터링법에 의해 형성한다.
다음, 도6B에 도시한 바와 같이, 적어도, 트렌치(7)내에 형성된 게이트 전극재료(10), 강유전체막(9) 및 버퍼 유전체막(8)이 잔존하도록, 리소그라피 및 드라이에칭법을 사용하여 연속적으로 패터닝함으로써, 소스/드레인영역(5)에 대해, 자기정합적으로 게이트 전극(10a), 게이트 강유전체막(9a) 및 게이트버퍼 유전체막(8a)으로 이루어지는 게이트를 형성한다.
다음, 도6C에 도시한 바와 같이, p형 반도체기판(1)의 전체면에 제 2 층간절연막(11)으로서 실리콘산화막을 CVD법에 의해 형성하고 게이트를 피복한다. 최후로 도6D에 도시한 바와 같이, 제 2 층간절연막(11) 및 제 1 층간절연막(6)을 관통하여, 소스/드레인영역(5)에 달하는 콘택트홀을 공지의 기술을 사용하여 형성하고, 스퍼터링법에 의해 콘택트홀을 도전성재료로 매립하여, 소스/드레인전극(12)을 형성하여 완료한다.
본 발명은 이상과 같이 기재되어 있으나, 본 발명은 많은 방법으로 변화되어 얻을 수 있다. 이러한 변화는 본 발명의 정신과 범위로부터 벗어나지 않으며, 당업자간에 명백한 변경은 모두 이하의 특허청구범위에 속하는 것이다.
Claims (18)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 제1도전형의 반도체기판의 전체면에, 제1도전형과 반대의 제2도전형의 불순물을 이온주입하고, 상기 반도체기판에 제2도전형의 불순물확산영역을 형성하는 공정;전체면에 층간절연막을 형성한 후, 패터닝함으로써, 상기 반도체기판의 채널형성영역의 바로 위에, 상기 반도체기판의 표면에 달하는 트렌치를 상기 층간절연막에 형성하는 공정;상기 층간절연막을 불순물주입마스크로서 사용하여, 제1도전형의 불순물을 이온주입한 후, 상기 불순물을 활성화시키기 위한 열처리를 행함으로써, 상기 트렌치 바로 아래의 상기 제2도전형의 불순물확산영역을 제1도전형의 불순물확산영역으로 함으로써, 상기 트렌치에 대해 자기정합적으로 제2도전형의 소스/드레인영역을 형성하는 공정;전체면에 강유전체막, 게이트 전극재료의 순서로 형성함으로써, 상기 트렌치에 상기 게이트 전극재료 및 강유전체막을 매립하는 공정; 및상기 게이트 전극재료 및 강유전체막을 패터닝함으로써, 상기소스/드레인영역에 대해 자기정합적으로, 게이트 전극 및 게이트 강유전체막으로 이루어지는 게이트를 형성하는 공정을 포함하는 반도체메모리장치의 제조방법.
- 제12항에 있어서, 상기 제1도전형의 반도체기판의 전체면에, 제2도전형의 불순물을 주입한 후, 상기 불순물을 활성화시키기 위한 열처리를 행하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
- 제12항에 있어서, 상기 트렌치 바로 아래의 상기 제2도전형의 불순물확산영역을 제1도전형의 불순물확산영역으로 하는 공정 후, 전체면에 버퍼유전체막, 강유전체막, 게이트 전극재료의 순서로 형성함으로써, 상기 트렌치에 상기 게이트 전극재료, 강유전체막 및 버퍼유전체막을 매립하는 공정; 및상기 게이트 전극재료, 강유전체막 및 버퍼유전체막을 패터닝함으로써, 상기소스/드레인영역에 대해 자기정합적으로, 게이트 전극, 게이트 강유전체막 및 게이트버퍼 유전체막으로 이루어지는 게이트를 형성하는 공정을 포함하는 반도체메모리장치의 제조방법.
- 제14항에 있어서, 상기 반도체기판은 실리콘기판이고, 또한, 상기 버퍼유전체막이 Bi2SiO5로 이루어지는 반도체메모리장치의 제조방법.
- 삭제
- 삭제
- 삭제
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11-49397 | 1999-02-26 | ||
| JP11049397A JP2000252372A (ja) | 1999-02-26 | 1999-02-26 | 半導体メモリ装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000062649A KR20000062649A (ko) | 2000-10-25 |
| KR100375750B1 true KR100375750B1 (ko) | 2003-03-15 |
Family
ID=12829914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0009527A KR100375750B1 (ko) | 1999-02-26 | 2000-02-25 | 반도체메모리 장치 및 그의 제조방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6335550B1 (ko) |
| JP (1) | JP2000252372A (ko) |
| KR (1) | KR100375750B1 (ko) |
| DE (1) | DE10008580C2 (ko) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7030435B2 (en) * | 2000-08-24 | 2006-04-18 | Cova Technologies, Inc. | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP4285899B2 (ja) * | 2000-10-10 | 2009-06-24 | 三菱電機株式会社 | 溝を有する半導体装置 |
| WO2002071477A1 (en) | 2001-03-02 | 2002-09-12 | Cova Technologies Incorporated | Single transistor rare earth manganite ferroelectric nonvolatile memory cell |
| US6602720B2 (en) * | 2001-03-28 | 2003-08-05 | Sharp Laboratories Of America, Inc. | Single transistor ferroelectric transistor structure with high-K insulator and method of fabricating same |
| US6531324B2 (en) * | 2001-03-28 | 2003-03-11 | Sharp Laboratories Of America, Inc. | MFOS memory transistor & method of fabricating same |
| KR100412141B1 (ko) * | 2001-12-29 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체 소자의 게이트 전극 형성방법 |
| US6531325B1 (en) * | 2002-06-04 | 2003-03-11 | Sharp Laboratories Of America, Inc. | Memory transistor and method of fabricating same |
| US7066088B2 (en) * | 2002-07-31 | 2006-06-27 | Day International, Inc. | Variable cut-off offset press system and method of operation |
| US6825517B2 (en) * | 2002-08-28 | 2004-11-30 | Cova Technologies, Inc. | Ferroelectric transistor with enhanced data retention |
| US6888736B2 (en) | 2002-09-19 | 2005-05-03 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| US6714435B1 (en) | 2002-09-19 | 2004-03-30 | Cova Technologies, Inc. | Ferroelectric transistor for storing two data bits |
| US20040175907A1 (en) * | 2003-03-07 | 2004-09-09 | Taiwan Semiconductor Manfacturing Company | Method of fabricating a salicided device using a dummy dielectric layer between the source/drain and the gate electrode |
| KR100543528B1 (ko) * | 2003-08-26 | 2006-01-31 | 한국과학기술연구원 | 식각 선택비가 큰 버퍼층을 이용한 자기정렬 강유전체게이트 트랜지스터의 제조방법 |
| US7413956B2 (en) * | 2005-07-13 | 2008-08-19 | Magnachip Semiconductor, Ltd. | Semiconductor device manufacturing method |
| US7329548B2 (en) * | 2005-08-30 | 2008-02-12 | Sharp Laboratories Of America, Inc. | Integration processes for fabricating a conductive metal oxide gate ferroelectric memory transistor |
| IT1400933B1 (it) | 2010-06-21 | 2013-07-02 | St Microelectronics Srl | Touch sensor and method of forming a touch sensor. |
| US8488361B2 (en) | 2011-02-01 | 2013-07-16 | Stmicroelectronics S.R.L. | Memory support provided with memory elements of ferroelectric material and improved non-destructive reading method thereof |
| ITTO20110181A1 (it) | 2011-02-01 | 2012-08-02 | St Microelectronics Srl | Supporto di memorizzazione provvisto di elementi di materiale ferroelettrico e relativo metodo di lettura non distruttiva |
| US8796751B2 (en) | 2012-11-20 | 2014-08-05 | Micron Technology, Inc. | Transistors, memory cells and semiconductor constructions |
| US9337293B2 (en) * | 2013-02-22 | 2016-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having electrode and manufacturing method thereof |
| US9263577B2 (en) * | 2014-04-24 | 2016-02-16 | Micron Technology, Inc. | Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors |
| TWI712171B (zh) * | 2017-06-07 | 2020-12-01 | 聯華電子股份有限公司 | 半導體元件 |
| US10522614B2 (en) | 2018-02-23 | 2019-12-31 | Globalfoundries Singapore Pte. Ltd. | Method to fabricate capacitance-matching FET and related device |
| US11018239B2 (en) * | 2019-04-13 | 2021-05-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US11170834B2 (en) | 2019-07-10 | 2021-11-09 | Micron Technology, Inc. | Memory cells and methods of forming a capacitor including current leakage paths having different total resistances |
| US11791383B2 (en) | 2021-07-28 | 2023-10-17 | Infineon Technologies Ag | Semiconductor device having a ferroelectric gate stack |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980064586A (ko) * | 1996-12-26 | 1998-10-07 | 니시무로다이조 | 반도체 장치 및 그 제조 방법 |
| JPH1140683A (ja) * | 1997-07-22 | 1999-02-12 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01140683A (ja) * | 1987-11-26 | 1989-06-01 | Matsushita Electric Ind Co Ltd | 超電導薄膜の形成方法 |
| US5523964A (en) * | 1994-04-07 | 1996-06-04 | Symetrix Corporation | Ferroelectric non-volatile memory unit |
| JP2713177B2 (ja) * | 1994-08-11 | 1998-02-16 | 日本電気株式会社 | 電界効果型半導体メモリ装置の構造およびその製造方法 |
| US6087208A (en) * | 1998-03-31 | 2000-07-11 | Advanced Micro Devices, Inc. | Method for increasing gate capacitance by using both high and low dielectric gate material |
-
1999
- 1999-02-26 JP JP11049397A patent/JP2000252372A/ja active Pending
-
2000
- 2000-02-24 DE DE10008580A patent/DE10008580C2/de not_active Expired - Fee Related
- 2000-02-25 KR KR10-2000-0009527A patent/KR100375750B1/ko not_active IP Right Cessation
- 2000-02-25 US US09/513,084 patent/US6335550B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980064586A (ko) * | 1996-12-26 | 1998-10-07 | 니시무로다이조 | 반도체 장치 및 그 제조 방법 |
| JPH1140683A (ja) * | 1997-07-22 | 1999-02-12 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000062649A (ko) | 2000-10-25 |
| US6335550B1 (en) | 2002-01-01 |
| JP2000252372A (ja) | 2000-09-14 |
| DE10008580C2 (de) | 2002-08-01 |
| DE10008580A1 (de) | 2000-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100375750B1 (ko) | 반도체메모리 장치 및 그의 제조방법 | |
| US4763177A (en) | Read only memory with improved channel length isolation and method of forming | |
| US6278164B1 (en) | Semiconductor device with gate insulator formed of high dielectric film | |
| US5858843A (en) | Low temperature method of forming gate electrode and gate dielectric | |
| JP4065414B2 (ja) | 埋設ソースライン及びフローティングゲートを伴うフローティングゲートメモリセルの半導体メモリアレーを形成する自己整列型方法及びそれにより作られたメモリアレー | |
| US5099305A (en) | Platinum capacitor mos memory having lattice matched pzt | |
| JP4545256B2 (ja) | サイドウオールスプリットゲートフラッシュトランジスタの集積方法 | |
| US7923326B2 (en) | Memory device and method for manufacturing the same | |
| JP3309078B2 (ja) | 電界効果トランジスタの製造方法 | |
| US5675176A (en) | Semiconductor device and a method for manufacturing the same | |
| JPH08264669A (ja) | 強誘電体メモリ装置及びその製造方法 | |
| US6420747B2 (en) | MOSCAP design for improved reliability | |
| KR20020086639A (ko) | 불휘발성 반도체 기억 소자 및 그 제조 방법 | |
| US20010009805A1 (en) | Borderless contact structure and method of forming the same | |
| JPH0437170A (ja) | 半導体装置の製造方法 | |
| US6531325B1 (en) | Memory transistor and method of fabricating same | |
| US6300172B1 (en) | Method of field isolation in silicon-on-insulator technology | |
| US6764904B1 (en) | Trenched gate non-volatile semiconductor method with the source/drain regions spaced from the trench by sidewall dopings | |
| US6762443B2 (en) | Vertical transistor and transistor fabrication method | |
| US6673664B2 (en) | Method of making a self-aligned ferroelectric memory transistor | |
| US6569737B2 (en) | Method of fabricating a transistor in a semiconductor device | |
| JPH08204032A (ja) | 半導体装置及びその製造方法 | |
| US10707225B2 (en) | Semiconductor memory device and fabrication method thereof | |
| US4874715A (en) | Read only memory with improved channel length control and method of forming | |
| KR100431709B1 (ko) | 수직방향의채널을갖는모스트랜지스터와그를포함하는반도체메모리셀및그제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120130 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20130201 Year of fee payment: 11 |
|
| LAPS | Lapse due to unpaid annual fee |