DE10008580C2 - Halbleiterspeicher mit einem ferroelektrischen kapazitiven Element und Herstellverfahren für denselben - Google Patents

Halbleiterspeicher mit einem ferroelektrischen kapazitiven Element und Herstellverfahren für denselben

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Description

Die Erfindung betrifft einen Halbleiterspeicher mit einem ferroelektrischen kapazitiven Element gemäß dem Oberbegriff des Patentanspruchs 1 sowie Herstellverfahren hierfür. Ein mit dem Oberbegriff des Patentanspruchs 1 übereinstimmender ferroelektrischer Halbleiterspeicher ist aus JP 11-40683 A nebst englischsprachigem Abstract bekannt.
Es wurden schon Halbleiterspeicher unter Verwendung von Fer­ roelektrika, insbesondere nichtflüchtige Halbleiterspeicher, vorgeschlagen. Als ein Informationsaufrechterhaltungsverfah­ ren für solche ist ein Verfahren verfügbar, bei dem elektri­ sche Ladungen in der Gateelektrode eines Feldeffekttransi­ stors aufrechterhalten werden.
Unter Bezugnahme auf die Fig. 7A bis 7F wird nachfolgend ein bekannter Halbleiterspeicher beschrieben, der ein Verfahren verwendet, bei dem elektrische Ladungen in der Gateelektrode eines Feldeffekttransistors aufrechterhalten werden, wie es in JP-A-8-55918 beschrieben ist. Die Fig. 7A bis 7F sind Diagramme zum Veranschaulichen des Herstellprozesses für ei­ nen derartigen Halbleiterspeicher.
Als Erstes wird, wie es in Fig. 7A dargestellt ist, durch Lithografie und Ätzen in einem p-Halbleitersubstrat 21 ein Graben 22 hergestellt. Dann wird, wie es in Fig. 7B darge­ stellt ist, Siliziumoxid 23 im Graben 22 eingebettet. Dann wird durch Ionenimplantation ein n-Dotierstoff in das Halb­ leitersubstrat 21 eingebracht, der dasselbe in einen Lei­ tungstyp entgegengesetzt zum ursprünglichen überführt, und anschließend wird eine Hochtemperatur-Wärmebehandlung ausge­ führt, um dadurch den Dotierstoff elektrisch zu aktivieren, wodurch ein Source/Drain-Bereich 24 ausgebildet wird.
Als Nächstes wird, wie es in Fig. 7C dargestellt ist, durch selektives Entfernen des in den Graben 22 eingebetteten Si­ liziumoxids 23 ein Graben ausgebildet, und danach wird über­ all Siliziumoxid 25 abgeschieden, das ein Isolator mit nied­ riger Dielektrizitätskonstante ist. Als Nächstes wird, wie es in Fig. 7D dargestellt ist, Bi4T3O12 durch Sputtern im Graben als dielektrischer Film 26 abgeschieden und durch Rückätzen eingebettet.
Als Nächstes wird, wie es in Fig. 7E dargestellt ist, Pt als Gateelektrode 27 auf dem ferroelektrischen Film 26 abge­ schieden. Als Verfahren zum Einbetten des ferroelektrischen Films 26 im Graben 22 ist es auch möglich, mechanisches Po­ lieren, chemisches Polieren oder mechanisch-chemisches Po­ lieren nach dem Abscheiden des ferroelektrischen Films aus­ zuführen. Abschließend werden, wie es in Fig. 7F dargestellt ist, Verbindungen metallischer Source/Drain-Elektroden 28 realisiert, um so den Prozess abzuschließen.
Unter Verwendung des obigen Verfahrens kann, da der Source/­ Drain-Bereich vor der Herstellung des ferroelektrischen Films ausgebildet wird, verhindert werden, dass Bestandsele­ mente des ferroelektrischen Films aufgrund der Wärmebehand­ lung zum Ausbilden des Source/Drain-Bereichs in das Halblei­ tersubstrat eindiffundieren. Auch ist es möglich, da der ferroelektrische Film in Selbstausrichtung mit dem Source/­ Drain-Bereich hergestellt werden kann, einen hoch integrier­ ten nichtflüchtigen Speicher zu realisieren, bei dem die Bauteileabmessungen verkleinert sind.
Jedoch besteht unter Verwendung des oben beschriebenen Pro­ zesses ein Nachteil dahingehend, dass, da Randabschnitte des Grabens bei der Herstellung desselben im Halbleitersubstrat durch Ätzen beschädigt werden, Transistoreigenschaften be­ einträchtigt werden. Ferner liegt, da die Grenzfläche zwi­ schen dem ferroelektrischen Gatefilm und dem Halbleitersub­ strat unter der Oberfläche des Source/Drain-Bereichs liegt, am ferroelektrischen Gatefilm aufgrund der Vorspannung zwi­ schen dem Source- und dem Drainbereich ein horizontales elektrisches Feld an, so dass Vertikalkomponenten der spon­ tanen Polarisation verringert sind, was einen weiteren Nach­ teil bildet.
Bei der die Merkmale des Oberbegriffs des Patentanspruchs 1 offenbarenden JP 11-40683 A muss zur Isolation der gestapel­ ten Diffusionslage 3 µm das im Graben liegende Gate ein Sei­ tenwandisolationsfilm 5 gebildet werden. Ein derartiger Sei­ tenwandisolationsfilm, wie er in dem bekannten ferroelektri­ schen Halbleiterspeicher gemäß der obigen Druckschrift benö­ tigt wird, vergrößert naturgemäß die Abmessungen der Gatestruktur und damit der gesamten Speicherzelle, da Sorge getragen werden muss, dass sich die auf den einander entge­ gengesetzten Seiten des Gates in dem Graben liegenden Seiten­ wandisolierfilme - wenn bei der Bemühung, den ferroelektri­ schen Halbleiterspeicher zu miniaturisieren, der Graben schmaler wird - nicht berühren. Aus diesem Grunde lässt sich die in dieser Druckschrift vorgeschlagene Gatestruktur zusam­ men mit den Seitenwandisolierfilmen in einem schmaleren Gra­ ben nur schwer ausbilden.
Der Erfindung liegt die Aufgabe zugrunde, einen ferroelektri­ schen Halbleiterspeicher und ein von den obigen Nachteilen freies Herstellverfahren dafür zu ermöglichen, durch das der Source-/Drain-Bereich vor der Herstellung des Gates herge­ stellt und der ferroelektrische Gatefilm in Selbstausrichtung mit dem Source-/Drain-Bereich hergestellt werden können, und zwar so, dass der Halbleiterspeicher noch deutlich kleinere Bauelementabmessungen haben kann.
Diese Aufgabe ist hinsichtlich des Speichers durch die Lehre des beigefügten Anspruchs 1 und hinsichtlich des Verfahrens durch die Lehren der unabhängigen Ansprüche 4 und 12 gelöst.
Da bei der Erfindung der ferroelektrische Film in Selbstaus­ richtung mit dem Source/Drain-Bereich hergestellt wird, zei­ gen die Charakteristiken der Speicher, wenn mehrere dersel­ ben auf einem Halbleitersubstrat hergestellt werden, weniger Schwankungen. Auch werden im ferroelektrischen Film selbst nach Abschluss des Herstellprozesses keine Strukturverfor­ mungen wie Risse beobachtet, da auf den ferroelektrischen Film nicht mit Wärme eingewirkt wird. Ferner wird gemäß ei­ ner Dotierstoffanalyse keine Diffusion von Elementen des ferroelektrischen Materials in das Substrat beobachtet, und es wird auch keine Erhöhung des Leckstroms beobachtet.
Demgemäß können durch Herstellen des Source/Drain-Bereichs vor der Gateherstellung und durch Herstellen des ferroelek­ trischen Gatefilms in Selbstausrichtung mit dem Source/­ Drain-Bereich eine Aktivierung des Dotierstoffs im Source/­ Drain-Bereich und sichere Filmqualität des ferroelektrischen Films gleichzeitig erzielt werden, so dass eine Beeinträch­ tigung der Transistoreigenschaften vermeidbar ist. Ferner kann ein hoch integrierter nichtflüchtiger Halbleiterspei­ cher mit verkleinerten Bauteileabmessungen unter Verwendung eines ferroelektrischen Films erhalten werden.
Wenn das Halbleitersubstrat aus Silizium und der dielektri­ sche Pufferfilm aus Bi2SiO5 besteht, kann, wenn Bi2Ti3O12 für den ferroelektrischen Film verwendet wird, dieses Material mit Ausrichtung der C-Achse hergestellt werden, was für An­ steuerung mit niedriger Spannung geeignet ist.
Da beim Verfahren gemäß dem Anspruch 12 ein ferroelektri­ scher Film in Selbstausrichtung mit dem Source-/Drain-Bereich ohne Herstellung oder Beseitigung einer Gateattrappenelektrode hergestellt werden kann, können die erforderlichen Arbeitsstunden für den Prozess gesenkt werden.
Wenn beim Herstellen eines Halbleiterspeichers eine Attrap­ pengateelektrode aus Siliziumnitrid hergestellt wird und ein Zwischenschichtisolator aus Siliziumoxid hergestellt wird, erfüllt die Attrappengateelektrode beim Einebnungsprozess des ersten Zwischenschichtisolators durch einen CMP-Prozess erfolgreich die Funktion eines Stopperfilms.
Die Erfindung wird aus der detaillierten nachfolgenden Be­ schreibung und den beigefügten Zeichnungen, die nur zur Ver­ anschaulichung dienen und demgemäß für die Erfindung nicht beschränkend sind, vollständiger zu verstehen sein.
Fig. 1A bis 1E sind Diagramme für die erste Hälfte eines Herstellprozesses eines Halbleiterspeichers gemäß einem ers­ ten Ausführungsbeispiel der Erfindung;
Fig. 2A bis 2E sind Diagramme für die zweite Hälfte eines Herstellprozesses eines Halbleiterspeichers gemäß dem ersten Ausführungsbeispiel der Erfindung;
Fig. 3A bis 3E sind Diagramme für die erste Hälfte eines Herstellprozesses eines Halbleiterspeichers gemäß einem zweiten Ausführungsbeispiel der Erfindung;
Fig. 4A bis 4E sind Diagramme für die zweite Hälfte eines Herstellprozesses eines Halbleiterspeichers gemäß dem zwei­ ten Ausführungsbeispiel der Erfindung;
Fig. 5A bis 5D sind Diagramme für die erste Hälfte eines Herstellprozesses eines Halbleiterspeichers gemäß einem dritten Ausführungsbeispiel der Erfindung;
Fig. 6A bis 6D sind Diagramme für die zweite Hälfte eines Herstellprozesses eines Halbleiterspeichers gemäß dem drit­ ten Ausführungsbeispiel der Erfindung;
Fig. 7A bis 7F sind Diagramme zum Herstellprozess eines nichtflüchtigen Halbleiterspeichers unter Verwendung eines ferroelektrischen Films als Gateisolator gemäß dem Stand der Technik.
Nachfolgend wird die Erfindung im Einzelnen unter Bezugnahme auf Ausführungsbeispiele derselben beschrieben.
Erstes Ausführungsbeispiel
Die Fig. 1A bis 1E sowie 2A bis 2E sind Diagramme zu einem Herstellprozess eines Halbleiterspeichers gemäß einem ersten Ausführungsbeispiel der Erfindung. In diesen Figuren sind folgende Bestandteile dargestellt: ein p-Halbleitersubstrat 1, ein Feldoxid 2, ein Überzugsoxid 3, ein Attrappengate­ elektrode-Material 4, eine Attrappengateelektrode 4a, ein Source/Drain-Bereich 5, ein erster Zwischenschichtisolator 6, ein Graben 7, ein dielektrischer Pufferfilm 8, ein di­ elektrischer Gatepufferfilm 8a, ein ferroelektrischer Film 9, ein ferroelektrischer Gatefilm 9a, ein Gateelektrodenma­ terial 10, eine Gateelektrode 10a, ein zweiter Zwischen­ schichtisolator 11 und eine Source/Drain-Elektrode 12.
Als Erstes wird, wie es in Fig. 1A dargestellt ist, Silizi­ umoxid durch thermische Oxidation als Feldoxid 2 in einem spezifizierten Bereich eines p-Halbleitersubstrats herge­ stellt, das als p-Halbleitersubstrat 1 verwendet wird. Als Nächstes wird, wie es in Fig. 1B dargestellt ist, in einem Oberflächenabschnitt des p-Halbleitersubstrats 1, dort wo kein Feldoxid 2 vorhanden ist, Siliziumoxid durch thermische Oxidation als Überzugsoxid 3 hergestellt. Ferner wird auf der gesamten Oberfläche des p-Halbleitersubstrats 1 durch einen CVD-Prozess Siliziumnitrid als Attrappengateelektrode- Material 4 hergestellt.
Als Nächstes wird, wie es in Fig. 1C dargestellt ist, das Attrappengateelektrode-Material 4 durch Lithografie und Tro­ ckenätzen strukturiert, wodurch die Attrappengateelektrode 4a unmittelbar über dem Kanalausbildungsbereich des p-Halb­ leitersubstrats 1 hergestellt wird. Anschließend wird, unter Verwendung der Attrappengateelektrode 4a als Dotierstoff- Implantationsmaske, ein n-Dotierstoff, nämlich Arsen (As), durch Ionenimplantation in die gesamte Oberfläche des p- Halbleitersubstrats 1 eingebracht, und ferner wird eine Hochtemperatur-Wärmebehandlung zum Aktivieren des Dotier­ stoffs ausgeführt, wodurch ein n-Source/Drain-Bereich 5 in Selbstausrichtung mit der Attrappengateelektrode 4a ausge­ bildet wird. Dann wird, wie es in Fig. 1D dargestellt ist, Siliziumoxid durch einen CVD-Prozess als erster Zwischen­ schichtisolator 6 auf der gesamten Oberfläche des p-Halblei­ tersubstrats 1 hergestellt, wodurch die Attrappengateelek­ trode 4a beschichtet wird.
Als Nächstes wird, wie es in Fig. 1E dargestellt ist, unter Verwendung der Attrappengateelektrode 4a als Stopperfilm, der erste Zwischenschichtisolator 6 einem Einebnungsprozess unterzogen, wodurch die Oberfläche der Attrappengateelektro­ de 4a freigelegt wird. Außerdem wird für den Einebnungspro­ zess ein CMP(chemisch-mechanisches Polieren)-Prozess verwen­ det. Bei diesem Einebnungsprozess wird gleichzeitig auch das Feldoxid 2 eingeebnet.
Als Nächstes wird, wie es in Fig. 2A dargestellt ist, nur die Attrappengateelektrode 4a selektiv durch eine Lösung auf Phosphatbasis entfernt, wodurch im Zwischenschichtisolator 6 der Graben 7 so ausgebildet wird, dass er die Oberfläche des p-Halbleitersubstrats 1 in Selbstausrichtung mit dem Source/­ Drain-Bereich 5 erreicht. Anschließend wird das am Boden des Grabens 7 verbliebene Überzugsoxid 3 durch selektives Ätzen mit einem Material auf Fluorbasis entfernt, wodurch die Oberfläche des p-Halbleitersubstrats 1 freigelegt wird. Bei diesem Prozess ändern sich, da die Bearbeitungszeit zum Ent­ fernen des Überzugsoxids 3 sehr kurz ist, die Filmdicke des ersten Zwischenschichtisolators 6 und die Konfiguration des Grabens 7 beinahe nicht.
Als Nächstes wird, wie es in Fig. 2B dargestellt ist, Bi2SiO5 durch einen CVD-Prozess als dielektrischer Puffer­ film 8 auf der gesamten Oberfläche des p-Halbleitersubstrats 1 hergestellt, und anschließend wird Bi4T3O12 (nachfolgend als "BIT" bezeichnet) durch einen CVD-Prozess als ferroelek­ trischer Film 9 hergestellt, und ferner wird Pt durch Sput­ tern als Gateelektrodenmaterial 10 hergestellt. In diesem Fall ist das den dielektrischen Pufferfilm 8 bildende Bi2SiO5 dadurch gekennzeichent, dass es die Ausrichtung {100} aufweist, wenn es auf einkristallinem Silizium und Si­ liziumoxid hergestellt wird. Wenn das den ferroelektrischen Film 9 bildende BIT auf derartigem Bi2SiO5 mit der Ausrich­ tung {100} hergestellt wird, ist epitaktisches Wachstum von BIT mit Ausrichtung in der C-Achse möglich, was für Ansteue­ rung mit niedriger Spannung günstig ist.
Als Nächstes wird, wie es in Fig. 2C dargestellt ist, konti­ nuierliches Strukturieren unter Verwendung von Lithografie und Trockenätzen so ausgeführt, dass zumindest das Gateelek­ trodenmaterial 10, der ferroelektrische Film 9 und der di­ elektrische Pufferfilm 8, wie innerhalb des Grabens 7 ausge­ bildet, verbleiben, wodurch ein Gate aus der Gateelektrode 10a, dem ferroelektrischen Gatefilm 9a und dem dielektri­ schen Gatepufferfilm 8a in Selbstausrichtung mit dem Source/­ Drain-Bereich 5 ausgebildet ist.
Als Nächstes wird, wie es in Fig. 2D dargestellt ist, Sili­ ziumoxid durch einen CVD-Prozess als zweiter Zwischen­ schichtisolator 11 auf der gesamten Oberfläche des p-Halb­ leitersubstrats 1 hergestellt, wodurch das Gate überzogen wird.
Abschließend wird, wie es in Fig. 2E dargestellt ist, ein Kontaktloch, das sich durch den zweiten Zwischenschichtiso­ lator 11 und den ersten Zwischenschichtisolator 6 bis zum Source/Drain-Bereich 5 erstreckt, durch eine bekannte Tech­ nik hergestellt, und dieses Kontaktloch wird durch einen Sputterprozess mit einem elektrisch leitenden Material auf­ gefüllt, wodurch die Source/Drain-Elektrode 12 ausgebildet ist und der Prozess abgeschlossen ist.
Obwohl bei diesem Ausführungsbeispiel BIT für den ferroelek­ trischen Film verwendet ist, ist es auch möglich, (PbxLa1-x)(ZryTi1-y)O3 (0 ≦ x, y ≦ 1), SrBi2(TaxNb1-x)2O9 (0 ≦ x ≦ 1), BaMgF4 oder dergleichen zu verwenden. Auch wur­ de zwar Bi2SiO5 für den dielektrischen Pufferfilm verwendet, jedoch können alternativ CeO2, Y2O3, ZrO2, MgO, SrTiO3, SiO2 und dergleichen verwendet werden.
Beim Ausführungsbeispiel wurde zwar Pt als Gateelektrodenma­ terial verwendet, jedoch kann dieses auch aus Ir, Ru, Au, Ag, Al, Rh, Os oder anderen metallischen Materialien und de­ ren Oxidmaterialien, oder aus Polysilizium, bestehen. Ferner kann der Halbleiterspeicher vom Feldeffekttyp gemäß dem ers­ ten Ausführungsbeispiel auch ein solcher sein, bei dem ein p-Source/Drain-Bereich auf einem n-Halbleitersubstrat ausge­ bildet ist.
Zweites Ausführungsbeispiel
Die Fig. 3A bis 3E und 4A bis 4E sind Diagramme zu einem Herstellprozess für einen Halbleiterspeicher gemäß einem zweiten Ausführungsbeispiel der Erfindung. Komponenten, die mit solchen in den Fig. 1A bis 1E und 2A bis 2E identisch sind, sind mit denselben Bezugszahlen gekennzeichnet, und ihre Beschreibung wird weggelassen. Dieses Ausführungsbei­ spiel ist eine Modifizierung des ersten Ausführungsbei­ spiels, bei dem der dielektrische Gatepufferfilm 8a nur auf der Bodenfläche des Grabens 7 ausgebildet ist. Im Ergebnis dieser Anordnung ist die Ausrichtung zwischen dem ferroelek­ trischen Gatefilm 9a und dem Source/Drain-Bereich 5 verbes­ sert.
Als Erstes wird, wie es in Fig. 3A dargestellt ist, Sili­ ziumoxid durch eine bekannte Technik als Feldoxid 2 in einem spezifizierten Bereich eines als p-Halbleitersubstrat 1 ver­ wendeten p-Siliziumsubstrats hergestellt. Als Nächstes wird, wie es in Fig. 3B dargestellt ist, auf der gesamten Oberflä­ che des p-Halbleitersubstrats 1 Bi2SiO5 durch einen CVD-Pro­ zess als dielektrischer Pufferfilm 8 hergestellt, und an­ schließend wird durch einen CVD-Prozess Siliziumnitrid als Attrappengateelektrode-Material 4 hergestellt.
Als Nächstes werden, wie es in Fig. 3C dargestellt ist, das Attrappengateelektrode-Material 4 und der dielektrische Puf­ ferfilm 8 durch Lithografie und Trockenätzen kontinuierlich strukturiert, wodurch die Attrappengateelektrode 4a über dem dielektrischen Gatepufferfilm 8a unmittelbar über dem Kanal­ ausbildungsbereich des p-Halbleitersubstrats 1 hergestellt wird. Anschließend wird, unter Verwendung der Attrappengate­ elektrode 4a als Dotierstoff-Implantationsmaske, ein n-Do­ tierstoff, nämlich As, durch Ionenimplantation in die gesam­ te Oberfläche des p-Halbleitersubstrats 1 eingebracht, und ferner wird eine Hochtemperatur-Wärmebehandlung zum Aktivie­ ren des Dotierstoffs ausgeführt, wodurch ein n-Source/Drain- Bereich 5 in Selbstausrichtung mit der Attrappengateelektro­ de 4a ausgebildet wird.
Als Nächstes wird, wie es in Fig. 3D dargestellt ist, Sili­ ziumoxid durch einen CVD-Prozess als erster Zwischenschicht­ isolator 6 auf der gesamten Oberfläche des p-Halbleitersub­ strats 1 hergestellt, wodurch die Attrappengateelektrode 4a und der dielektrische Gatepufferfilm 8a überzogen werden.
Als Nächstes wird, wie es in Fig. 3E dargestellt ist, unter Verwendung der Attrappengateelektrode 4a als Stopperfilm der erste Zwischenschichtisolator 6 einem Einebnungsprozess un­ terzogen, wodurch die Oberfläche der Attrappengateelektrode 4a freigelegt wird. Außerdem wird für den Einebnungsprozess ein CMP-Prozess verwendet. Bei diesem Einebnungsprozess wird gleichzeitig auch das Feldoxid 2 eingeebnet.
Als Nächstes wird, wie es in Fig. 4A dargestellt ist, die Attrappengateelektrode 4a durch eine Lösung auf Phosphatba­ sis selektiv entfernt, wodurch der Graben 7 im ersten Zwi­ schenschichtisolator 6 so ausgebildet wird, dass er die Oberfläche des dielektrischen Pufferfilms 8a in Selbstaus­ richtung mit dem Source/Drain-Bereich 5 erreicht.
Als Nächstes wird, wie es in Fig. 4B dargestellt ist, BIT durch einen CVD-Prozess als ferroelektrischer Film 9 auf der gesamten Oberfläche des p-Halbleitersubstrats 1 hergestellt, und ferner wird durch Sputter Pt als Gateelektrodenmaterial 10 hergestellt. Als Nächstes wird, wie es in Fig. 4C darge­ stellt ist, kontinuierliches Strukturieren unter Verwendung von Lithografie und Trockenätzen so ausgeführt, dass zumin­ dest das Gateelektrodenmaterial 10 und der ferroelektrische Film 9, wie innerhalb des Grabens 7 ausgebildet, verbleiben, wodurch ein Gate aus der Gateelektrode 10a, dem ferroelek­ trischen Gatefilm 9a und dem dielektrischen Gatepufferfilm 8a in Selbstausrichtung mit dem Source/Drain-Bereich 5 aus­ gebildet ist.
Als Nächstes wird, wie es in Fig. 4D dargestellt ist, Sili­ ziumoxid durch einen CVD-Prozess als zweiter Zwischen­ schichtisolator 11 auf der gesamten Oberfläche des p-Halb­ leitersubstrats 1 hergestellt, wodurch das Gate überzogen wird. Abschließend wird, wie es in Fig. 4E dargestellt ist, ein Kontaktloch, das sich durch den zweiten Zwischenschicht­ isolator 11 und den ersten Zwischenschichtisolator 6 bis zum Source/Drain-Bereich 5 erstreckt, durch eine bekannte Tech­ nik hergestellt, und das Kontaktloch wird durch einen Sput­ terprozess mit einem elektrisch leitenden Material aufge­ füllt, wodurch die Source/Drain-Elektrode 12 hergestellt wird und der Prozess abgeschlossen wird.
Drittes Ausführungsbeispiel
Die Fig. 5A bis 5D und 6A bis 6D sind Diagramme zu einem Herstellprozess für einen Halbleiterspeicher gemäß einem dritten Ausführungsbeispiel der Erfindung. Komponenten, die mit solchen in den Fig. 1A bis 1E sowie 2A bis 2E identisch sind, sind mit denselben Bezugszahlen gekennzeichnet, und ihre Beschreibung wird weggelassen. Dieses Ausführungsbei­ spiel ist eine Modifizierung des ersten Ausführungsbei­ spiels, wobei eine auf der Oberfläche des p-Halbleitersub­ strats 1 ausgebildete n-Dotierstoff-Diffusionsschicht durch Ausbilden einer p-Dotierstoff-Diffusionsschicht 14 im Kanal­ ausbildungsbereich in den Source/Drain-Bereich 5 unterteilt ist. Im Ergebnis dieser Vorgehensweise ist es möglich, den ferroelektrischen Gatefilm 9a ohne Verwendung irgendeiner Attrappengateelektrode in Selbstausrichtung mit dem Source/­ Drain-Bereich 5 herzustellen.
Als Erstes wird, wie es in Fig. 5A dargestellt ist, Sili­ ziumoxid durch eine bekannte Technik als Feldoxid 2 in einem spezifizierten Bereich eines als p-Halbleitersubstrat 1 ver­ wendeten p-Siliziumsubstrats hergestellt. Als Nächstes wird, wie es in Fig. 5B dargestellt ist, der n-Dotierstoff Arsen durch Ionenimplantation in die gesamte Oberfläche des p- Halbleitersubstrats 1 eingebracht, und ferner wird eine Hochtemperatur-Wärmebehandlung zum Aktivieren des Dotier­ stoffs ausgeführt, wodurch an der Oberfläche des p-Halblei­ tersubstrats 1 ein n-Dotierstoff-Diffusionsbereich 13 ausge­ bildet wird. Diese Wärmebehandlung kann jedoch weggelassen werden, und stattdessen kann eine Wärmebehandlung genutzt werden, die später zur Ausbildung des Source/Drain-Bereichs 5 ausgeführt wird.
Als Nächstes wird, wie es in Fig. 5C dargestellt ist, Sili­ ziumoxid durch einen CVD-Prozess als erster Zwischenschicht­ isolator 6 auf der gesamten Oberfläche des p-Halbleitersub­ strats 1 hergestellt.
Als Nächstes wird, wie es in Fig. 5D dargestellt ist, der erste Zwischenschichtisolator 6 unter Verwendung von Litho­ grafie und Trockenätzen strukturiert, wodurch der Graben 7, der die Oberfläche des p-Halbleitersubstrats 1 erreicht, un­ mittelbar über dem Kanalausbildungsbereich des p-Halbleiter­ substrats 1 hergestellt wird. Anschließend wird, unter Ver­ wendung des ersten Zwischenschichtisolators 6 als Dotier­ stoff-Implantationsmaske, ein p-Dotierstoff, nämlich Bor, durch Ionenimplantation in die gesamte Oberfläche des p- Halbleitersubstrats 1 eingebracht, und ferner wird eine Hochtemperatur-Wärmebehandlung zum Aktivieren des Dotier­ stoffs ausgeführt, wodurch unmittelbar unter dem Graben 7 ein p-Dotierstoff-Diffusionsbereich 14 ausgebildet wird. So wird der n-Source/Drain-Bereich 5 in Selbstausrichtung mit dem Graben 7 hergestellt.
Als Nächstes wird, wie es in Fig. 6A dargestellt ist, Bi2SiO5 durch einen CVD-Prozess als dielektrischer Puffer­ film 8 auf der gesamten Oberfläche des p-Halbleitersubstrats 1 hergestellt, anschließend wird BIT durch einen CVD-Prozess als ferroelektrischer Film 9 hergestellt, und ferner wird durch Sputtern Pt als Gateelektrodenmaterial 10 hergestellt.
Als Nächstes wird, wie es in Fig. 6B dargestellt ist, unter Verwendung von Lithografie und Trockenätzen kontinuierliches Strukturieren so ausgeführt, dass zumindest das Gateelektro­ denmaterial 10, der ferroelektrische Film 9 und der dielek­ trische Pufferfilm 8, wie innerhalb des Grabens 7 ausgebil­ det, verbleiben, wodurch ein Gate aus der Gateelektrode 10a, dem ferroelektrischen Gatefilm 9a und dem dielektrischen Gatepufferfilm 8a in Selbstausrichtung mit dem Source/Drain- Bereich 5 ausgebildet ist.
Als Nächstes wird, wie es in Fig. 6C dargestellt ist, Sili­ ziumoxid durch einen CVD-Prozess als zweiter Zwischen­ schichtisolator 11 auf der gesamten Oberfläche des p-Halb­ leitersubstrats 1 hergestellt, wodurch das Gate überzogen wird. Abschließend wird, wie es in Fig. 6C dargestellt ist, ein Kontaktloch, das sich durch den zweiten Zwischenschicht­ isolator 11 und den ersten Zwischenschichtisolator 6 bis zum Source/Drain-Bereich 5 erstreckt, durch eine bekannte Tech­ nik hergestellt, und dieses Kontaktloch wird durch einen Sputterprozess mit einem elektrisch leitenden Material auf­ gefüllt, wodurch die Source/Drain-Elektrode 12 hergestellt wird und der Prozess abgeschlossen wird.

Claims (17)

1. Halbleiterspeicher, der aufweist:
ein Halbleitersubstrat (1) eines ersten Leitungstyps;
einen Source-/Drain-Bereich (5) eines zweiten Leitungstyps entgegen­ gesetzt dem ersten Leitungstyp, der in dem Halbleitersubstrat (1) ausgebildet ist;
einen Zwischenschichtisolator (6), der auf dem Halbleitersubstrat (1) ausgebildet ist;
einen Graben (7), der in Selbstausrichtung zu dem Source-/Drain-Be­ reich (5) im Zwischenschichtisolator (6) ausgebildet ist und sich bis zur Ober­ fläche des Halbleitersubstrats (1) erstreckt, und
ein Gate, das zumindest im Inneren des Grabens (7) gebildet ist,
dadurch gekennzeichnet, dass
das Gate einen dielektrischen Gatepufferfilm (8a), einen ferroelektri­ schen Gatefilm (9a) und eine Gateelektrode (10a) enthält, die in dieser Reihen­ folge gestapelt sind, wobei wenigstens der Gatepufferfilm (8a) und/oder der ferroelektrische Gatefilm (9a) in Kontakt mit den durch den Zwischenschicht­ isolator (6) definierten Seiten des Grabens (7) stehen.
2. Halbleiterspeicher nach Anspruch 1, dadurch gekennzeichnet, dass das Gate eine Laminatstruktur aus dem ferroelektrischen Gatefilm (9a) und der Gateelektrode (10a) in dieser Reihenfolge ausgehend von der Seite des Halbleitersubstrats (1) hat.
3. Halbleiterspeicher nach Anspruch 2, dadurch gekennzeichnet, dass der dielektrische Gatepufferfilm (8a) zwischen dem ferroelektrischen Gatefilm (9a) und dem Halbleitersubstrat (1) liegt.
4. Verfahren zum Herstellen eines Halbleiterspeichers, mit den folgenden Schritten:
  • - Herstellen eines Attrappengateelektrode-Materials (4) auf der gesamten Oberfläche eines Halbleitersubstrats (1) vom ersten Leitungstyp;
  • - Herstellen einer Attrappengateelektrode (4a) unmittelbar über dem Ka­ nalausbildungsbereich des Halbleitersubstrats durch Strukturieren des At­ trappengateelektrode-Materials (4);
  • - Herstellen eines Source-/Drain-Bereichs (5) vom zweiten Leitungstyp, entgegengesetzt zum ersten Leitungstyp, in Selbstausrichtung mit der Attrap­ pengateelektrode (4a) durch Ionenimplantieren eines Dotierstoffs vom zweiten Leitungstyp unter Verwendung der Attrappengateelektrode (4a) als Dotierstof­ fimplantationsmaske, und anschließendes Ausführen einer Wärmebehandlung zum Aktivieren des Dotierstoffs;
  • - Herstellen eines Zwischenschichtisolators (6) auf der gesamten Fläche;
  • - Freilegen der Oberfläche der Attrappengateelektrode (4a) dadurch, dass der Zwischenschichtisolator (6) einem Einebnungsprozess unterzogen wird;
  • - Herstellen eines Grabens (7) im Zwischenschichtisolator (6), der die Oberfläche des Halbleitersubstrats erreicht, in Selbstausrichtung mit dem Source-/Drain-Bereich (5) durch selektives Entfernen nur der Attrappen­ gateelektrode (4a);
  • - Einbetten eines Gateelektrodenmaterials (10) und eines ferroelektri­ schen Films (9) in den Graben (7) dadurch, dass der ferroelektrische Film (9) und das Gateelektrodenmaterial (10) sequenziell in dieser Reihenfolge auf der gesamten Fläche hergestellt werden; und
  • - Herstellen eines Gates, bestehend aus einer Gateelektrode (10a) und einem ferroelektrischen Gatefilm (9a), in Selbstausrichtung mit dem Source-/ Drain-Bereich (5) durch Strukturieren des Gateelektrodenmaterials (10) und des ferroelektrischen Films (9).
5. Verfahren nach Anspruch 4, gekennzeichnet durch die folgenden Schritte:
  • - Einbetten eines dielektrischen Pufferfilms (8) in den Graben (7) da­ durch, dass der dielektrische Pufferfilm vor dem ferroelektrischen Film und dem Gateelektrodenmaterial nach Herstellung des Grabens (7) auf der gesam­ ten Oberfläche hergestellt wird; und
  • - Herstellen eines Gates aus einer Gateelektrode (10a), einem ferroelek­ trischen Gatefilm (9a) und einem dielektrischen Gatepufferfilm (8a) in Selbst­ ausrichtung mit dem Source-/Drain-Bereich (5) durch Strukturieren des Ga­ teelektrodenmaterials (10), des ferroelektrischen Films (9) und des dielektri­ schen Pufferfilms (8).
6. Verfahren nach Anspruch 4, gekennzeichnet durch die folgenden Schritte:
- Herstellen eines dielektrischen Pufferfilms (8) vor dem Herstellen eines Attrappengateelektrode-Materials (4) auf der gesamten Oberfläche eines Halb­ leitersubstrats (1) vom ersten Leitungstyp;
  • - Herstellen einer Attrappengateelektrode (4a) und eines dielektrischen Gatepufferfilms (8a) unmittelbar über dem Kanalausbildungsbereich des Halb­ leitersubstrats durch Strukturieren des Attrappengateelektrode-Materials (4) und des dielektrischen Pufferfilms (8);
  • - Herstellen eines Grabens (7) im Zwischenschichtisolator, in Selbstaus­ richtung mit dem Source-/Drain-Bereich (5) durch selektives Entfernen nur der Attrappengateelektrode (4a);
  • - Herstellen eines die Oberfläche des dielektrischen Gatepufferfilms er­ reichenden Grabens (7) in Selbstausrichtung mit dem Source-/Drain-Bereich (5) durch selektives Entfernen nur der Attrappengateelektrode (4a); und
  • - Herstellen eines Gates aus einer Gateelektrode (10a), einem ferroelek­ trischen Gatefilm (9a) und dem dielektrischen Gatepufferfilm (8a) in Selbstaus­ richtung mit dem Source-/Drain-Bereich (5) durch Strukturieren des Gateelek­ trodenmaterials (10) und des ferroelektrischen Films (9).
7. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass das Halb­ leitersubstrat (1) ein Siliziumsubstrat ist und der dielektrische Pufferfilm (8) aus Bi2SiO5 hergestellt wird.
8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass das Halb­ leitersubstrat (1) ein Siliziumsubstrat ist und der dielektrische Pufferfilm (8) aus Bi2SiO5 hergestellt wird.
9. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die Ober­ fläche des Zwischenschichtisolators (6) und die Oberfläche der Attrappen­ gateelektrode (4) dadurch in dieselbe Fläche gebracht werden, dass für den Zwischenschichtisolator (6) ein Einebnungsprozess unter Verwendung eines chemisch-mechanischen Polierprozesses ausgeführt wird.
10. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Ober­ fläche des Zwischenschichtisolators (6) und die Oberfläche der Attrappen­ gateelektrode (4) dadurch in dieselbe Fläche gebracht werden, dass für den Zwischenschichtisolator (6) ein Einebnungsprozess unter Verwendung eines chemisch-mechanischen Polierprozesses ausgeführt wird.
11. Verfahren nach Anspruch 6, dadurch gekennzeichnet, dass die Ober­ fläche des Zwischenschichtisolators (6), die Oberfläche der Attrappengateelek­ trode (4) und eine Fläche des Bauelemente isolierenden Feldoxids (2) dadurch in dieselbe Fläche gebracht werden, dass für den Zwischenschichtisolator (6) ein Einebnungsprozess unter Verwendung eines chemisch-mechanischen Po­ lierprozesses ausgeführt wird.
12. Verfahren zum Herstellen eines Halbleiterspeichers, mit den folgenden Schritten:
  • - Herstellen, in einem Halbleitersubstrat (1) vom ersten Leitungstyp, ei­ nes Dotierstoff-Diffusionsbereichs (14) vom zweiten Leitungstyp entgegenge­ setzt dem ersten Leitungstyp durch Ionenimplantieren eines Dotierstoffs vom zweiten Leitungstyp in die gesamte Oberfläche des Halbleitersubstrats;
  • - Herstellen eines Zwischenschichtisolators (6) auf der gesamten Ober­ fläche,
  • - Herstellen eines Grabens (7) im Zwischenschichtisolator (6), der die Oberfläche des Halbleitersubstrats (1) unmittelbar über einem Kanalausbil­ dungsbereich des Halbleitersubstrats (1) erreicht, durch Strukturieren des Zwischenschichtisolators (6);
  • - Herstellen eines Source-/Drain-Bereichs (5) vom zweiten Leitungstyp in Selbstausrichtung mit dem Graben durch Ionenimplantation eines Dotier­ stoffs vom ersten Leitungstyp unter Verwendung des Zwischenschichtisolators (6) als Dotierstoff-Implantationsmaske, und anschließendes Ausführen einer Wärmebehandlung zum Aktivieren des Dotierstoffs, sodass der Dotierstoff-Dif­ fusionsbereich vom zweiten Leitungstyp unmittelbar unter dem Graben zu ei­ nem Dotierstoff-Diffusionsbereich vom ersten Leitungstyp wird;
  • - Einbetten eines Gateelektrodenmaterials (10) und eines ferroelektri­ schen Films (9) in den Graben dadurch, dass der ferroelektrische Film (9) und das Gateelektrodenmaterial (10) sequenziell in dieser Reihenfolge auf der ge­ samten Oberfläche hergestellt werden; und
  • - Herstellen eines Gates aus einer Gateelektrode (10a) und einem ferro­ elektrischen Gatefilm (9a) in Selbstausrichtung mit dem Source-/Drain-Be­ reich (5) durch Strukturieren des Gateelektrodenmaterials (10) und des ferro­ elektrischen Films (9).
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, dass die Wär­ mebehandlung zum Aktivieren des Dotierstoffs vom zweiten Leitungstyp nach dem Implantieren desselben in die gesamte Oberfläche des Halbleitersubstrats (1) vom ersten Leitungstyp ausgeführt wird.
14. Verfahren nach Anspruch 12, gekennzeichnet durch die folgenden Schritte:
  • - Einbetten eines dielektrischen Pufferfilms (8) in den Graben (7) dadurch, dass der dielektrische Pufferfilm (8) vor dem ferroelektrischen Film und dem Gateelektrodenmaterial auf der gesamten Fläche hergestellt wird; und
  • - Herstellen eines Gates aus der Gateelektrode (10a), den ferroelektri­ schen Gatefilm (9a) und einem dielektrischen Gatepufferfilm (8a) in Selbstaus­ richtung mit dem Source-/Drain-Bereich (6) durch Strukturieren des Gateelektrodenmaterials (10), des ferrorelektrischen Films (9) und des dielek­ trischen Pufferfilms (8).
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, dass das Halb­ leitersubstrat (1) ein Siliziumsubstrat ist und der dielektrische Pufferfilm (8) aus Bi2SiO5 hergestellt wird.
16. Verfahren nach einem der Ansprüche 4 bis 15, dadurch gekennzeich­ net, dass als Attrappengateelektrode-Material (4) Siliziumnitrid verwendet wird und der Zwischenschichtisolator (6) aus Siliziumoxid hergestellt wird.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594611B2 (en) 2012-11-20 2023-02-28 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7030435B2 (en) * 2000-08-24 2006-04-18 Cova Technologies, Inc. Single transistor rare earth manganite ferroelectric nonvolatile memory cell
JP2002110932A (ja) * 2000-09-28 2002-04-12 Toshiba Corp 半導体装置及びその製造方法
JP4285899B2 (ja) * 2000-10-10 2009-06-24 三菱電機株式会社 溝を有する半導体装置
WO2002071477A1 (en) 2001-03-02 2002-09-12 Cova Technologies Incorporated Single transistor rare earth manganite ferroelectric nonvolatile memory cell
US6602720B2 (en) * 2001-03-28 2003-08-05 Sharp Laboratories Of America, Inc. Single transistor ferroelectric transistor structure with high-K insulator and method of fabricating same
US6531324B2 (en) * 2001-03-28 2003-03-11 Sharp Laboratories Of America, Inc. MFOS memory transistor & method of fabricating same
KR100412141B1 (ko) * 2001-12-29 2003-12-31 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
US6531325B1 (en) * 2002-06-04 2003-03-11 Sharp Laboratories Of America, Inc. Memory transistor and method of fabricating same
US7066088B2 (en) * 2002-07-31 2006-06-27 Day International, Inc. Variable cut-off offset press system and method of operation
US6825517B2 (en) * 2002-08-28 2004-11-30 Cova Technologies, Inc. Ferroelectric transistor with enhanced data retention
US6888736B2 (en) 2002-09-19 2005-05-03 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US6714435B1 (en) 2002-09-19 2004-03-30 Cova Technologies, Inc. Ferroelectric transistor for storing two data bits
US20040175907A1 (en) * 2003-03-07 2004-09-09 Taiwan Semiconductor Manfacturing Company Method of fabricating a salicided device using a dummy dielectric layer between the source/drain and the gate electrode
KR100543528B1 (ko) * 2003-08-26 2006-01-31 한국과학기술연구원 식각 선택비가 큰 버퍼층을 이용한 자기정렬 강유전체게이트 트랜지스터의 제조방법
US7413956B2 (en) * 2005-07-13 2008-08-19 Magnachip Semiconductor, Ltd. Semiconductor device manufacturing method
US7329548B2 (en) * 2005-08-30 2008-02-12 Sharp Laboratories Of America, Inc. Integration processes for fabricating a conductive metal oxide gate ferroelectric memory transistor
IT1400933B1 (it) 2010-06-21 2013-07-02 St Microelectronics Srl Touch sensor and method of forming a touch sensor.
US8488361B2 (en) 2011-02-01 2013-07-16 Stmicroelectronics S.R.L. Memory support provided with memory elements of ferroelectric material and improved non-destructive reading method thereof
ITTO20110181A1 (it) 2011-02-01 2012-08-02 St Microelectronics Srl Supporto di memorizzazione provvisto di elementi di materiale ferroelettrico e relativo metodo di lettura non distruttiva
US9337293B2 (en) * 2013-02-22 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having electrode and manufacturing method thereof
US9263577B2 (en) * 2014-04-24 2016-02-16 Micron Technology, Inc. Ferroelectric field effect transistors, pluralities of ferroelectric field effect transistors arrayed in row lines and column lines, and methods of forming a plurality of ferroelectric field effect transistors
TWI712171B (zh) * 2017-06-07 2020-12-01 聯華電子股份有限公司 半導體元件
US10522614B2 (en) 2018-02-23 2019-12-31 Globalfoundries Singapore Pte. Ltd. Method to fabricate capacitance-matching FET and related device
US11018239B2 (en) * 2019-04-13 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11170834B2 (en) 2019-07-10 2021-11-09 Micron Technology, Inc. Memory cells and methods of forming a capacitor including current leakage paths having different total resistances
US11791383B2 (en) 2021-07-28 2023-10-17 Infineon Technologies Ag Semiconductor device having a ferroelectric gate stack

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01140683A (ja) * 1987-11-26 1989-06-01 Matsushita Electric Ind Co Ltd 超電導薄膜の形成方法
JPH0855918A (ja) * 1994-08-11 1996-02-27 Nec Corp 電界効果型半導体メモリ装置の構造およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5523964A (en) * 1994-04-07 1996-06-04 Symetrix Corporation Ferroelectric non-volatile memory unit
JPH10189966A (ja) * 1996-12-26 1998-07-21 Toshiba Corp 半導体装置及びその製造方法
JPH1140683A (ja) 1997-07-22 1999-02-12 Hitachi Ltd 半導体記憶装置及びその製造方法
US6087208A (en) * 1998-03-31 2000-07-11 Advanced Micro Devices, Inc. Method for increasing gate capacitance by using both high and low dielectric gate material

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01140683A (ja) * 1987-11-26 1989-06-01 Matsushita Electric Ind Co Ltd 超電導薄膜の形成方法
JPH0855918A (ja) * 1994-08-11 1996-02-27 Nec Corp 電界効果型半導体メモリ装置の構造およびその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11594611B2 (en) 2012-11-20 2023-02-28 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions

Also Published As

Publication number Publication date
KR20000062649A (ko) 2000-10-25
US6335550B1 (en) 2002-01-01
JP2000252372A (ja) 2000-09-14
KR100375750B1 (ko) 2003-03-15
DE10008580A1 (de) 2000-09-07

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