JPH0855918A - 電界効果型半導体メモリ装置の構造およびその製造方法 - Google Patents
電界効果型半導体メモリ装置の構造およびその製造方法Info
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- JPH0855918A JPH0855918A JP6189610A JP18961094A JPH0855918A JP H0855918 A JPH0855918 A JP H0855918A JP 6189610 A JP6189610 A JP 6189610A JP 18961094 A JP18961094 A JP 18961094A JP H0855918 A JPH0855918 A JP H0855918A
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Abstract
(57)【要約】
【目的】 ソース・ドレイン領域に対し自己整合的に強
誘電体ゲート絶縁膜を設けることができ、ソース・ドレ
イン領域の不純物の活性化と強誘電体膜質の確保、トラ
ンジスタ特性の劣化防止を図った電界効果型半導体メモ
リ装置およびその製造方法を提供する。 【構成】 半導体基板１０１に溝１０２を形成し、溝を
Ｓｉ酸化膜１０３で埋め込み、不純物を注入し、高温の
熱処理を行って、ソース・ドレイン領域１０４を形成
し、Ｓｉ酸化膜を除去し、低誘電率絶縁膜１０５を設
け、ゲート電極１０７およびソース・ドレイン電極１０
８を形成する。
誘電体ゲート絶縁膜を設けることができ、ソース・ドレ
イン領域の不純物の活性化と強誘電体膜質の確保、トラ
ンジスタ特性の劣化防止を図った電界効果型半導体メモ
リ装置およびその製造方法を提供する。 【構成】 半導体基板１０１に溝１０２を形成し、溝を
Ｓｉ酸化膜１０３で埋め込み、不純物を注入し、高温の
熱処理を行って、ソース・ドレイン領域１０４を形成
し、Ｓｉ酸化膜を除去し、低誘電率絶縁膜１０５を設
け、ゲート電極１０７およびソース・ドレイン電極１０
８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に、強
誘電体容量素子を有する半導体メモリ装置およびその製
造方法に関する。
誘電体容量素子を有する半導体メモリ装置およびその製
造方法に関する。
【０００２】
【従来の技術】これまでに半導体メモリ装置、特に、強
誘電体を利用した不揮発性メモリ装置が提案されている
が、その情報保持方式は大きく分けて、２つの方法に分
けることができる。一つは、信号経路ゲートとなるスイ
ッチング素子と容量素子とを組み合わせ、情報を容量素
子電極に電荷として保持する方法（特開昭６３−２０１
９９８号公報等）、もう一つは、電界効果型トランジス
タのゲート絶縁膜に強誘電体を使用しその強誘電性か
ら、しきい値電圧を制御する方法（特開昭４８−９１９
８３号公報、特開昭５０−１５４４６号公報等）であ
る。本発明は、後者の方法に関連している。
誘電体を利用した不揮発性メモリ装置が提案されている
が、その情報保持方式は大きく分けて、２つの方法に分
けることができる。一つは、信号経路ゲートとなるスイ
ッチング素子と容量素子とを組み合わせ、情報を容量素
子電極に電荷として保持する方法（特開昭６３−２０１
９９８号公報等）、もう一つは、電界効果型トランジス
タのゲート絶縁膜に強誘電体を使用しその強誘電性か
ら、しきい値電圧を制御する方法（特開昭４８−９１９
８３号公報、特開昭５０−１５４４６号公報等）であ
る。本発明は、後者の方法に関連している。
【０００３】図４に、特開昭４８−９１９８３号公報で
示される半導体メモリ装置の例について説明する。素子
分離されたｐ型半導体基板３０１と、この基板の表面上
に形成された、ｎ型の伝導型のソース・ドレイン領域３
０４と、自発分極特性を有する強誘電体膜のゲート絶縁
膜３０６と、ゲート電極３０７と、ソース・ドレイン電
極３０８とにより構成されている。
示される半導体メモリ装置の例について説明する。素子
分離されたｐ型半導体基板３０１と、この基板の表面上
に形成された、ｎ型の伝導型のソース・ドレイン領域３
０４と、自発分極特性を有する強誘電体膜のゲート絶縁
膜３０６と、ゲート電極３０７と、ソース・ドレイン電
極３０８とにより構成されている。
【０００４】ゲート電極３０７に正の電圧を強誘電体が
分極するに足る程度に印加すると、強誘電体膜下のｐ型
半導体領域３０１にチャネルが形成され、その後、ゲー
ト電極への電圧印加を止めても、強誘電体の分極特性の
ためにそのチャネルは形成された状態で保持されるか、
または、弱反転状態のような低抵抗状態になる。次に、
分極を反転させることができるだけ程度の負の電圧を印
加すると、チャネルは閉ざされ、そして電圧印加を止め
ても、チャネルは閉ざされたままである。そして、しき
い値電圧は正の値になり、エンハンスメント型のトラン
ジスタとなる。
分極するに足る程度に印加すると、強誘電体膜下のｐ型
半導体領域３０１にチャネルが形成され、その後、ゲー
ト電極への電圧印加を止めても、強誘電体の分極特性の
ためにそのチャネルは形成された状態で保持されるか、
または、弱反転状態のような低抵抗状態になる。次に、
分極を反転させることができるだけ程度の負の電圧を印
加すると、チャネルは閉ざされ、そして電圧印加を止め
ても、チャネルは閉ざされたままである。そして、しき
い値電圧は正の値になり、エンハンスメント型のトラン
ジスタとなる。
【０００５】以上説明した強誘電体をゲート絶縁膜とし
た電界効果型トランジスタのソース・ドレイン拡散層
を、ウー（Ｓ．Ｙ．Ｗｕ）は、刊行物“Ｆｅｒｒｏｅｌ
ｅｃｔｒｉｃｓ １９７６，Ｖｏｌ．１１，ｐｐ．３７
９−３８３”に記載されているように、ゲート絶縁膜お
よびゲート電極形成より前に形成している。Ｓｉ基板表
面にソース・ドレインへの不純物拡散のマスクとして酸
化膜を成膜し、リソグラフィーとエッチングにより不純
物拡散マスクを形成し、熱拡散で不純物をＳｉ基板表面
に導入する。その後、マスク酸化膜を除去し、強誘電体
膜を成膜している。
た電界効果型トランジスタのソース・ドレイン拡散層
を、ウー（Ｓ．Ｙ．Ｗｕ）は、刊行物“Ｆｅｒｒｏｅｌ
ｅｃｔｒｉｃｓ １９７６，Ｖｏｌ．１１，ｐｐ．３７
９−３８３”に記載されているように、ゲート絶縁膜お
よびゲート電極形成より前に形成している。Ｓｉ基板表
面にソース・ドレインへの不純物拡散のマスクとして酸
化膜を成膜し、リソグラフィーとエッチングにより不純
物拡散マスクを形成し、熱拡散で不純物をＳｉ基板表面
に導入する。その後、マスク酸化膜を除去し、強誘電体
膜を成膜している。
【０００６】一方、高度に集積化された半導体集積回路
の電界効果トランジスタのソース・ドレインを形成する
場合、ゲートを形成した後、自己整合的にソース・ドレ
インが形成されるべき領域にイオン注入法等により不純
物をドープする技術は周知である。この方法によれば、
素子寸法の減少に伴い、リソグラフィー技術のみでは困
難になるトランジスタの不純物分布制御を容易にし、ソ
ース・ドレインの位置に対するゲートの位置ずれによる
特性の劣化・非対称性を回避することができる。
の電界効果トランジスタのソース・ドレインを形成する
場合、ゲートを形成した後、自己整合的にソース・ドレ
インが形成されるべき領域にイオン注入法等により不純
物をドープする技術は周知である。この方法によれば、
素子寸法の減少に伴い、リソグラフィー技術のみでは困
難になるトランジスタの不純物分布制御を容易にし、ソ
ース・ドレインの位置に対するゲートの位置ずれによる
特性の劣化・非対称性を回避することができる。
【０００７】
【発明が解決しようとする課題】以上説明した強誘電体
をゲート絶縁膜とした電界効果型トランジスタの前者の
製造方法では、ソース・ドレイン領域をゲート形成前に
行っているために、素子寸法を微細化するのは困難であ
る。一方、強誘電体膜の形成およびゲート電極形成後に
イオン注入法でソース・ドレイン領域を自己整合的に形
成しようとする後者の製造方法の場合、イオン注入後、
高温の熱処理を行って不純物を電気的に活性な状態にす
ることが必要となる。その場合、高温の熱処理によっ
て、強誘電体を構成する金属元素が一部の半導体基板中
に拡散してトランジスタ特性の変化や、膜外への蒸発に
よる膜特性の劣化、熱応力によるクラック発生による形
状変化等の問題が生じる。
をゲート絶縁膜とした電界効果型トランジスタの前者の
製造方法では、ソース・ドレイン領域をゲート形成前に
行っているために、素子寸法を微細化するのは困難であ
る。一方、強誘電体膜の形成およびゲート電極形成後に
イオン注入法でソース・ドレイン領域を自己整合的に形
成しようとする後者の製造方法の場合、イオン注入後、
高温の熱処理を行って不純物を電気的に活性な状態にす
ることが必要となる。その場合、高温の熱処理によっ
て、強誘電体を構成する金属元素が一部の半導体基板中
に拡散してトランジスタ特性の変化や、膜外への蒸発に
よる膜特性の劣化、熱応力によるクラック発生による形
状変化等の問題が生じる。
【０００８】本発明の目的は、ソース・ドレイン領域を
ゲート形成前に形成し、かつ、ソース・ドレイン領域に
対し自己整合的に強誘電体ゲート絶縁膜を設けることが
できる電界効果型半導体メモリ装置およびその製造方法
を提供することにある。
ゲート形成前に形成し、かつ、ソース・ドレイン領域に
対し自己整合的に強誘電体ゲート絶縁膜を設けることが
できる電界効果型半導体メモリ装置およびその製造方法
を提供することにある。
【０００９】本発明の他の目的は、強誘電体をゲート絶
縁膜にした電界効果型半導体メモリ装置のソース・ドレ
イン領域の不純物の活性化と強誘電体膜質の確保、トラ
ンジスタ特性の劣化防止を図った電界効果型半導体メモ
リ装置およびその製造方法を提供することにある。
縁膜にした電界効果型半導体メモリ装置のソース・ドレ
イン領域の不純物の活性化と強誘電体膜質の確保、トラ
ンジスタ特性の劣化防止を図った電界効果型半導体メモ
リ装置およびその製造方法を提供することにある。
【００１０】本発明のさらに他の目的は、素子寸法を微
細化した高度に集積化された強誘電体を用いた不揮発性
メモリ集積回路の実現を可能とする電界効果型半導体メ
モリ装置およびその製造方法を提供することにある。
細化した高度に集積化された強誘電体を用いた不揮発性
メモリ集積回路の実現を可能とする電界効果型半導体メ
モリ装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明は、強誘電体膜を
介して半導体と接続されるゲート電極を持つ電界効果型
半導体メモリ装置において、前記強誘電体膜と前記半導
体との界面が、ソース・ドレイン領域の表面より下方に
位置することを特徴とする。
介して半導体と接続されるゲート電極を持つ電界効果型
半導体メモリ装置において、前記強誘電体膜と前記半導
体との界面が、ソース・ドレイン領域の表面より下方に
位置することを特徴とする。
【００１２】この電界効果型半導体メモリ装置を製造す
るに際しては、前記ソース・ドレイン領域となる高濃度
不純物領域を形成した後、前記強誘電体膜の形成を行
う。
るに際しては、前記ソース・ドレイン領域となる高濃度
不純物領域を形成した後、前記強誘電体膜の形成を行
う。
【００１３】
【作用】ゲート絶縁膜の強誘電体とそれに接するかまた
は別の誘電体を介して接する半導体との界面の位置が、
そのソース・ドレイン領域の表面より下方に位置するの
で、ソース・ドレイン領域をゲート形成前に形成し、か
つ、ソース・ドレイン領域に対し自己整合的に強誘電体
ゲート絶縁膜を設けることが可能になる。
は別の誘電体を介して接する半導体との界面の位置が、
そのソース・ドレイン領域の表面より下方に位置するの
で、ソース・ドレイン領域をゲート形成前に形成し、か
つ、ソース・ドレイン領域に対し自己整合的に強誘電体
ゲート絶縁膜を設けることが可能になる。
【００１４】また、ソース・ドレイン領域をゲート形成
前に形成するので、ソース・ドレイン領域の不純物の活
性化と強誘電体膜質の確保、トランジスタ特性の劣化防
止が可能となる。
前に形成するので、ソース・ドレイン領域の不純物の活
性化と強誘電体膜質の確保、トランジスタ特性の劣化防
止が可能となる。
【００１５】
【実施例】図１は、本発明の電界効果型半導体メモリ装
置の一実施例である電界効果トランジスタの断面図であ
る。この電界効果トランジスタは、ｐ型半導体基板１０
１と、ソース・ドレイン領域１０４と、低誘電率絶縁膜
１０５と、ゲート絶縁膜である強誘電体１０６と、ゲー
ト電極１０７と、ソース・ドレイン電極１０８とから構
成されており、強誘電体１０６の下の低誘電率絶縁膜１
０５とｐ型半導体との界面が、ソース・ドレイン領域１
０４の上面より下方に位置している。低誘電率絶縁膜１
０５は、ソース・ドレイン間のバイアスで強誘電体１０
６にかかる横方向の電界を弱めるためのものである。
置の一実施例である電界効果トランジスタの断面図であ
る。この電界効果トランジスタは、ｐ型半導体基板１０
１と、ソース・ドレイン領域１０４と、低誘電率絶縁膜
１０５と、ゲート絶縁膜である強誘電体１０６と、ゲー
ト電極１０７と、ソース・ドレイン電極１０８とから構
成されており、強誘電体１０６の下の低誘電率絶縁膜１
０５とｐ型半導体との界面が、ソース・ドレイン領域１
０４の上面より下方に位置している。低誘電率絶縁膜１
０５は、ソース・ドレイン間のバイアスで強誘電体１０
６にかかる横方向の電界を弱めるためのものである。
【００１６】この電界効果トランジスタの製造方法の第
１の実施例を、図２を参照して説明する。
１の実施例を、図２を参照して説明する。
【００１７】まず、図２（ａ）に示すように、ｐ型半導
体基板１０１にリソグラフィーとエッチングで溝１０２
を形成する。
体基板１０１にリソグラフィーとエッチングで溝１０２
を形成する。
【００１８】次に、図２（ｂ）に示すように、溝１０２
にＳｉ酸化膜１０３を埋め込む。次に、半導体基板１０
１にそれとは反対の伝導型にする不純物（ｎ型ドーパン
ト）をイオン注入し、引き続き、高温の熱処理を行って
不純物を電気的に活性化し、ソース・ドレイン領域１０
４とする。
にＳｉ酸化膜１０３を埋め込む。次に、半導体基板１０
１にそれとは反対の伝導型にする不純物（ｎ型ドーパン
ト）をイオン注入し、引き続き、高温の熱処理を行って
不純物を電気的に活性化し、ソース・ドレイン領域１０
４とする。
【００１９】次に、図２（ｃ）に示すように、溝１０２
に埋め込んだＳｉ酸化膜１０３を選択的に除去して溝を
形成した後、低誘電率絶縁膜であるＳｉ酸化膜１０５を
全面に成膜する。
に埋め込んだＳｉ酸化膜１０３を選択的に除去して溝を
形成した後、低誘電率絶縁膜であるＳｉ酸化膜１０５を
全面に成膜する。
【００２０】次に、図２（ｄ）に示すように、強誘電体
１０６としてＢｉ4 Ｔｉ3 Ｏ12を溝にスパッタ成膜して
エッチバックして埋め込む。
１０６としてＢｉ4 Ｔｉ3 Ｏ12を溝にスパッタ成膜して
エッチバックして埋め込む。
【００２１】次に、図２（ｅ）に示すように、強誘電体
１０６の上にゲート電極１０７としてＰｔを成膜・加工
する。溝に強誘電体１０６を埋め込む方法としては、強
誘電体を成膜後に機械研磨、化学研磨あるいは機械化学
研磨することも可能である。
１０６の上にゲート電極１０７としてＰｔを成膜・加工
する。溝に強誘電体１０６を埋め込む方法としては、強
誘電体を成膜後に機械研磨、化学研磨あるいは機械化学
研磨することも可能である。
【００２２】最後に、図２（ｆ）に示すように、金属ソ
ース・ドレイン電極１０８を配線して完成する。
ース・ドレイン電極１０８を配線して完成する。
【００２３】低誘電率層１０５は、前述したようにソー
ス・ドレイン間のバイアスで強誘電体にかかる横方向の
電界を弱めるためのものである。よって、Ｓｉ酸化膜を
Ｓｉ窒化膜にすることも、また、強誘電体より比較して
誘電率の小さいＴａ2 Ｏ5 等の材料でも可能である。
ス・ドレイン間のバイアスで強誘電体にかかる横方向の
電界を弱めるためのものである。よって、Ｓｉ酸化膜を
Ｓｉ窒化膜にすることも、また、強誘電体より比較して
誘電率の小さいＴａ2 Ｏ5 等の材料でも可能である。
【００２４】強誘電体としてＢｉ4 Ｔｉ3 Ｏ12を用いた
が、ＰＺＴ，ＰＬＡＺＴ，ＢｉＳｒ2 Ｔａ2 Ｏ9 等でも
良い。
が、ＰＺＴ，ＰＬＡＺＴ，ＢｉＳｒ2 Ｔａ2 Ｏ9 等でも
良い。
【００２５】また、ゲート電極材料としてＰｔを用いた
が、Ｒｕ，Ａｕ等他の金属材料でも可能である。
が、Ｒｕ，Ａｕ等他の金属材料でも可能である。
【００２６】以上、本発明の電界効果型半導体メモリ装
置の一実施例について説明したが、次のような構造をと
ることもできる。
置の一実施例について説明したが、次のような構造をと
ることもできる。
【００２７】例えば、低誘電率膜を成膜後、異方性エッ
チングにより溝の底部のみを除去することで溝側壁に低
誘電率の絶縁膜を配置した構造でもよい。そのとき、強
誘電体膜の下の半導体基板界面に別の誘電膜を配置する
ことも可能である。
チングにより溝の底部のみを除去することで溝側壁に低
誘電率の絶縁膜を配置した構造でもよい。そのとき、強
誘電体膜の下の半導体基板界面に別の誘電膜を配置する
ことも可能である。
【００２８】また、強誘電体と半導体との界面に低誘電
率膜を配置しない構造とすることも可能である。
率膜を配置しない構造とすることも可能である。
【００２９】また、Ｐｔをゲート絶縁膜上のみならずソ
ース・ドレインの上にも成膜し、適当な熱処理により強
誘電体と反応させずにソース・ドレインのＳｉとのシリ
サイドを形成することでソース・ドレインの寄生抵抗を
低減することも可能である。
ース・ドレインの上にも成膜し、適当な熱処理により強
誘電体と反応させずにソース・ドレインのＳｉとのシリ
サイドを形成することでソース・ドレインの寄生抵抗を
低減することも可能である。
【００３０】図２の実施例では、ｐ型半導体基板にリソ
グラフィーとエッチングにより溝１０２を形成したが、
図３（ａ）に示すように、ｐ型半導体基板上２０１にＳ
ｉの多結晶または単結晶半導体膜２１１を成膜し、次
に、図３（ｂ）に示すように、半導体膜２１１に溝２０
２を形成することもできる。その後、図２の工程と同様
にして、電界効果型半導体メモリ装置を製造することが
できる。
グラフィーとエッチングにより溝１０２を形成したが、
図３（ａ）に示すように、ｐ型半導体基板上２０１にＳ
ｉの多結晶または単結晶半導体膜２１１を成膜し、次
に、図３（ｂ）に示すように、半導体膜２１１に溝２０
２を形成することもできる。その後、図２の工程と同様
にして、電界効果型半導体メモリ装置を製造することが
できる。
【００３１】なお、図１および図２において説明した製
造方法において、ソース・ドレイン形成法として、半導
体基板または半導体基板状に成膜されたＳｉ膜にイオン
注入法または熱拡散により不純物をドープして、次に溝
を形成し、ソースとドレインを分離する方法も可能であ
る。
造方法において、ソース・ドレイン形成法として、半導
体基板または半導体基板状に成膜されたＳｉ膜にイオン
注入法または熱拡散により不純物をドープして、次に溝
を形成し、ソースとドレインを分離する方法も可能であ
る。
【００３２】また本実施例の電界効果型半導体メモリ装
置は、ｎ型半導体基板でｐ型のソース・ドレインを設け
たものでも可能である。
置は、ｎ型半導体基板でｐ型のソース・ドレインを設け
たものでも可能である。
【００３３】
【発明の効果】本発明によれば、ゲート絶縁膜がソース
・ドレイン領域に対して自己整合的に配置されるため
に、半導体基板上に多数個の素子を形成しても、その特
性のばらつきが少なかった。また、強誘電体膜には熱が
加えられないので、プロセス完了後にも強誘電体膜にク
ラック等の構造の変形は観察されず、また、不純物分析
によれば基板中への強誘電体材料元素の拡散も観察され
ず、リーク電流も増大しなかった。
・ドレイン領域に対して自己整合的に配置されるため
に、半導体基板上に多数個の素子を形成しても、その特
性のばらつきが少なかった。また、強誘電体膜には熱が
加えられないので、プロセス完了後にも強誘電体膜にク
ラック等の構造の変形は観察されず、また、不純物分析
によれば基板中への強誘電体材料元素の拡散も観察され
ず、リーク電流も増大しなかった。
【図１】本発明の電界効果型半導体メモリ装置の一例で
ある電界効果トランジスタの断面図である。
ある電界効果トランジスタの断面図である。
【図２】図１の電界効果トランジスタの製造方法を示す
図である。
図である。
【図３】図１の電界効果トランジスタの他の製造方法を
示す図である。
示す図である。
【図４】従来の半導体装置の断面図である。
１０１，２０１ ｐ型半導体基板 ２１１ 単結晶または多結晶半導体膜 １０２ 強誘電体を埋め込む溝 １０３ Ｓｉ酸化膜 １０４，３０４ ソース・ドレイン領域 １０５ 低誘電率絶縁膜 １０６，３０６ Ｂｉ4 Ｔｉ3 Ｏ12強誘電体 １０７，３０７ ゲート電極 １０８，３０８ ソース・ドレイン電極
Claims (4)
- 【請求項１】強誘電体膜を介して半導体と接続されるゲ
ート電極を持つ電界効果型半導体メモリ装置において、 前記強誘電体膜と前記半導体との界面が、ソース・ドレ
イン領域の表面より下方に位置することを特徴とする電
界効果型半導体メモリ装置。 - 【請求項２】請求項１記載の電界効果型半導体メモリ装
置の製造方法において、 前記ソース・ドレイン領域となる高濃度不純物領域を形
成した後、前記強誘電体膜の形成を行うことを特徴とす
る電界効果型半導体メモリ装置の製造方法。 - 【請求項３】半導体基板を準備するステップと、 前記半導体基板に溝を形成するステップと、 前記溝をＳｉ酸化膜で埋め込むステップと、 前記半導体に不純物を注入し、不純物を活性化するため
に高温の熱処理を行って、ソース・ドレイン領域を形成
するステップと、 前記Ｓｉ酸化膜を除去し、除去した後の溝に強誘電体を
埋め込むステップと、 前記強誘電体上にゲート電極を、前記ソース・ドレイン
領域上にソース・ドレイン電極を形成するステップと、
を含むことを特徴とする電界効果型半導体メモリ装置の
製造方法。 - 【請求項４】半導体基板を準備するステップと、 前記半導体上にＳｉの多結晶または単結晶半導体膜を形
成するステップと、 前記半導体膜に溝を形成するステップと、 前記溝をＳｉ酸化膜で埋め込むステップと、 前記半導体に不純物を注入し、不純物を活性化するため
に高温の熱処理を行って、ソース・ドレイン領域を形成
するステップと、 前記Ｓｉ酸化膜を除去し、除去した後の溝に強誘電体を
埋め込むステップと、 前記強誘電体上にゲート電極を、前記ソース・ドレイン
領域上にソース・ドレイン電極を形成するステップと、
を含むことを特徴とする電界効果型半導体メモリ装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6189610A JP2713177B2 (ja) | 1994-08-11 | 1994-08-11 | 電界効果型半導体メモリ装置の構造およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6189610A JP2713177B2 (ja) | 1994-08-11 | 1994-08-11 | 電界効果型半導体メモリ装置の構造およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0855918A true JPH0855918A (ja) | 1996-02-27 |
| JP2713177B2 JP2713177B2 (ja) | 1998-02-16 |
Family
ID=16244193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6189610A Expired - Fee Related JP2713177B2 (ja) | 1994-08-11 | 1994-08-11 | 電界効果型半導体メモリ装置の構造およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713177B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335550B1 (en) | 1999-02-26 | 2002-01-01 | Sharp Kabushiki Kaisha | Fet with ferroelectric gate |
| JP2003309188A (ja) * | 2002-04-15 | 2003-10-31 | Nec Corp | 半導体装置およびその製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05110110A (ja) * | 1991-10-18 | 1993-04-30 | Seiko Epson Corp | 半導体記憶装置 |
| JPH05121758A (ja) * | 1991-10-28 | 1993-05-18 | Rohm Co Ltd | 半導体記憶素子およびその製法 |
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-
1994
- 1994-08-11 JP JP6189610A patent/JP2713177B2/ja not_active Expired - Fee Related
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2713177B2 (ja) | 1998-02-16 |
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