JPH05110110A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH05110110A JPH05110110A JP3271158A JP27115891A JPH05110110A JP H05110110 A JPH05110110 A JP H05110110A JP 3271158 A JP3271158 A JP 3271158A JP 27115891 A JP27115891 A JP 27115891A JP H05110110 A JPH05110110 A JP H05110110A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- silicon substrate
- wiring
- ferroelectric
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【構成】 強誘電性の層１０７を基質とする容量素子が
形成された半導体記憶装置において、前記強誘電性の層
１０７がＭＩＳ型トランジスタの高濃度拡散層の位置す
るシリコン基板１０１表面に形成された溝に埋め込まれ
るように形成する。 【効果】 強誘電体薄膜がＭＩＳ型トランジスタの高濃
度拡散層の位置するシリコン基板表面に形成された溝に
埋め込まれているためトランジスタと容量素子を接続す
る配線が不要となりメモリセルの面積が縮小化されると
ともに、装置の平坦度が改善されアルミニウム配線層の
カバレッジが改善されたため高歩留まりかつ高品質に製
造することが可能な強誘電性の層を基質とする容量素子
が形成された半導体記憶装置を提供できる。
形成された半導体記憶装置において、前記強誘電性の層
１０７がＭＩＳ型トランジスタの高濃度拡散層の位置す
るシリコン基板１０１表面に形成された溝に埋め込まれ
るように形成する。 【効果】 強誘電体薄膜がＭＩＳ型トランジスタの高濃
度拡散層の位置するシリコン基板表面に形成された溝に
埋め込まれているためトランジスタと容量素子を接続す
る配線が不要となりメモリセルの面積が縮小化されると
ともに、装置の平坦度が改善されアルミニウム配線層の
カバレッジが改善されたため高歩留まりかつ高品質に製
造することが可能な強誘電性の層を基質とする容量素子
が形成された半導体記憶装置を提供できる。
Description
【０００１】
【産業上の利用分野】 本発明は半導体記憶素子、より
詳しくは 電気的に分極可能な強誘電性の層を基質とす
る不揮発性半導体記憶装置の構造に関する。
詳しくは 電気的に分極可能な強誘電性の層を基質とす
る不揮発性半導体記憶装置の構造に関する。
【０００２】
【従来の技術】電気的に分極可能な層に基づく記憶装置
が５０年代の初期以来開発されている。
が５０年代の初期以来開発されている。
【０００３】情報は上下の側の対応する電極に対して
（通常の半導体記憶装置の場合には行及び列番地に対応
して）電圧を与え，それによってこれらの電極の交点の
領域を分極させることによって記憶させることができ
た．また読み出し過程は例えば特定のメモリ領域の圧電
あるいは焦電的な活性化によりまたは破壊的な読み出し
によって行うことが出来る．さらに強誘電体の有する残
留分極によって情報は外部電源を供給することなく永久
に保持することが可能である。しかしながら周辺装置す
なわち情報の書き込み及び読み出しのために必要な電子
制御装置が比較的複雑であり大きなアクセス時間を要す
ることが判明した．従って７０年代の終わりにおいては
強誘電性記憶素子を制御モジュールに対して直接にまた
はこれと共に集積化することが提案された。（Ｒ．Ｃ．
クック，米国特許第４１４９３０２号（１９７９）
）．最近では、図６のようなＭＩＳ型半導体装置に積
層した構造の記憶装置がＩＥＤＭ’８７ｐｐ．８５０−
８５１に提案されている。図６において、６０１はＰ型
シリコン基板、６０２は素子分離用のＬＯＣＯＳ酸化
膜、６０３、６０４はそれぞれソース、ドレインとなる
Ｎ型拡散層である。６０５はゲート電極であり、６０６
は層間絶縁膜である。６０８が強誘電体薄膜であり、下
部電極６０７と上部電極６０９により挟まれ、キャパシ
タを構成している。６１０はアルミニウム配線であり、
キャパシタとＭＩＳトランジスタの接続を行っている。
（通常の半導体記憶装置の場合には行及び列番地に対応
して）電圧を与え，それによってこれらの電極の交点の
領域を分極させることによって記憶させることができ
た．また読み出し過程は例えば特定のメモリ領域の圧電
あるいは焦電的な活性化によりまたは破壊的な読み出し
によって行うことが出来る．さらに強誘電体の有する残
留分極によって情報は外部電源を供給することなく永久
に保持することが可能である。しかしながら周辺装置す
なわち情報の書き込み及び読み出しのために必要な電子
制御装置が比較的複雑であり大きなアクセス時間を要す
ることが判明した．従って７０年代の終わりにおいては
強誘電性記憶素子を制御モジュールに対して直接にまた
はこれと共に集積化することが提案された。（Ｒ．Ｃ．
クック，米国特許第４１４９３０２号（１９７９）
）．最近では、図６のようなＭＩＳ型半導体装置に積
層した構造の記憶装置がＩＥＤＭ’８７ｐｐ．８５０−
８５１に提案されている。図６において、６０１はＰ型
シリコン基板、６０２は素子分離用のＬＯＣＯＳ酸化
膜、６０３、６０４はそれぞれソース、ドレインとなる
Ｎ型拡散層である。６０５はゲート電極であり、６０６
は層間絶縁膜である。６０８が強誘電体薄膜であり、下
部電極６０７と上部電極６０９により挟まれ、キャパシ
タを構成している。６１０はアルミニウム配線であり、
キャパシタとＭＩＳトランジスタの接続を行っている。
【０００４】
【発明が解決しようとする課題】図６に示した従来のメ
モリセルにおいては容量素子がＭＩＳ型半導体装置の上
部に積層した構造になっており、容量素子の電極とＭＩ
Ｓ型半導体装置のソース、ドレインとなる高濃度拡散層
との接続をするための配線を行なう必要があるため、素
子面積が増大するという課題を有する。また表面の凹凸
が大きくアルミニウム配線層のカバレッジを低下させる
ために断線による歩留まりの低下や長期信頼性上の課題
を有する。
モリセルにおいては容量素子がＭＩＳ型半導体装置の上
部に積層した構造になっており、容量素子の電極とＭＩ
Ｓ型半導体装置のソース、ドレインとなる高濃度拡散層
との接続をするための配線を行なう必要があるため、素
子面積が増大するという課題を有する。また表面の凹凸
が大きくアルミニウム配線層のカバレッジを低下させる
ために断線による歩留まりの低下や長期信頼性上の課題
を有する。
【０００５】本発明の目的はかかる課題を解決するため
のもので、メモリセル面積の縮小化によりより高集積化
が可能で、そして素子の平坦度を改善することにより高
歩留まりで高品質な強誘電性の層を基質とする容量素子
が形成された半導体装置を提供するものである。
のもので、メモリセル面積の縮小化によりより高集積化
が可能で、そして素子の平坦度を改善することにより高
歩留まりで高品質な強誘電性の層を基質とする容量素子
が形成された半導体装置を提供するものである。
【０００６】
【課題を解決するための手段】本発明における強誘電性
の層を基質とする容量素子が形成された半導体装置にお
いては、前記強誘電性の層がＭＩＳ型トランジスタの高
濃度拡散層の位置するシリコン基板表面に形成された溝
に埋め込まれるように形成されていることを特徴とす
る。
の層を基質とする容量素子が形成された半導体装置にお
いては、前記強誘電性の層がＭＩＳ型トランジスタの高
濃度拡散層の位置するシリコン基板表面に形成された溝
に埋め込まれるように形成されていることを特徴とす
る。
【０００７】
【実施例】以下本発明を添付の図面並びに具体例を参照
してさらに詳細に説明する。
してさらに詳細に説明する。
【０００８】図１に本発明の半導体装置の主要断面図を
示す。図１において、１０１はＰ型シリコン基板、１０
２は素子分離用のＬＯＣＯＳ酸化膜、１０３、１０４は
それぞれソース、ドレインとなるＮ型拡散層である。１
０５はゲート電極であり、１０６は層間絶縁膜である。
１０７が強誘電体薄膜であり、シリコン基板表面に形成
された溝に埋め込まれている。従ってアルミニウム配線
形成前の装置の表面の凹凸は従来に比べて少なくなって
いる。１０８はキャパシタを構成する一方の電極であり
例えば白金の薄膜である。キャパシタを構成するための
もう一方の電極は１０４でありＭＩＳトランジスタのド
レインの役目も果たしている。従って、図６に示すよう
なキャパシタとＭＩＳトランジスタを接続する配線６１
０が不要となる。１０９は例えばアルミニウムからなる
配線層である。前述の理由により従来に比べ配線のレイ
アウトの自由度を増すことが可能となる。また、配線の
総面積を少なくできるため微細化にも適する。
示す。図１において、１０１はＰ型シリコン基板、１０
２は素子分離用のＬＯＣＯＳ酸化膜、１０３、１０４は
それぞれソース、ドレインとなるＮ型拡散層である。１
０５はゲート電極であり、１０６は層間絶縁膜である。
１０７が強誘電体薄膜であり、シリコン基板表面に形成
された溝に埋め込まれている。従ってアルミニウム配線
形成前の装置の表面の凹凸は従来に比べて少なくなって
いる。１０８はキャパシタを構成する一方の電極であり
例えば白金の薄膜である。キャパシタを構成するための
もう一方の電極は１０４でありＭＩＳトランジスタのド
レインの役目も果たしている。従って、図６に示すよう
なキャパシタとＭＩＳトランジスタを接続する配線６１
０が不要となる。１０９は例えばアルミニウムからなる
配線層である。前述の理由により従来に比べ配線のレイ
アウトの自由度を増すことが可能となる。また、配線の
総面積を少なくできるため微細化にも適する。
【０００９】図２〜図５に図１に示した本発明の半導体
装置を製造するための主要工程断面図を示す。以下その
好適な実施例を説明する。
装置を製造するための主要工程断面図を示す。以下その
好適な実施例を説明する。
【００１０】（１）まず図２に示すようにＰ型シリコン
基板２０１上に素子分離酸化膜２０２、ゲート電極２０
５、及び層間絶縁膜２０６を形成し、フォトレジスト２
０７を塗布し、シリコン基板の溝を形成する領域のレジ
ストを露光し除去する。２０３、２０４はそれぞれソー
ス、ドレインとなる領域に例えばリンのイオン注入を施
したものである。
基板２０１上に素子分離酸化膜２０２、ゲート電極２０
５、及び層間絶縁膜２０６を形成し、フォトレジスト２
０７を塗布し、シリコン基板の溝を形成する領域のレジ
ストを露光し除去する。２０３、２０４はそれぞれソー
ス、ドレインとなる領域に例えばリンのイオン注入を施
したものである。
【００１１】（２）次に例えばドライエッチングにより
所定の領域にある層間絶縁膜２０６及びシリコン基板を
除去する。その後シリコン基板を除去した領域に再びリ
ンのイオン注入を行いキャパシタの下部電極に相当する
部分を形成する。しかる後にフォトレジスト２０７を除
去し、熱処理を行うことによりイオン注入を行なったリ
ンを拡散させて、図３の構造を得る。３０３、３０４は
それぞれソース、ドレインとなるＮ型の不純物拡散層で
ある。
所定の領域にある層間絶縁膜２０６及びシリコン基板を
除去する。その後シリコン基板を除去した領域に再びリ
ンのイオン注入を行いキャパシタの下部電極に相当する
部分を形成する。しかる後にフォトレジスト２０７を除
去し、熱処理を行うことによりイオン注入を行なったリ
ンを拡散させて、図３の構造を得る。３０３、３０４は
それぞれソース、ドレインとなるＮ型の不純物拡散層で
ある。
【００１２】（３）次に例えば、強誘電体を構成する成
分を含む金属アルコラートの塗布剤を３０００ー６００
０ｒｐｍでスピンコートし、フォトエッチングによりキ
ャパシタ部分以外の塗布剤を除去し、例えば酸素を含む
雰囲気で６００℃、１時間の熱処理を行ない塗布剤を焼
結し、図４の４０７を形成する。
分を含む金属アルコラートの塗布剤を３０００ー６００
０ｒｐｍでスピンコートし、フォトエッチングによりキ
ャパシタ部分以外の塗布剤を除去し、例えば酸素を含む
雰囲気で６００℃、１時間の熱処理を行ない塗布剤を焼
結し、図４の４０７を形成する。
【００１３】（４）次に上部電極となる白金を例えば１
０００Åスパッタリングにより成膜し、フォトエッチン
グにより図５の５０８を形成する。
０００Åスパッタリングにより成膜し、フォトエッチン
グにより図５の５０８を形成する。
【００１４】次に図１に示すように層間絶縁膜１０９を
形成し、コンタクト孔を設けた後、配線層１１０となる
例えばアルミニウムを例えば５０００Å形成し、必要と
なる配線パターンを形成し最終的に本発明の構造を得
る。
形成し、コンタクト孔を設けた後、配線層１１０となる
例えばアルミニウムを例えば５０００Å形成し、必要と
なる配線パターンを形成し最終的に本発明の構造を得
る。
【００１５】
【発明の効果】以上述べたように本発明によれば、強誘
電体薄膜がＭＩＳ型トランジスタの高濃度拡散層の位置
するシリコン基板表面に形成された溝に埋め込まれてい
るためトランジスタと容量素子を接続する配線が不要と
なりメモリセルの面積が縮小化されるとともに、装置の
平坦度が改善されアルミニウム配線層のカバレッジが改
善されたため高歩留まりで高品質な強誘電性の層を基質
とする容量素子が形成された半導体装置を製造すること
が可能となった。
電体薄膜がＭＩＳ型トランジスタの高濃度拡散層の位置
するシリコン基板表面に形成された溝に埋め込まれてい
るためトランジスタと容量素子を接続する配線が不要と
なりメモリセルの面積が縮小化されるとともに、装置の
平坦度が改善されアルミニウム配線層のカバレッジが改
善されたため高歩留まりで高品質な強誘電性の層を基質
とする容量素子が形成された半導体装置を製造すること
が可能となった。
【図１】 本発明の半導体記憶装置の主要断面を示す図
である。
である。
【図２】 本発明の半導体記憶装置の製造工程の主要断
面を示す図である。
面を示す図である。
【図３】 本発明の半導体記憶装置の製造工程の主要断
面を示す図である。
面を示す図である。
【図４】 本発明の半導体記憶装置の製造工程の主要断
面を示す図である。
面を示す図である。
【図５】 本発明の半導体記憶装置の製造工程の主要断
面を示す図である。
面を示す図である。
【図６】 従来の電気的に分極可能な強誘電性の層を基
質とする半導体記憶装置の主要断面を示す図である。
質とする半導体記憶装置の主要断面を示す図である。
１０１．．．Ｐ型シリコン基板 １０２．．．ＬＯＣＯＳ １０３、１０４．．．ソース、ドレイン １０５．．．ゲート電極 １０６．．．層間絶縁膜 １０７．．．強誘電性層 １０８．．．キャパシタの上部電極 １０９．．．層間絶縁膜 １１０．．．アルミニウム配線層 ２０１．．．Ｐ型シリコン基板 ２０２．．．ＬＯＣＯＳ ２０３、２０４．．．リンのイオン注入層 ２０５．．．ゲート電極 ２０７．．．フォトレジスト ３０３、３０４．．．Ｎ型の不純物拡散層 ４０７．．．強誘電性層 ５０８．．．キャパシタの上部電極 ６０１．．．Ｐ型シリコン基板 ６０２．．．ＬＯＣＯＳ酸化膜 ６０３、６０４．．．Ｎ型拡散層 ６０５．．．ゲート電極 ６０６．．．層間絶縁膜 ６０７．．．容量素子の下部電極 ６０８．．．強誘電体膜 ６０９．．．容量素子の上部電極 ６１０．．．アルミニウム配線層
Claims (1)
- 【請求項１】 強誘電性の層を基質とする容量素子が形
成された半導体装置において、前記強誘電性の層がＭＩ
Ｓ型トランジスタの高濃度拡散層の位置するシリコン基
板表面に形成された溝に埋め込まれるように形成されて
いることを特徴とする半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271158A JPH05110110A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
| EP92117818A EP0537791A1 (en) | 1991-10-18 | 1992-10-19 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3271158A JPH05110110A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05110110A true JPH05110110A (ja) | 1993-04-30 |
Family
ID=17496148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3271158A Pending JPH05110110A (ja) | 1991-10-18 | 1991-10-18 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0537791A1 (ja) |
| JP (1) | JPH05110110A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855918A (ja) * | 1994-08-11 | 1996-02-27 | Nec Corp | 電界効果型半導体メモリ装置の構造およびその製造方法 |
| US6081417A (en) * | 1997-05-26 | 2000-06-27 | Nec Corporation | Capacitor having a ferroelectric layer |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6222218B1 (en) | 1998-09-14 | 2001-04-24 | International Business Machines Corporation | DRAM trench |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02177359A (ja) * | 1988-12-27 | 1990-07-10 | Nec Corp | 半導体記憶装置 |
| KR950000156B1 (ko) * | 1989-02-08 | 1995-01-10 | 세이꼬 엡슨 가부시끼가이샤 | 반도체 장치 |
-
1991
- 1991-10-18 JP JP3271158A patent/JPH05110110A/ja active Pending
-
1992
- 1992-10-19 EP EP92117818A patent/EP0537791A1/en not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0855918A (ja) * | 1994-08-11 | 1996-02-27 | Nec Corp | 電界効果型半導体メモリ装置の構造およびその製造方法 |
| US6081417A (en) * | 1997-05-26 | 2000-06-27 | Nec Corporation | Capacitor having a ferroelectric layer |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0537791A1 (en) | 1993-04-21 |
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