JP3366440B2 - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JP3366440B2 JP3366440B2 JP13815894A JP13815894A JP3366440B2 JP 3366440 B2 JP3366440 B2 JP 3366440B2 JP 13815894 A JP13815894 A JP 13815894A JP 13815894 A JP13815894 A JP 13815894A JP 3366440 B2 JP3366440 B2 JP 3366440B2
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Description
【０００１】
【産業上の利用分野】本発明は、ＤＲＡＭ（Dynamic Ra
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。
ndom Access Memory）等の半導体記憶装置及びその製造
方法に関する。
【０００２】
【従来の技術】ＤＲＡＭでは、１つのＭＯＳトランジス
タと１つのキャパシタとから構成されたメモリセルを有
するものが主流である。この１トランジスタ−１キャパ
シタ型のＤＲＡＭにおいて、近年の高集積化及び微細化
の要請に従いメモリセル面積を縮小した時のキャパシタ
容量確保のために、従来のプレーナ型に代わりスタック
型のキャパシタが用いられるようになってきている。図
５は、このスタック型キャパシタを有する従来のＤＲＡ
Ｍメモリセルを示す部分的な断面図である。図５におい
て、左側にＤＲＡＭメモリセル、右側にメモリセルのア
ドレス指定用（列選択用）トランジスタを夫々示す。
タと１つのキャパシタとから構成されたメモリセルを有
するものが主流である。この１トランジスタ−１キャパ
シタ型のＤＲＡＭにおいて、近年の高集積化及び微細化
の要請に従いメモリセル面積を縮小した時のキャパシタ
容量確保のために、従来のプレーナ型に代わりスタック
型のキャパシタが用いられるようになってきている。図
５は、このスタック型キャパシタを有する従来のＤＲＡ
Ｍメモリセルを示す部分的な断面図である。図５におい
て、左側にＤＲＡＭメモリセル、右側にメモリセルのア
ドレス指定用（列選択用）トランジスタを夫々示す。
【０００３】図５の左図に示すように、Ｐ型シリコン基
板１０１上に、図示省略したゲート酸化膜を介してゲー
ト電極１０４が形成され、このゲート電極１０４の両側
の基板１０１内に例えばリン等のＮ型不純物が導入され
て、ソース／ドレイン領域となる一対の不純物拡散層１
０２、１０３が夫々形成されている。これにより、ＭＯ
Ｓトランジスタ１０５が構成されている。
板１０１上に、図示省略したゲート酸化膜を介してゲー
ト電極１０４が形成され、このゲート電極１０４の両側
の基板１０１内に例えばリン等のＮ型不純物が導入され
て、ソース／ドレイン領域となる一対の不純物拡散層１
０２、１０３が夫々形成されている。これにより、ＭＯ
Ｓトランジスタ１０５が構成されている。
【０００４】ＭＯＳトランジスタ１０５とともにＤＲＡ
Ｍメモリセルを構成するスタック型のキャパシタ１０６
は、ＭＯＳトランジスタ１０５の一方の不純物拡散層１
０２に接続された多結晶シリコン膜からなる下部電極１
０７と、シリコン酸化膜からなる誘電体膜１０８と、こ
の誘電体膜１０８を介して下部電極１０７に対向する多
結晶シリコン膜からなる上部電極１０９とから構成され
ている。
Ｍメモリセルを構成するスタック型のキャパシタ１０６
は、ＭＯＳトランジスタ１０５の一方の不純物拡散層１
０２に接続された多結晶シリコン膜からなる下部電極１
０７と、シリコン酸化膜からなる誘電体膜１０８と、こ
の誘電体膜１０８を介して下部電極１０７に対向する多
結晶シリコン膜からなる上部電極１０９とから構成され
ている。
【０００５】ＭＯＳトランジスタ１０５及びキャパシタ
１０６は、ＢＰＳＧ膜等の絶縁膜１１０により覆われて
いる。そして、キャパシタ１０６の上部電極１０９の電
位を固定するための配線１１１は、絶縁膜１１０に形成
されたコンタクト孔１１０ａにおいてキャパシタ１０６
の上部電極１０９に接続されている。この配線１１１
は、第５図の右図に示すように、絶縁膜１１０に形成さ
れたコンタクト孔１１０ｂにおいて、ＭＯＳ構造を有す
るメモリセルの列選択用トランジスタ１１２の一方の不
純物拡散層１１３に接続される。さらに、配線１１１上
には、層間絶縁膜１１４、ゲート配線１１５、絶縁膜１
１６及び保護膜１１７等が順次形成される。
１０６は、ＢＰＳＧ膜等の絶縁膜１１０により覆われて
いる。そして、キャパシタ１０６の上部電極１０９の電
位を固定するための配線１１１は、絶縁膜１１０に形成
されたコンタクト孔１１０ａにおいてキャパシタ１０６
の上部電極１０９に接続されている。この配線１１１
は、第５図の右図に示すように、絶縁膜１１０に形成さ
れたコンタクト孔１１０ｂにおいて、ＭＯＳ構造を有す
るメモリセルの列選択用トランジスタ１１２の一方の不
純物拡散層１１３に接続される。さらに、配線１１１上
には、層間絶縁膜１１４、ゲート配線１１５、絶縁膜１
１６及び保護膜１１７等が順次形成される。
【０００６】
【発明が解決しようとする課題】しかし、上述のような
構成のＤＲＡＭにおいては、キャパシタ１０６上の絶縁
膜１１０に形成したコンタクト孔１１０ａにおいて配線
１１１と上部電極１０９とを接続しているため、列選択
用トランジスタ１１２の一方の不純物拡散層１１３と配
線１１１とを接続するためのコンタクト孔１１０ｂのア
スペクト比が大きくなっていた。従って、コンタクト孔
１１０ｂの底部において配線１１１のカバレージが悪
く、高い信頼性で配線１１１を形成することができない
という問題があった。
構成のＤＲＡＭにおいては、キャパシタ１０６上の絶縁
膜１１０に形成したコンタクト孔１１０ａにおいて配線
１１１と上部電極１０９とを接続しているため、列選択
用トランジスタ１１２の一方の不純物拡散層１１３と配
線１１１とを接続するためのコンタクト孔１１０ｂのア
スペクト比が大きくなっていた。従って、コンタクト孔
１１０ｂの底部において配線１１１のカバレージが悪
く、高い信頼性で配線１１１を形成することができない
という問題があった。
【０００７】一方、ＤＲＡＭメモリセルのキャパシタ誘
電体膜に、誘電率の高い材料を用いてキャパシタ容量を
稼ぐことが近年検討されている。しかしながら、それら
の材料は一般にシリコンとは異種の材質であり、例えば
７００℃以上の温度でシリコンと相互拡散して素子特性
を低下させるという問題があった。即ち、上述したよう
な従来のＤＲＡＭ製造プロセスにおいては、キャパシタ
誘電体膜１０８を形成した後に、ＢＰＳＧ膜１１０のリ
フロー処理や、コンタクト孔１１０ｂのコンタクトイン
プラ後の活性化処理といった７００℃以上での熱処理が
行われる。従って、従来は、キャパシタ誘電体膜に高誘
電率材料を用いることが困難であった。
電体膜に、誘電率の高い材料を用いてキャパシタ容量を
稼ぐことが近年検討されている。しかしながら、それら
の材料は一般にシリコンとは異種の材質であり、例えば
７００℃以上の温度でシリコンと相互拡散して素子特性
を低下させるという問題があった。即ち、上述したよう
な従来のＤＲＡＭ製造プロセスにおいては、キャパシタ
誘電体膜１０８を形成した後に、ＢＰＳＧ膜１１０のリ
フロー処理や、コンタクト孔１１０ｂのコンタクトイン
プラ後の活性化処理といった７００℃以上での熱処理が
行われる。従って、従来は、キャパシタ誘電体膜に高誘
電率材料を用いることが困難であった。
【０００８】また、高誘電率材料を用いたキャパシタ誘
電体膜とキャパシタの上部電極及び下部電極との相互拡
散を防止するために、それらの電極材料に二酸化ルテニ
ウム等の導電性酸化物を用いることも考えられている。
しかし、その場合には、上述のような熱処理時に、今度
は、二酸化ルテニウム等の導電性酸化物とシリコン基板
１０１との間で相互拡散が生じるという問題があった。
電体膜とキャパシタの上部電極及び下部電極との相互拡
散を防止するために、それらの電極材料に二酸化ルテニ
ウム等の導電性酸化物を用いることも考えられている。
しかし、その場合には、上述のような熱処理時に、今度
は、二酸化ルテニウム等の導電性酸化物とシリコン基板
１０１との間で相互拡散が生じるという問題があった。
【０００９】そこで、本発明の目的は、スタック型のキ
ャパシタを有するＤＲＡＭ等の半導体記憶装置におい
て、メモリセルのアドレス指定用トランジスタの一方の
不純物拡散層と配線とを接続するコンタクト孔における
カバレージを改善し、信頼性の高い配線を形成すること
である。
ャパシタを有するＤＲＡＭ等の半導体記憶装置におい
て、メモリセルのアドレス指定用トランジスタの一方の
不純物拡散層と配線とを接続するコンタクト孔における
カバレージを改善し、信頼性の高い配線を形成すること
である。
【００１０】また、本発明の別の目的は、スタック型の
キャパシタを有するＤＲＡＭ等の半導体記憶装置におい
て、高誘電率を有する材料からなる膜をキャパシタ誘電
体膜として用いることを可能ならしめることである。
キャパシタを有するＤＲＡＭ等の半導体記憶装置におい
て、高誘電率を有する材料からなる膜をキャパシタ誘電
体膜として用いることを可能ならしめることである。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、各メモリセルが、トランスファゲート
である電界効果型トランジスタと上記電界効果型トラン
ジスタの一方の拡散層に接続されたキャパシタ下部電極
及び誘電体膜を介して上記キャパシタ下部電極に対向す
るキャパシタ上部電極とを備えており、メモリセルアレ
イの各列を構成する上記メモリセルの上記電界効果型ト
ランジスタの他方の拡散層が、第１の列選択用トランジ
スタを介してＶcc電圧源に接続された第１の列選択線に
接続され、上記メモリセルの上記キャパシタ上部電極
が、第２の列選択用トランジスタを介して上記Ｖcc電圧
源に接続された第２の列選択線に接続されている半導体
記憶装置において、上記キャパシタ上部電極と上記第２
の列選択線とが同一の導電膜で一体に構成されている。
に、本発明では、各メモリセルが、トランスファゲート
である電界効果型トランジスタと上記電界効果型トラン
ジスタの一方の拡散層に接続されたキャパシタ下部電極
及び誘電体膜を介して上記キャパシタ下部電極に対向す
るキャパシタ上部電極とを備えており、メモリセルアレ
イの各列を構成する上記メモリセルの上記電界効果型ト
ランジスタの他方の拡散層が、第１の列選択用トランジ
スタを介してＶcc電圧源に接続された第１の列選択線に
接続され、上記メモリセルの上記キャパシタ上部電極
が、第２の列選択用トランジスタを介して上記Ｖcc電圧
源に接続された第２の列選択線に接続されている半導体
記憶装置において、上記キャパシタ上部電極と上記第２
の列選択線とが同一の導電膜で一体に構成されている。
【００１２】本発明の一態様においては、上記誘電体膜
が、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸
鉛・ジルコニウム・ランタン、チタン酸ストロンチウ
ム、チタン酸ストロンチウム・バリウム、酸化タンタ
ル、酸化ビスマス、酸化イットリウム、酸化ジルコニウ
ム及びタングステンブロンズからなる群より選ばれた少
なくとも１種から構成されている。
が、チタン酸鉛、チタン酸鉛・ジルコニウム、チタン酸
鉛・ジルコニウム・ランタン、チタン酸ストロンチウ
ム、チタン酸ストロンチウム・バリウム、酸化タンタ
ル、酸化ビスマス、酸化イットリウム、酸化ジルコニウ
ム及びタングステンブロンズからなる群より選ばれた少
なくとも１種から構成されている。
【００１３】本発明の一態様においては、上記キャパシ
タ上部電極及び上記第２の列選択線並びに上記キャパシ
タ下部電極の少なくとも一方が、二酸化ルテニウム、酸
化バナジウム及び酸化インジウムからなる群より選ばれ
た少なくとも１種から構成されている。
タ上部電極及び上記第２の列選択線並びに上記キャパシ
タ下部電極の少なくとも一方が、二酸化ルテニウム、酸
化バナジウム及び酸化インジウムからなる群より選ばれ
た少なくとも１種から構成されている。
【００１４】本発明の半導体記憶装置の製造方法は、半
導体基板に、各メモリセルのトランスファゲートとなる
第１のＭＯＳトランジスタとメモリセルアレイの列選択
用トランジスタとなる第２のＭＯＳトランジスタのゲー
ト絶縁膜及びゲート電極並びにソース及びドレインとな
る不純物拡散層を夫々形成する工程と、上記半導体基板
上の全面に第１の絶縁膜を形成する工程と、上記第１の
絶縁膜に、上記第１のＭＯＳトランジスタの上記不純物
拡散層の一方に達する第１のコンタクト孔を形成すると
ともに、上記第２のＭＯＳトランジスタの上記不純物拡
散層の一方に達する第２のコンタクト孔を形成する工程
と、しかる後、上記第１のコンタクト孔において上記第
１のＭＯＳトランジスタの上記不純物拡散層の上記一方
と接続するキャパシタ下部電極となる第１の導電膜をパ
ターン形成する工程と、上記第１の導電膜の上に高誘電
体膜を形成する工程と、上記高誘電体膜を介して上記第
１の導電膜に対向するとともに、上記第２のコンタクト
孔において上記第２のＭＯＳトランジスタの上記不純物
拡散層の上記一方に接続される第２の導電膜をパターン
形成する工程とを有する。
導体基板に、各メモリセルのトランスファゲートとなる
第１のＭＯＳトランジスタとメモリセルアレイの列選択
用トランジスタとなる第２のＭＯＳトランジスタのゲー
ト絶縁膜及びゲート電極並びにソース及びドレインとな
る不純物拡散層を夫々形成する工程と、上記半導体基板
上の全面に第１の絶縁膜を形成する工程と、上記第１の
絶縁膜に、上記第１のＭＯＳトランジスタの上記不純物
拡散層の一方に達する第１のコンタクト孔を形成すると
ともに、上記第２のＭＯＳトランジスタの上記不純物拡
散層の一方に達する第２のコンタクト孔を形成する工程
と、しかる後、上記第１のコンタクト孔において上記第
１のＭＯＳトランジスタの上記不純物拡散層の上記一方
と接続するキャパシタ下部電極となる第１の導電膜をパ
ターン形成する工程と、上記第１の導電膜の上に高誘電
体膜を形成する工程と、上記高誘電体膜を介して上記第
１の導電膜に対向するとともに、上記第２のコンタクト
孔において上記第２のＭＯＳトランジスタの上記不純物
拡散層の上記一方に接続される第２の導電膜をパターン
形成する工程とを有する。
【００１５】本発明の一態様においては、上記第１の絶
縁膜を形成した後、この第１の絶縁膜をリフローする工
程を更に有する。
縁膜を形成した後、この第１の絶縁膜をリフローする工
程を更に有する。
【００１６】本発明の一態様においては、上記第１及び
第２のコンタクト孔を形成した後、これらのコンタクト
孔を通じて上記半導体基板内にイオン注入を行う工程
と、その工程により注入されたイオンを活性化するため
の熱処理工程とを更に有する。
第２のコンタクト孔を形成した後、これらのコンタクト
孔を通じて上記半導体基板内にイオン注入を行う工程
と、その工程により注入されたイオンを活性化するため
の熱処理工程とを更に有する。
【００１７】本発明の一態様においては、上記高誘電体
膜として、チタン酸鉛、チタン酸鉛・ジルコニウム、チ
タン酸鉛・ジルコニウム・ランタン、チタン酸ストロン
チウム、チタン酸ストロンチウム・バリウム、酸化タン
タル、酸化ビスマス、酸化イットリウム、酸化ジルコニ
ウム及びタングステンブロンズからなる群より選ばれた
少なくとも１種から構成された膜を用いる。
膜として、チタン酸鉛、チタン酸鉛・ジルコニウム、チ
タン酸鉛・ジルコニウム・ランタン、チタン酸ストロン
チウム、チタン酸ストロンチウム・バリウム、酸化タン
タル、酸化ビスマス、酸化イットリウム、酸化ジルコニ
ウム及びタングステンブロンズからなる群より選ばれた
少なくとも１種から構成された膜を用いる。
【００１８】本発明の一態様においては、上記第１の導
電膜及び上記第２の導電膜の少なくとも一方の導電膜と
して、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも１種から構成
された膜を用いる。
電膜及び上記第２の導電膜の少なくとも一方の導電膜と
して、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも１種から構成
された膜を用いる。
【００１９】
【作用】本発明においては、メモリセルのキャパシタ上
部電極と配線とを一体構造としてそれらの間のコンタク
ト構造をなくすことにより、その配線を比較的低い位置
に形成することができるため、その配線と列選択用トラ
ンジスタの不純物拡散層の一方とを接続するコンタクト
孔のアスペクト比を小さくすることができる。
部電極と配線とを一体構造としてそれらの間のコンタク
ト構造をなくすことにより、その配線を比較的低い位置
に形成することができるため、その配線と列選択用トラ
ンジスタの不純物拡散層の一方とを接続するコンタクト
孔のアスペクト比を小さくすることができる。
【００２０】また、本発明においては、例えばＢＰＳＧ
膜のような絶縁膜を形成し、それにコンタクト孔を形成
した後、各メモリセルのキャパシタ構造を形成するの
で、例えば、その絶縁膜のリフロー処理やコンタクトイ
ンプラの活性化処理後にキャパシタを形成することがで
きる。このため、キャパシタ誘電体膜としてチタン酸鉛
等の高誘電率を有する材料を用い、また、キャパシタの
電極材料として二酸化ルテニウム等の導電性酸化物を用
いた場合でも、キャパシタ誘電体膜とシリコン又は導電
性酸化物とシリコン基板との間で相互拡散を生じること
がない。
膜のような絶縁膜を形成し、それにコンタクト孔を形成
した後、各メモリセルのキャパシタ構造を形成するの
で、例えば、その絶縁膜のリフロー処理やコンタクトイ
ンプラの活性化処理後にキャパシタを形成することがで
きる。このため、キャパシタ誘電体膜としてチタン酸鉛
等の高誘電率を有する材料を用い、また、キャパシタの
電極材料として二酸化ルテニウム等の導電性酸化物を用
いた場合でも、キャパシタ誘電体膜とシリコン又は導電
性酸化物とシリコン基板との間で相互拡散を生じること
がない。
【００２１】
【実施例】以下、本発明の実施例を図１〜図４を参照し
て説明する。
て説明する。
【００２２】図１は、本発明の第１実施例のＤＲＡＭの
部分断面図である。図１において、左側にＤＲＡＭのメ
モリセル部分、右側にメモリセルのアドレス指定用（列
選択用）トランジスタの部分を夫々示す。
部分断面図である。図１において、左側にＤＲＡＭのメ
モリセル部分、右側にメモリセルのアドレス指定用（列
選択用）トランジスタの部分を夫々示す。
【００２３】図１の左図に示すように、Ｐ型シリコン基
板１上に、図示省略したゲート酸化膜を介してゲート電
極４が形成され、このゲート電極４の両側の基板１内に
例えばリン等のＮ型不純物が導入されて、ソース／ドレ
イン領域となる一対の不純物拡散層２、３が夫々形成さ
れている。これにより、ＭＯＳトランジスタ５が構成さ
れている。
板１上に、図示省略したゲート酸化膜を介してゲート電
極４が形成され、このゲート電極４の両側の基板１内に
例えばリン等のＮ型不純物が導入されて、ソース／ドレ
イン領域となる一対の不純物拡散層２、３が夫々形成さ
れている。これにより、ＭＯＳトランジスタ５が構成さ
れている。
【００２４】ＭＯＳトランジスタ５とともにＤＲＡＭメ
モリセルを構成するスタック型のキャパシタ６は、ＭＯ
Ｓトランジスタ５の一方の不純物拡散層２に接続された
下部電極７と誘電体膜８とこの誘電体膜８を介して下部
電極７に対向する上部電極９とから構成されている。図
示の如く、キャパシタ６の下部電極７は、ＢＰＳＧ膜、
ＰＳＧ膜等からなる絶縁膜１０に形成されたコンタクト
孔１０ａにおいてＭＯＳトランジスタ５の一方の不純物
拡散層２に接続している。また、本実施例においては、
キャパシタ６の上部電極９もコンタクト孔１０ａの中に
入り込んで形成されることにより、キャパシタの実効面
積を増大させて、キャパシタ容量を増大させている。さ
らに、本実施例では、キャパシタ６の上部電極９が配線
１１と一体に同一の膜で形成されている。
モリセルを構成するスタック型のキャパシタ６は、ＭＯ
Ｓトランジスタ５の一方の不純物拡散層２に接続された
下部電極７と誘電体膜８とこの誘電体膜８を介して下部
電極７に対向する上部電極９とから構成されている。図
示の如く、キャパシタ６の下部電極７は、ＢＰＳＧ膜、
ＰＳＧ膜等からなる絶縁膜１０に形成されたコンタクト
孔１０ａにおいてＭＯＳトランジスタ５の一方の不純物
拡散層２に接続している。また、本実施例においては、
キャパシタ６の上部電極９もコンタクト孔１０ａの中に
入り込んで形成されることにより、キャパシタの実効面
積を増大させて、キャパシタ容量を増大させている。さ
らに、本実施例では、キャパシタ６の上部電極９が配線
１１と一体に同一の膜で形成されている。
【００２５】本実施例において、誘電体膜８は、比誘電
率が５０以上のチタン酸鉛からなる膜である。なお、こ
の誘電体膜８は、チタン酸鉛、チタン酸鉛・ジルコニウ
ム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ス
トロンチウム、チタン酸ストロンチウム・バリウム、酸
化タンタル、酸化ビスマス、酸化イットリウム、酸化ジ
ルコニウム若しくはタングステンブロンズ、又は、それ
らの混合物で構成することができる。
率が５０以上のチタン酸鉛からなる膜である。なお、こ
の誘電体膜８は、チタン酸鉛、チタン酸鉛・ジルコニウ
ム、チタン酸鉛・ジルコニウム・ランタン、チタン酸ス
トロンチウム、チタン酸ストロンチウム・バリウム、酸
化タンタル、酸化ビスマス、酸化イットリウム、酸化ジ
ルコニウム若しくはタングステンブロンズ、又は、それ
らの混合物で構成することができる。
【００２６】また、本実施例において、配線１１、上部
電極９及び下部電極７の材料は、いずれも二酸化ルテニ
ウム（ＲｕＯ2 ）である。なお、配線１１、上部電極９
及び下部電極７は、いずれも、二酸化ルテニウム、酸化
バナジウム若しくは酸化インジウム、又は、それらの混
合物で構成することができる。さらに、配線１１及び上
部電極９と下部電極７との一方又は両方とも多結晶シリ
コンで構成されてもよい。
電極９及び下部電極７の材料は、いずれも二酸化ルテニ
ウム（ＲｕＯ2 ）である。なお、配線１１、上部電極９
及び下部電極７は、いずれも、二酸化ルテニウム、酸化
バナジウム若しくは酸化インジウム、又は、それらの混
合物で構成することができる。さらに、配線１１及び上
部電極９と下部電極７との一方又は両方とも多結晶シリ
コンで構成されてもよい。
【００２７】図１の右図に示すように、配線１１は、絶
縁膜１０に形成されたコンタクト孔１０ｂにおいて、Ｍ
ＯＳ構造を有する列選択用トランジスタ１２の一方の不
純物拡散層１３と接続されている。また、配線１１及び
上部電極９の上には、層間絶縁膜１４、ゲート配線１
５、絶縁膜１６及び保護膜１７等が順次形成されてい
る。
縁膜１０に形成されたコンタクト孔１０ｂにおいて、Ｍ
ＯＳ構造を有する列選択用トランジスタ１２の一方の不
純物拡散層１３と接続されている。また、配線１１及び
上部電極９の上には、層間絶縁膜１４、ゲート配線１
５、絶縁膜１６及び保護膜１７等が順次形成されてい
る。
【００２８】次に、本実施例のＤＲＡＭの製造方法につ
いて、図２を参照して説明する。
いて、図２を参照して説明する。
【００２９】まず、図２（ａ）に示すように、シリコン
基板１上において、左側には不純物拡散層２、３及びゲ
ート電極４を有するＤＲＡＭメモリセル用のＭＯＳトラ
ンジスタ５、右側にはＭＯＳ構造を有する列選択用トラ
ンジスタ１２を形成する。
基板１上において、左側には不純物拡散層２、３及びゲ
ート電極４を有するＤＲＡＭメモリセル用のＭＯＳトラ
ンジスタ５、右側にはＭＯＳ構造を有する列選択用トラ
ンジスタ１２を形成する。
【００３０】次に、図２（ｂ）に示すように、全面にＢ
ＰＳＧ膜１０を形成する。そして、平坦化のための７０
０℃以上でのＢＰＳＧ膜１０のリフロー処理を行った
後、ＭＯＳトランジスタ５の不純物拡散層２及び列選択
用トランジスタ１２の不純物拡散層１３に夫々達するコ
ンタクト孔１０ａ、１０ｂをＢＰＳＧ膜１０に開口す
る。そして、これらのコンタクト孔１０ａ、１０ｂを通
じてリン等のＮ型不純物をシリコン基板１内にイオン注
入した後、例えば８００〜９００℃の温度で熱処理を行
い、不純物を活性化する。なお、ＢＰＳＧ膜１０の孔開
けは、ウェットエッチングによる等方性エッチングをま
ず行い、次いで、ドライエッチングによる異方性エッチ
ングを行う。
ＰＳＧ膜１０を形成する。そして、平坦化のための７０
０℃以上でのＢＰＳＧ膜１０のリフロー処理を行った
後、ＭＯＳトランジスタ５の不純物拡散層２及び列選択
用トランジスタ１２の不純物拡散層１３に夫々達するコ
ンタクト孔１０ａ、１０ｂをＢＰＳＧ膜１０に開口す
る。そして、これらのコンタクト孔１０ａ、１０ｂを通
じてリン等のＮ型不純物をシリコン基板１内にイオン注
入した後、例えば８００〜９００℃の温度で熱処理を行
い、不純物を活性化する。なお、ＢＰＳＧ膜１０の孔開
けは、ウェットエッチングによる等方性エッチングをま
ず行い、次いで、ドライエッチングによる異方性エッチ
ングを行う。
【００３１】次に、図２（ｃ）に示すように、右側の列
選択用トランジスタ１２の部分を適当なマスク（図示せ
ず）で覆った状態でスパッタ法により二酸化ルテニウム
からなる膜を全面に形成し、フォトレジストを用いた微
細加工によりこの二酸化ルテニウムの膜を選択的にエッ
チングして、コンタクト孔１０ａにおいて不純物拡散層
２と接続するキャパシタ６の下部電極７を形成する。こ
のとき、下部電極７がコンタクト孔１０ａの内面に沿っ
てコンタクト孔１０ａと実質的に同一形状となるように
形成する。
選択用トランジスタ１２の部分を適当なマスク（図示せ
ず）で覆った状態でスパッタ法により二酸化ルテニウム
からなる膜を全面に形成し、フォトレジストを用いた微
細加工によりこの二酸化ルテニウムの膜を選択的にエッ
チングして、コンタクト孔１０ａにおいて不純物拡散層
２と接続するキャパシタ６の下部電極７を形成する。こ
のとき、下部電極７がコンタクト孔１０ａの内面に沿っ
てコンタクト孔１０ａと実質的に同一形状となるように
形成する。
【００３２】次に、図２（ｄ）に示すように、下部電極
７の表面にチタン酸鉛からなる誘電体膜８をスパッタ法
により形成する。このとき、誘電体膜８がコンタクト孔
１０ａに沿って且つコンタクト孔１０ａと実質的に同一
形状となるように形成する。
７の表面にチタン酸鉛からなる誘電体膜８をスパッタ法
により形成する。このとき、誘電体膜８がコンタクト孔
１０ａに沿って且つコンタクト孔１０ａと実質的に同一
形状となるように形成する。
【００３３】次に、図２（ｅ）に示すように、右側の列
選択用トランジスタ１２の部分を含む全面にスパッタ法
により二酸化ルテニウムからなる膜を形成し、これを微
細加工技術によりパターニングして、誘電体膜８を介し
て下部電極７に対向する上部電極９の部分と、コンタク
ト孔１０ｂにおいてトランジスタ１２の不純物拡散層１
３と接続された配線１１の部分とを有する導電膜を形成
する。これによって、キャパシタ６の上部電極９と配線
１１が同時に形成される。
選択用トランジスタ１２の部分を含む全面にスパッタ法
により二酸化ルテニウムからなる膜を形成し、これを微
細加工技術によりパターニングして、誘電体膜８を介し
て下部電極７に対向する上部電極９の部分と、コンタク
ト孔１０ｂにおいてトランジスタ１２の不純物拡散層１
３と接続された配線１１の部分とを有する導電膜を形成
する。これによって、キャパシタ６の上部電極９と配線
１１が同時に形成される。
【００３４】次に、図２（ｆ）に示すように、ＢＰＳＧ
膜、ＰＳＧ膜等からなる層間絶縁膜１４を全面に形成す
る。しかる後、ゲート配線１５、絶縁膜１６及び保護膜
１７等を順次形成し、図１に示したＤＲＡＭメモリセル
が形成される。
膜、ＰＳＧ膜等からなる層間絶縁膜１４を全面に形成す
る。しかる後、ゲート配線１５、絶縁膜１６及び保護膜
１７等を順次形成し、図１に示したＤＲＡＭメモリセル
が形成される。
【００３５】図３は、本発明の第１実施例のＤＲＡＭの
等価回路図である。メモリセルアレイの各列を構成する
各メモリセルのキャパシタ６の上部電極９は、列選択用
トランジスタ１２を介してＶcc電圧源３０（Ｖcc＝電源
電圧）に接続された列選択線である配線１１に接続され
ている。Ｖcc電圧源３０には、列選択用トランジスタ１
２と対をなす列選択用トランジスタ３５を介して配線１
１と対をなす列選択線であるビット線３２が接続されて
おり、ビット線３２は、その列を構成する各メモリセル
のトランスファゲートであるＭＯＳトランジスタ５の他
方の不純物拡散層３に接続されている。この構成によ
り、配線１１を通じて、各メモリセルのキャパシタ６の
上部電極９には、１／２Ｖccの電圧が供給され得るよう
になっている。また、各メモリセルのゲート電極４は、
メモリセルアレイの行選択線であるワード線３３に接続
され、各ワード線３３は行選択用トランジスタ３４に接
続されている。
等価回路図である。メモリセルアレイの各列を構成する
各メモリセルのキャパシタ６の上部電極９は、列選択用
トランジスタ１２を介してＶcc電圧源３０（Ｖcc＝電源
電圧）に接続された列選択線である配線１１に接続され
ている。Ｖcc電圧源３０には、列選択用トランジスタ１
２と対をなす列選択用トランジスタ３５を介して配線１
１と対をなす列選択線であるビット線３２が接続されて
おり、ビット線３２は、その列を構成する各メモリセル
のトランスファゲートであるＭＯＳトランジスタ５の他
方の不純物拡散層３に接続されている。この構成によ
り、配線１１を通じて、各メモリセルのキャパシタ６の
上部電極９には、１／２Ｖccの電圧が供給され得るよう
になっている。また、各メモリセルのゲート電極４は、
メモリセルアレイの行選択線であるワード線３３に接続
され、各ワード線３３は行選択用トランジスタ３４に接
続されている。
【００３６】次に、本発明の第２実施例を図４を参照し
て説明する。尚、図４において、図１と対応する部材に
は、図１で用いたものと同一の符号を付して説明する。
て説明する。尚、図４において、図１と対応する部材に
は、図１で用いたものと同一の符号を付して説明する。
【００３７】図４は、本発明の第２実施例によるＤＲＡ
Ｍの部分断面図である。図４において、左側にＤＲＡＭ
のメモリセル部分、右側にメモリセルのアドレス指定用
（列選択用）トランジスタの部分を夫々示す。
Ｍの部分断面図である。図４において、左側にＤＲＡＭ
のメモリセル部分、右側にメモリセルのアドレス指定用
（列選択用）トランジスタの部分を夫々示す。
【００３８】図４の左図に示すように、Ｐ型シリコン基
板１上に、図示省略したゲート酸化膜を介してゲート電
極４が形成され、このゲート電極４の両側の基板１内に
例えばリン等のＮ型不純物が導入されて、ソース／ドレ
イン領域となる一対の不純物拡散層２、３が夫々形成さ
れている。これにより、ＭＯＳトランジスタ５が構成さ
れている。
板１上に、図示省略したゲート酸化膜を介してゲート電
極４が形成され、このゲート電極４の両側の基板１内に
例えばリン等のＮ型不純物が導入されて、ソース／ドレ
イン領域となる一対の不純物拡散層２、３が夫々形成さ
れている。これにより、ＭＯＳトランジスタ５が構成さ
れている。
【００３９】ＭＯＳトランジスタ５とともにＤＲＡＭメ
モリセルを構成するスタック型のキャパシタ６は、ＭＯ
Ｓトランジスタ５の一方の不純物拡散層２に接続された
下部電極７と誘電体膜８とこの誘電体膜８を介して下部
電極７に対向する上部電極９とから構成されている。図
示の如く、キャパシタ６の下部電極７は、ＢＰＳＧ膜、
ＰＳＧ膜等からなる絶縁膜１０に形成されたコンタクト
孔１０ａにおいてＭＯＳトランジスタ５の一方の不純物
拡散層２に接続している。そして、本実施例において
は、キャパシタ６の下部電極７がコンタクト孔１０ａを
ほぼ完全に埋め込むように形成されており、誘電体膜８
及び上部電極９が夫々実質的に平坦に形成されている。
そして、これにより、上部電極９及びこの上部電極９と
同一の膜で一体に形成された配線１１の段切れ等をほぼ
完全に防止することができ、配線の信頼性が向上する。
モリセルを構成するスタック型のキャパシタ６は、ＭＯ
Ｓトランジスタ５の一方の不純物拡散層２に接続された
下部電極７と誘電体膜８とこの誘電体膜８を介して下部
電極７に対向する上部電極９とから構成されている。図
示の如く、キャパシタ６の下部電極７は、ＢＰＳＧ膜、
ＰＳＧ膜等からなる絶縁膜１０に形成されたコンタクト
孔１０ａにおいてＭＯＳトランジスタ５の一方の不純物
拡散層２に接続している。そして、本実施例において
は、キャパシタ６の下部電極７がコンタクト孔１０ａを
ほぼ完全に埋め込むように形成されており、誘電体膜８
及び上部電極９が夫々実質的に平坦に形成されている。
そして、これにより、上部電極９及びこの上部電極９と
同一の膜で一体に形成された配線１１の段切れ等をほぼ
完全に防止することができ、配線の信頼性が向上する。
【００４０】図４の右図に示すように、配線１１は、絶
縁膜１０に形成されたコンタクト孔１０ｂにおいて、列
選択用トランジスタ１２の一方の不純物拡散層１３と接
続している。また、配線１１及び上部電極９上には、層
間絶縁膜１４、ゲート配線１５、絶縁膜１６及び保護膜
１７等が順次形成されている。
縁膜１０に形成されたコンタクト孔１０ｂにおいて、列
選択用トランジスタ１２の一方の不純物拡散層１３と接
続している。また、配線１１及び上部電極９上には、層
間絶縁膜１４、ゲート配線１５、絶縁膜１６及び保護膜
１７等が順次形成されている。
【００４１】本実施例において、誘電体膜８、配線１
１、上部電極９及び下部電極７の材料に関しては、第１
実施例と全く同様である。また、製造方法も第１実施例
とほぼ同様でよい。
１、上部電極９及び下部電極７の材料に関しては、第１
実施例と全く同様である。また、製造方法も第１実施例
とほぼ同様でよい。
【００４２】以上説明した本発明の第１及び第２実施例
においては、列選択用トランジスタ１２の不純物拡散層
１３に接続された配線１１と各メモリセルのキャパシタ
６の上部電極９とが同一の導電膜で互いに一体に形成さ
れているので、それらの間をコンタクト構造で接続する
必要がない。従って、そのコンタクト構造の分だけ絶縁
膜１０の膜厚を従来よりも小さくでき、配線１１を従来
よりも低い位置に形成することができる。この結果、列
選択用トランジスタ１２の不純物拡散層１３と配線１１
とを接続するコンタクト孔１０ｂのアスペクト比を小さ
くすることができるので、コンタクト孔１０ｂにおける
配線１１のカバレージが向上し、配線接続の信頼性を高
めることができる。
においては、列選択用トランジスタ１２の不純物拡散層
１３に接続された配線１１と各メモリセルのキャパシタ
６の上部電極９とが同一の導電膜で互いに一体に形成さ
れているので、それらの間をコンタクト構造で接続する
必要がない。従って、そのコンタクト構造の分だけ絶縁
膜１０の膜厚を従来よりも小さくでき、配線１１を従来
よりも低い位置に形成することができる。この結果、列
選択用トランジスタ１２の不純物拡散層１３と配線１１
とを接続するコンタクト孔１０ｂのアスペクト比を小さ
くすることができるので、コンタクト孔１０ｂにおける
配線１１のカバレージが向上し、配線接続の信頼性を高
めることができる。
【００４３】また、ＢＰＳＧ膜等の絶縁膜１０のリフロ
ー処理及びコンタクト孔１０ａ、１０ｂを通したコンタ
クトインプラの活性化処理のような７００℃以上の高温
での熱処理を、キャパシタ６を形成する前に行うことが
できるので、キャパシタ６の誘電体膜８としてチタン酸
塩等の誘電率５０以上の高誘電体材料を用い、また、キ
ャパシタ６の電極材料として二酸化ルテニウム等の導電
性酸化物を用いても、誘電体膜８と上部電極９及び下部
電極７との間若しくは上部電極９及び下部電極７とシリ
コン基板１との間で相互拡散を生じることがなくなる。
従って、これらの材料を用いることにより、キャパシタ
６の容量を増大させることが可能となり、キャパシタ容
量を確保した上で、従来よりも一層微細化されたＤＲＡ
Ｍメモリセルを形成することが可能となる。
ー処理及びコンタクト孔１０ａ、１０ｂを通したコンタ
クトインプラの活性化処理のような７００℃以上の高温
での熱処理を、キャパシタ６を形成する前に行うことが
できるので、キャパシタ６の誘電体膜８としてチタン酸
塩等の誘電率５０以上の高誘電体材料を用い、また、キ
ャパシタ６の電極材料として二酸化ルテニウム等の導電
性酸化物を用いても、誘電体膜８と上部電極９及び下部
電極７との間若しくは上部電極９及び下部電極７とシリ
コン基板１との間で相互拡散を生じることがなくなる。
従って、これらの材料を用いることにより、キャパシタ
６の容量を増大させることが可能となり、キャパシタ容
量を確保した上で、従来よりも一層微細化されたＤＲＡ
Ｍメモリセルを形成することが可能となる。
【００４４】
【発明の効果】本発明においては、メモリセルアレイの
列選択用トランジスタの不純物拡散層の一方に接続され
た配線とメモリセルのキャパシタ上部電極とを同一の導
電膜で一体に形成することにより、列選択用トランジス
タの不純物拡散層の一方と配線とを接続するコンタクト
孔のアスペクト比を小さくすることができて、コンタク
ト孔における配線のカバレージが向上し、配線接続の信
頼性を高めることができる。また、ＣＶＤ法によらず、
スパッタ法によって配線を形成することが可能となるの
で、より安価に半導体記憶装置を製造することができる
ようになる。
列選択用トランジスタの不純物拡散層の一方に接続され
た配線とメモリセルのキャパシタ上部電極とを同一の導
電膜で一体に形成することにより、列選択用トランジス
タの不純物拡散層の一方と配線とを接続するコンタクト
孔のアスペクト比を小さくすることができて、コンタク
ト孔における配線のカバレージが向上し、配線接続の信
頼性を高めることができる。また、ＣＶＤ法によらず、
スパッタ法によって配線を形成することが可能となるの
で、より安価に半導体記憶装置を製造することができる
ようになる。
【００４５】また、本発明によると、絶縁膜のリフロー
処理や不純物の活性化処理等の高温の熱処理を、各メモ
リセルのキャパシタを形成する前に行うことができるの
で、キャパシタの誘電体膜として高誘電率を有する材料
を用いることが可能となり、その結果、メモリセルのキ
ャパシタ容量を大きくすることができるので、相対的に
メモリセル面積を小さくでき、半導体記憶装置の微細化
及び高集積化が達成できる。
処理や不純物の活性化処理等の高温の熱処理を、各メモ
リセルのキャパシタを形成する前に行うことができるの
で、キャパシタの誘電体膜として高誘電率を有する材料
を用いることが可能となり、その結果、メモリセルのキ
ャパシタ容量を大きくすることができるので、相対的に
メモリセル面積を小さくでき、半導体記憶装置の微細化
及び高集積化が達成できる。
【００４６】また、本発明によると、キャパシタの上部
電極と配線と同時に形成することができるので、製造工
程を簡略化することができる。
電極と配線と同時に形成することができるので、製造工
程を簡略化することができる。
【図１】本発明の第１実施例のＤＲＡＭの部分断面図で
ある。
ある。
【図２】図１に示すＤＲＡＭの製造方法を工程順に示す
断面図である。
断面図である。
【図３】本発明の第１実施例のＤＲＡＭの部分的な等価
回路図である。
回路図である。
【図４】本発明の第２実施例のＤＲＡＭの部分断面図で
ある。
ある。
【図５】従来のＤＲＡＭの部分断面図である。
１ シリコン基板
２、３ 不純物拡散層
４ ゲート電極
５ ＭＯＳトランジスタ
６ キャパシタ
７ 下部電極
８ 誘電体膜
９ 上部電極
１０ 絶縁膜
１０ａ、１０ｂ コンタクト孔
１１ 配線
１２ 列選択用トランジスタ
１３ 不純物拡散層
１４ 層間絶縁膜
１５ ゲート配線
１６ 絶縁膜
１７ 保護膜
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平３−283176（ＪＰ，Ａ)
特開 平５−3305（ＪＰ，Ａ)
特開 平７−114792（ＪＰ，Ａ)
特開 平５−283647（ＪＰ，Ａ)
特開 平５−198818（ＪＰ，Ａ)
特開 平３−104215（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/8242
H01L 21/822
H01L 27/04
H01L 27/108
Claims (8)
- 【請求項１】 各メモリセルが、トランスファゲートで
ある電界効果型トランジスタと上記電界効果型トランジ
スタの一方の拡散層に接続されたキャパシタ下部電極及
び誘電体膜を介して上記キャパシタ下部電極に対向する
キャパシタ上部電極とを備えており、メモリセルアレイ
の各列を構成する上記メモリセルの上記電界効果型トラ
ンジスタの他方の拡散層が、第１の列選択用トランジス
タを介してＶcc電圧源に接続された第１の列選択線に接
続され、上記メモリセルの上記キャパシタ上部電極が、
第２の列選択用トランジスタを介して上記Ｖcc電圧源に
接続された第２の列選択線に接続されている半導体記憶
装置において、 上記キャパシタ上部電極と上記第２の列選択線とが同一
の導電膜で一体に構成されていることを特徴とする半導
体記憶装置。 - 【請求項２】 上記誘電体膜が、チタン酸鉛、チタン酸
鉛・ジルコニウム、チタン酸鉛・ジルコニウム・ランタ
ン、チタン酸ストロンチウム、チタン酸ストロンチウム
・バリウム、酸化タンタル、酸化ビスマス、酸化イット
リウム、酸化ジルコニウム及びタングステンブロンズか
らなる群より選ばれた少なくとも１種から構成されてい
ることを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項３】 上記キャパシタ上部電極及び上記第２の
列選択線並びに上記キャパシタ下部電極の少なくとも一
方が、二酸化ルテニウム、酸化バナジウム及び酸化イン
ジウムからなる群より選ばれた少なくとも１種から構成
されていることを特徴とする請求項１又は２に記載の半
導体記憶装置。 - 【請求項４】 半導体基板に、各メモリセルのトランス
ファゲートとなる第１のＭＯＳトランジスタとメモリセ
ルアレイの列選択用トランジスタとなる第２のＭＯＳト
ランジスタのゲート絶縁膜及びゲート電極並びにソース
及びドレインとなる不純物拡散層を夫々形成する工程
と、 上記半導体基板上の全面に第１の絶縁膜を形成する工程
と、 上記第１の絶縁膜に、上記第１のＭＯＳトランジスタの
上記不純物拡散層の一方に達する第１のコンタクト孔を
形成するとともに、上記第２のＭＯＳトランジスタの上
記不純物拡散層の一方に達する第２のコンタクト孔を形
成する工程と、 しかる後、上記第１のコンタクト孔において上記第１の
ＭＯＳトランジスタの上記不純物拡散層の上記一方と接
続するキャパシタ下部電極となる第１の導電膜をパター
ン形成する工程と、 上記第１の導電膜の上に高誘電体膜を形成する工程と、 上記高誘電体膜を介して上記第１の導電膜に対向すると
ともに、上記第２のコンタクト孔において上記第２のＭ
ＯＳトランジスタの上記不純物拡散層の上記一方に接続
される第２の導電膜をパターン形成する工程とを有する
ことを特徴とする半導体記憶装置の製造方法。 - 【請求項５】 上記第１の絶縁膜を形成した後、この第
１の絶縁膜をリフローする工程を更に有することを特徴
とする請求項４に記載の半導体記憶装置の製造方法。 - 【請求項６】 上記第１及び第２のコンタクト孔を形成
した後、これらのコンタクト孔を通じて上記半導体基板
内にイオン注入を行う工程と、その工程により注入され
たイオンを活性化するための熱処理工程とを更に有する
ことを特徴とする請求項４又は５に記載の半導体記憶装
置の製造方法。 - 【請求項７】 上記高誘電体膜として、チタン酸鉛、チ
タン酸鉛・ジルコニウム、チタン酸鉛・ジルコニウム・
ランタン、チタン酸ストロンチウム、チタン酸ストロン
チウム・バリウム、酸化タンタル、酸化ビスマス、酸化
イットリウム、酸化ジルコニウム及びタングステンブロ
ンズからなる群より選ばれた少なくとも１種から構成さ
れた膜を用いることを特徴とする請求項４〜６のいずれ
か１項に記載の半導体記憶装置の製造方法。 - 【請求項８】 上記第１の導電膜及び上記第２の導電膜
の少なくとも一方の導電膜として、二酸化ルテニウム、
酸化バナジウム及び酸化インジウムからなる群より選ば
れた少なくとも１種から構成された膜を用いることを特
徴とする請求項４〜７のいずれか１項に記載の半導体記
憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13815894A JP3366440B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体記憶装置及びその製造方法 |
| US08/453,975 US5644151A (en) | 1994-05-27 | 1995-05-30 | Semiconductor memory device and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13815894A JP3366440B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07321232A JPH07321232A (ja) | 1995-12-08 |
| JP3366440B2 true JP3366440B2 (ja) | 2003-01-14 |
Family
ID=15215381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13815894A Expired - Fee Related JP3366440B2 (ja) | 1994-05-27 | 1994-05-27 | 半導体記憶装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3366440B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5739049A (en) * | 1995-08-21 | 1998-04-14 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating semiconductor device having a capacitor and a method of forming metal wiring on a semiconductor substrate |
| JP3396131B2 (ja) * | 1996-06-28 | 2003-04-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| DE19640238B4 (de) * | 1996-09-30 | 2005-04-14 | Infineon Technologies Ag | Speicheranordnung mit Ferroelektrikum oder Paraelektrikum mit Dielektrizitätskonstante größer 10 als Speicherdielektrikum |
| US6958508B2 (en) | 2000-10-17 | 2005-10-25 | Matsushita Electric Industrial Co., Ltd. | Ferroelectric memory having ferroelectric capacitor insulative film |
| JP4829678B2 (ja) * | 2000-10-17 | 2011-12-07 | パナソニック株式会社 | 強誘電体メモリ及びその製造方法 |
-
1994
- 1994-05-27 JP JP13815894A patent/JP3366440B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07321232A (ja) | 1995-12-08 |
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