JP3390704B2 - 強誘電体不揮発性メモリ - Google Patents
強誘電体不揮発性メモリInfo
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
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- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
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Description
【０００１】
【発明の属する技術分野】本発明は、強誘電体不揮発性
メモリに係わり、特にＭＯＳやＭＩＳ構造の電界効果ト
ランジスタのゲート側に強誘電体キャパシタを接続した
強誘電体不揮発性メモリに関する。
メモリに係わり、特にＭＯＳやＭＩＳ構造の電界効果ト
ランジスタのゲート側に強誘電体キャパシタを接続した
強誘電体不揮発性メモリに関する。
【０００２】
【従来の技術】近年、強誘電体をＭＯＳ型電界効果トラ
ンジスタ（ＦＥＴ）のゲート絶縁膜に用いたＭＦＳ（金
属−強誘電体−半導体）ＦＥＴは、読み出し毎の再書き
込み動作を必要としない次世代の強誘電体メモリを実現
するキーデバイスとして期待されている。しかし、Ｓｉ
などの半導体基板上に強誘電体膜を直接堆積してＭＦＳ
キャパシタ或いはＭＦＳＦＥＴを作成すると、構成元素
の相互拡散が生じて電気的な良好な界面が形成できな
い。
ンジスタ（ＦＥＴ）のゲート絶縁膜に用いたＭＦＳ（金
属−強誘電体−半導体）ＦＥＴは、読み出し毎の再書き
込み動作を必要としない次世代の強誘電体メモリを実現
するキーデバイスとして期待されている。しかし、Ｓｉ
などの半導体基板上に強誘電体膜を直接堆積してＭＦＳ
キャパシタ或いはＭＦＳＦＥＴを作成すると、構成元素
の相互拡散が生じて電気的な良好な界面が形成できな
い。
【０００３】そのため、一般には強誘電体膜と半導体基
板との間に常誘電性のバッファ層を挿入したＭＦＩＳ
（金属−強誘電体−絶縁体−半導体）構造、或いは強誘
電体膜とバッファ層との間にさらに導電性の拡散防止層
を挿入したＭＦＭＩＳ（金属−強誘電体−金属−絶縁体
−半導体）構造が用いられる。特に、後者の構造は通常
のＭＯＳ型或いはＭＩＳ型ＦＥＴの上に、強誘電体キャ
パシタを接続した構造になっており、両者の面積比を最
適化できるという特徴がある。
板との間に常誘電性のバッファ層を挿入したＭＦＩＳ
（金属−強誘電体−絶縁体−半導体）構造、或いは強誘
電体膜とバッファ層との間にさらに導電性の拡散防止層
を挿入したＭＦＭＩＳ（金属−強誘電体−金属−絶縁体
−半導体）構造が用いられる。特に、後者の構造は通常
のＭＯＳ型或いはＭＩＳ型ＦＥＴの上に、強誘電体キャ
パシタを接続した構造になっており、両者の面積比を最
適化できるという特徴がある。
【０００４】ＭＯＳ型或いはＭＩＳ型ＦＥＴのゲート部
分の面積と強誘電体キャパシタの面積との比を最適化す
る検討は、文献（T.Kawasaki,Y.Akiyama,S.Fujita,and
S.Satoh;“MFMIS Structure for Nonvolatile Ferroele
ctric Memory Using PZT Thin Film”,IEICE TRANS.ELE
CTRON.,VOL.E81-C,NO.4,PP584-589(APRIL 1998)）など
にも認められるが、本発明者らの実験からも次の図８に
示す結果が確認されている。
分の面積と強誘電体キャパシタの面積との比を最適化す
る検討は、文献（T.Kawasaki,Y.Akiyama,S.Fujita,and
S.Satoh;“MFMIS Structure for Nonvolatile Ferroele
ctric Memory Using PZT Thin Film”,IEICE TRANS.ELE
CTRON.,VOL.E81-C,NO.4,PP584-589(APRIL 1998)）など
にも認められるが、本発明者らの実験からも次の図８に
示す結果が確認されている。
【０００５】図８は、ＳｒＢｉ2ＴａＯ9 及びＰｔ電極
からなる強誘電体キャパシタとＭＯＳキャパシタとを直
列接続して、Ｃ−Ｖ（容量−電圧）特性を測定した結果
の一例である。同図のＣ−Ｖ特性には、ＳｒＢｉ2Ｔａ
Ｏ9 膜の強誘電性に基づくヒステリシスが観測されてい
る。（ａ）は両キャパシタの面積が等しい場合で、ヒス
テリシスの幅が狭い。一方、（ｂ）はＭＯＳキャパシタ
の面積が強誘電体キャパシタの面積の４倍の場合で、ヒ
ステリシスの幅が広く特性が良好である。
からなる強誘電体キャパシタとＭＯＳキャパシタとを直
列接続して、Ｃ−Ｖ（容量−電圧）特性を測定した結果
の一例である。同図のＣ−Ｖ特性には、ＳｒＢｉ2Ｔａ
Ｏ9 膜の強誘電性に基づくヒステリシスが観測されてい
る。（ａ）は両キャパシタの面積が等しい場合で、ヒス
テリシスの幅が狭い。一方、（ｂ）はＭＯＳキャパシタ
の面積が強誘電体キャパシタの面積の４倍の場合で、ヒ
ステリシスの幅が広く特性が良好である。
【０００６】この実験結果に示すように、メモリ用途に
通常用いられる強誘電体膜は、バッファ層として代表的
に用いられるＳｉＯ2 層などに比べて比誘電率が高く、
且つ単位面積当たりに誘起できる電荷量も大きいため
に、強誘電体膜に電圧を有効に印加し、且つ電荷量のバ
ランスを取るためには、ＭＯＳキャパシタの面積を大き
くし、強誘電体キャパシタの面積を小さくすることが重
要である。このような関係は、ＭＯＳキャパシタがＦＥ
Ｔに変わっても全く同様であり、ＭＦＭＩＳ型ＦＥＴの
高性能化のためには、ゲート部分の面積を大きくする必
要がある。ゲート部分と強誘電体キャパシタとの面積比
の最適値は、用いる材料や構造によって異なるが、一般
には３〜１０程度である。
通常用いられる強誘電体膜は、バッファ層として代表的
に用いられるＳｉＯ2 層などに比べて比誘電率が高く、
且つ単位面積当たりに誘起できる電荷量も大きいため
に、強誘電体膜に電圧を有効に印加し、且つ電荷量のバ
ランスを取るためには、ＭＯＳキャパシタの面積を大き
くし、強誘電体キャパシタの面積を小さくすることが重
要である。このような関係は、ＭＯＳキャパシタがＦＥ
Ｔに変わっても全く同様であり、ＭＦＭＩＳ型ＦＥＴの
高性能化のためには、ゲート部分の面積を大きくする必
要がある。ゲート部分と強誘電体キャパシタとの面積比
の最適値は、用いる材料や構造によって異なるが、一般
には３〜１０程度である。
【０００７】ＭＯＳ型又はＭＩＳ型ＦＥＴのゲート部分
の面積を大きくする方法としては、 ＦＥＴのチヤネル長を長くする方法、ＦＥＴのチャ
ネル幅を広くする方法、チャネル長，チャネル幅はそ
のままで、ゲート電極をソース・ドレインの領域にまで
拡張する方法の３つが考えられる。このうち、第１の方
法はＦＥＴの駆動電流が低下するという問題がある。ま
た、第３の方法は寄生容量が大きくなり、動作が遅くな
ると言う問題がある。従って、これらの問題を生じるこ
となくゲート部分の面積を大きくするためには、第２の
方法のようにチャネル幅、即ちゲート幅を広くすること
が重要である。
の面積を大きくする方法としては、 ＦＥＴのチヤネル長を長くする方法、ＦＥＴのチャ
ネル幅を広くする方法、チャネル長，チャネル幅はそ
のままで、ゲート電極をソース・ドレインの領域にまで
拡張する方法の３つが考えられる。このうち、第１の方
法はＦＥＴの駆動電流が低下するという問題がある。ま
た、第３の方法は寄生容量が大きくなり、動作が遅くな
ると言う問題がある。従って、これらの問題を生じるこ
となくゲート部分の面積を大きくするためには、第２の
方法のようにチャネル幅、即ちゲート幅を広くすること
が重要である。
【０００８】絶縁性基板上にストライプ状に形成したＳ
ｉ薄膜を用いてＭＯＳ型又はＭＩＳ型ＦＥＴを作成し、
その上に強誘電体キャパシタを積層した構成の強誘電体
不揮発性メモリとしては、例えば本発明者らが既に提案
した図９の構造がある（特願平１０−２４２８５６
号）。しかし、この構造では、それぞれのＭＯＳ型又は
ＭＩＳ型ＦＥＴのゲート幅の方向は、Ｓｉストライプに
平行な方向になるので、ゲート幅を広くすると１つのＦ
ＥＴがＳｉストライプの長い部分を占めることになり、
高密度に集積化した強誘電体メモリが作成できなくな
る。具体的には、強誘電体キャパシタの面積の１０倍の
ゲート面積を確保しようとすると、集積度は約１／１０
に低下する。
ｉ薄膜を用いてＭＯＳ型又はＭＩＳ型ＦＥＴを作成し、
その上に強誘電体キャパシタを積層した構成の強誘電体
不揮発性メモリとしては、例えば本発明者らが既に提案
した図９の構造がある（特願平１０−２４２８５６
号）。しかし、この構造では、それぞれのＭＯＳ型又は
ＭＩＳ型ＦＥＴのゲート幅の方向は、Ｓｉストライプに
平行な方向になるので、ゲート幅を広くすると１つのＦ
ＥＴがＳｉストライプの長い部分を占めることになり、
高密度に集積化した強誘電体メモリが作成できなくな
る。具体的には、強誘電体キャパシタの面積の１０倍の
ゲート面積を確保しようとすると、集積度は約１／１０
に低下する。
【０００９】なお、図９中の９１は絶縁基板、９２はＳ
ｉストライプ、９３は常誘電体膜、９５はゲート電極、
９６ａ，９６ｂは強誘電体膜、９７は第１のストライプ
状電極、９９は第２のストライプ状電極を示している。
ｉストライプ、９３は常誘電体膜、９５はゲート電極、
９６ａ，９６ｂは強誘電体膜、９７は第１のストライプ
状電極、９９は第２のストライプ状電極を示している。
【００１０】
【発明が解決しようとする課題】このように、従来の強
誘電体不揮発性メモリにおいては、高性能化のためには
強誘電体キャパシタに比べてゲート部分の面積を大きく
する必要があるが、ゲート部分の面積を大きくするため
にゲート幅を広くすると、集積度の低下を招く問題があ
った。
誘電体不揮発性メモリにおいては、高性能化のためには
強誘電体キャパシタに比べてゲート部分の面積を大きく
する必要があるが、ゲート部分の面積を大きくするため
にゲート幅を広くすると、集積度の低下を招く問題があ
った。
【００１１】本発明は、上記事情を考慮して成されたも
ので、その目的とするところは、集積度を低下させるこ
となく、ＭＯＳ型又はＭＩＳ型ＦＥＴのゲート幅を広く
することができ、素子構造の最適化，高性能化をはかり
得る強誘電体不揮発性メモリを提供することにある。
ので、その目的とするところは、集積度を低下させるこ
となく、ＭＯＳ型又はＭＩＳ型ＦＥＴのゲート幅を広く
することができ、素子構造の最適化，高性能化をはかり
得る強誘電体不揮発性メモリを提供することにある。
【００１２】
【課題を解決するための手段】（構成）上記課題を解決
するために本発明は、次のような構成を採用している。
するために本発明は、次のような構成を採用している。
【００１３】即ち本発明は、絶縁性基板上にストライプ
状に形成されたＳｉ薄膜を用いてＭＯＳ型又はＭＩＳ型
の電界効果トランジスタを作成し、このトランジスタの
Ｓｉ薄膜の厚さ方向側上方強誘電体キャパシタを積層
し、トランジスタのゲート電極と１個又は複数個の強誘
電体キャパシタとを接続した構成の強誘電体不揮発性メ
モリであって、前記Ｓｉ薄膜の厚さ方向に前記トランジ
スタのソース，チャネル，ドレイン領域を形成してなる
ことを特徴とする。
状に形成されたＳｉ薄膜を用いてＭＯＳ型又はＭＩＳ型
の電界効果トランジスタを作成し、このトランジスタの
Ｓｉ薄膜の厚さ方向側上方強誘電体キャパシタを積層
し、トランジスタのゲート電極と１個又は複数個の強誘
電体キャパシタとを接続した構成の強誘電体不揮発性メ
モリであって、前記Ｓｉ薄膜の厚さ方向に前記トランジ
スタのソース，チャネル，ドレイン領域を形成してなる
ことを特徴とする。
【００１４】ここで、本発明の望ましい実施態様として
は次のものがあげられる。
は次のものがあげられる。
【００１５】(1) Ｓｉ薄膜の厚さ方向に下から順にｎ領
域，ｐ領域，ｎ領域（又はｐ領域，ｎ領域，ｐ領域）の
積層構造を形成し、且つ該Ｓｉ薄膜に少なくとも下部の
ｎ領域（又はｐ領域）にまで到達するように形成した穴
の側面に絶縁膜を形成してなり、上下のｎ領域（又はｐ
領域）をトランジスタのソース及びドレインとして用
い、中間のｐ領域（又はｎ領域）をチャネルとして用
い、穴の側面の絶縁膜をゲート絶縁膜として用いるこ
と。
域，ｐ領域，ｎ領域（又はｐ領域，ｎ領域，ｐ領域）の
積層構造を形成し、且つ該Ｓｉ薄膜に少なくとも下部の
ｎ領域（又はｐ領域）にまで到達するように形成した穴
の側面に絶縁膜を形成してなり、上下のｎ領域（又はｐ
領域）をトランジスタのソース及びドレインとして用
い、中間のｐ領域（又はｎ領域）をチャネルとして用
い、穴の側面の絶縁膜をゲート絶縁膜として用いるこ
と。
【００１６】(2) Ｓｉ薄膜の厚さ方向に下から順にｎ領
域，ｐ領域（又はｐ領域，ｎ領域）の積層構造を形成
し、該Ｓｉ薄膜をストライプ状に形成した方向とほぼ直
交する方向に、導電性電極を該Ｓｉ薄膜の上面に接触す
るように配置し、且つ両者の交差部に、導電性電極の上
から少なくとも下部のｎ領域（又はｐ領域）に到達する
ように形成された穴の側面に絶縁膜を形成してなり、下
部のｎ領域（又はｐ領域）をトランジスタのソース又は
ドレインとして用い、その上のｐ領域（又はｎ領域）を
チャネルとして用い、導電性電極をドレイン又はソース
として用い、穴の側面の絶縁膜をゲート絶縁膜として用
いること。
域，ｐ領域（又はｐ領域，ｎ領域）の積層構造を形成
し、該Ｓｉ薄膜をストライプ状に形成した方向とほぼ直
交する方向に、導電性電極を該Ｓｉ薄膜の上面に接触す
るように配置し、且つ両者の交差部に、導電性電極の上
から少なくとも下部のｎ領域（又はｐ領域）に到達する
ように形成された穴の側面に絶縁膜を形成してなり、下
部のｎ領域（又はｐ領域）をトランジスタのソース又は
ドレインとして用い、その上のｐ領域（又はｎ領域）を
チャネルとして用い、導電性電極をドレイン又はソース
として用い、穴の側面の絶縁膜をゲート絶縁膜として用
いること。
【００１７】(3) 導電性電極中にＳｉに対してドナー或
いはアクセプタとなる不純物を混入しておき、熱処理に
より該不純物を交差部のＳｉ薄膜中に拡散させることに
よって、導電性電極と接したｎ領域（又はｐ領域）を形
成し、熱処理により形成した交差部のｎ領域（又はｐ領
域）をドレイン又はソースとして用いること。
いはアクセプタとなる不純物を混入しておき、熱処理に
より該不純物を交差部のＳｉ薄膜中に拡散させることに
よって、導電性電極と接したｎ領域（又はｐ領域）を形
成し、熱処理により形成した交差部のｎ領域（又はｐ領
域）をドレイン又はソースとして用いること。
【００１８】(4) 導電性電極は、多結晶Ｓｉ，金属シリ
サイド，純金属などからなること。
サイド，純金属などからなること。
【００１９】（作用）本発明によれば、絶縁性基板上の
Ｓｉ薄膜の厚み方向にソース，チャネル，ドレイン領域
を形成し、いわゆる縦型トランジスタを形成することに
よって、集積度を低下させることなくトランジスタの実
質的なゲート幅を広くすることができる。これによっ
て、ＭＯＳ型又はＭＩＳ型電界効果トランジスタと強誘
電体キャパシタを接続した強誘電体不揮発性メモリにお
ける素子構造の最適化，高性能化をはかることが可能と
なる。
Ｓｉ薄膜の厚み方向にソース，チャネル，ドレイン領域
を形成し、いわゆる縦型トランジスタを形成することに
よって、集積度を低下させることなくトランジスタの実
質的なゲート幅を広くすることができる。これによっ
て、ＭＯＳ型又はＭＩＳ型電界効果トランジスタと強誘
電体キャパシタを接続した強誘電体不揮発性メモリにお
ける素子構造の最適化，高性能化をはかることが可能と
なる。
【００２０】
【発明の実施の形態】以下、本発明の詳細を図示の実施
形態によって説明する。
形態によって説明する。
【００２１】（第１の実施形態）図１は、本発明の第１
の実施形態に係わる強誘電体不揮発性メモリの素子構造
を説明するためのもので、（ａ）は平面図、（ｂ）は
（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ
−Ｂ’断面図である。
の実施形態に係わる強誘電体不揮発性メモリの素子構造
を説明するためのもので、（ａ）は平面図、（ｂ）は
（ａ）の矢視Ａ−Ａ’断面図、（ｃ）は（ａ）の矢視Ｂ
−Ｂ’断面図である。
【００２２】Ｓｉウェハ１１の表面にＳｉＯ2 膜１２を
形成した絶縁性基板上に、ｎ+ 領域１３，ｐ領域１４，
ｎ+ 領域１５を積層したＳｉ薄膜１０が形成されてい
る。このＳｉ薄膜１０は、溝１８を設けることによりス
トライプ状に配置され、Ｓｉストライプにはストライプ
幅よりも小さい穴１７が周期的に形成されている。そし
て、各々の穴１７の側面にＳｉＯ2 からなるゲート絶縁
膜１９を介してゲート電極２１を形成することにより、
ＭＯＳ型ＦＥＴが構成されている。
形成した絶縁性基板上に、ｎ+ 領域１３，ｐ領域１４，
ｎ+ 領域１５を積層したＳｉ薄膜１０が形成されてい
る。このＳｉ薄膜１０は、溝１８を設けることによりス
トライプ状に配置され、Ｓｉストライプにはストライプ
幅よりも小さい穴１７が周期的に形成されている。そし
て、各々の穴１７の側面にＳｉＯ2 からなるゲート絶縁
膜１９を介してゲート電極２１を形成することにより、
ＭＯＳ型ＦＥＴが構成されている。
【００２３】また、Ｓｉ薄膜１０の穴部上には、下部電
極２５，ＰＺＴ等の強誘電体膜２６及び上部電極２７を
積層した強誘電体キャパシタが形成されている。この強
誘電体キャパシタの下部電極２５はゲート電極２１に接
続され、上部電極２７はＳｉストライプと直交する方向
に延在して設けられている。
極２５，ＰＺＴ等の強誘電体膜２６及び上部電極２７を
積層した強誘電体キャパシタが形成されている。この強
誘電体キャパシタの下部電極２５はゲート電極２１に接
続され、上部電極２７はＳｉストライプと直交する方向
に延在して設けられている。
【００２４】なお、図中の１６はＳｉ薄膜１０を保護す
るためのＳｉＯ2 膜（保護絶縁膜）であり、図中の２２
は穴１７及び溝１８を埋め込むためのＳｉＯ2 膜（埋め
込み絶縁膜）である。
るためのＳｉＯ2 膜（保護絶縁膜）であり、図中の２２
は穴１７及び溝１８を埋め込むためのＳｉＯ2 膜（埋め
込み絶縁膜）である。
【００２５】次に、本実施形態の強誘電体不揮発性メモ
リの製造工程を、図２を参照して説明する。
リの製造工程を、図２を参照して説明する。
【００２６】まず、図２（ａ）に示すように、素子形成
基板として、Ｓｉウェハ１１上のＳｉＯ2 膜１２上に、
ｎ+ 領域（高不純物濃度ｎ領域）１３及びｐ領域１４を
形成したＳＯＩ基板（Silicon on Insulator：絶縁物基
板上にＳｉ薄膜を形成した基板）を用いる。この基板を
作成するためには、表面にＳｉＯ2 膜１２を形成したｐ
型或いはｎ型Ｓｉウェハ１１と、表面にｎ+ 領域１３を
形成したｐ型Ｓｉウェハ１４とを、直接接着技術により
貼り合わせればよい。
基板として、Ｓｉウェハ１１上のＳｉＯ2 膜１２上に、
ｎ+ 領域（高不純物濃度ｎ領域）１３及びｐ領域１４を
形成したＳＯＩ基板（Silicon on Insulator：絶縁物基
板上にＳｉ薄膜を形成した基板）を用いる。この基板を
作成するためには、表面にＳｉＯ2 膜１２を形成したｐ
型或いはｎ型Ｓｉウェハ１１と、表面にｎ+ 領域１３を
形成したｐ型Ｓｉウェハ１４とを、直接接着技術により
貼り合わせればよい。
【００２７】次いで、図２（ｂ）に示すように、ｐ型Ｓ
ｉウェハ１４を必要な厚さにまで薄膜化してｐ領域と
し、その上にｎ+ 領域１５を形成し、さらに表面に厚さ
０．２〜０．５μｍ程度のＳｉＯ2 膜１６を形成する。
ｉウェハ１４を必要な厚さにまで薄膜化してｐ領域と
し、その上にｎ+ 領域１５を形成し、さらに表面に厚さ
０．２〜０．５μｍ程度のＳｉＯ2 膜１６を形成する。
【００２８】次いで、図３に示すようなストライプ状開
口３１及び矩形開口３２を有するマスクを用い、Ｓｉ薄
膜１０をストライプ状にエッチングすると共に、図２
（ｃ）に示すように、ゲート部を形成するための穴１７
を形成する。Ｓｉストライプに沿って多くの穴１７を設
けるのは、ＦＥＴをマトリックス状に形成するためであ
る。
口３１及び矩形開口３２を有するマスクを用い、Ｓｉ薄
膜１０をストライプ状にエッチングすると共に、図２
（ｃ）に示すように、ゲート部を形成するための穴１７
を形成する。Ｓｉストライプに沿って多くの穴１７を設
けるのは、ＦＥＴをマトリックス状に形成するためであ
る。
【００２９】この場合の穴１７の深さは、下部のＳｉＯ
2 膜１２にまで達するものとなるが、ストライプの形成
と同時に穴１７を開けることにより、マスク合わせの余
裕が必要でなくなり、高密度化がはかれる。なお、スト
ライプの形成と別に穴１７を設ける場合は、必ずしも下
部のＳｉＯ2 膜１２にまで達する必要はなく、ｎ+ 領域
１３に達する深さであればよい。
2 膜１２にまで達するものとなるが、ストライプの形成
と同時に穴１７を開けることにより、マスク合わせの余
裕が必要でなくなり、高密度化がはかれる。なお、スト
ライプの形成と別に穴１７を設ける場合は、必ずしも下
部のＳｉＯ2 膜１２にまで達する必要はなく、ｎ+ 領域
１３に達する深さであればよい。
【００３０】続いて、ストライプ状のＳｉ薄膜１０の側
壁、並びに穴１７の側壁に厚さ５〜１０ｎｍの薄い酸化
膜、或いは窒化膜などの絶縁膜１９を形成する。ここで
は、絶縁膜１９として熱酸化膜を用いるが、この膜１９
がＭＯＳ型ＦＥＴのゲート絶縁膜となる。
壁、並びに穴１７の側壁に厚さ５〜１０ｎｍの薄い酸化
膜、或いは窒化膜などの絶縁膜１９を形成する。ここで
は、絶縁膜１９として熱酸化膜を用いるが、この膜１９
がＭＯＳ型ＦＥＴのゲート絶縁膜となる。
【００３１】次いで、図２（ｄ）に示すように、穴１７
が完全に塞がらないような厚さで導電膜２１を堆積し、
最後に穴１７の中心部やＳｉストライプの隙間（溝１
８）にＳｉＯ2 膜２２を堆積して凹みを埋める。導電膜
２１としては、金属膜或いは多結晶Ｓｉ膜を用いること
ができるが、ここでは多量の不純物をドープした低抵抗
の多結晶Ｓｉ膜を用いた。ＳｉＯ2 膜２２の堆積は、Ｓ
ｉストライプ間の電気的な絶縁性を確保することを目的
としており、Ｓｉストライプの間隔が広い場合には、穴
１７を多結晶Ｓｉ膜で完全に塞いでも構わない。
が完全に塞がらないような厚さで導電膜２１を堆積し、
最後に穴１７の中心部やＳｉストライプの隙間（溝１
８）にＳｉＯ2 膜２２を堆積して凹みを埋める。導電膜
２１としては、金属膜或いは多結晶Ｓｉ膜を用いること
ができるが、ここでは多量の不純物をドープした低抵抗
の多結晶Ｓｉ膜を用いた。ＳｉＯ2 膜２２の堆積は、Ｓ
ｉストライプ間の電気的な絶縁性を確保することを目的
としており、Ｓｉストライプの間隔が広い場合には、穴
１７を多結晶Ｓｉ膜で完全に塞いでも構わない。
【００３２】次いで、図２（ｅ）に示すように、化学機
械研磨法（ＣＭＰ法）を用いて、最表面のＳｉＯ2 膜２
２と多結晶Ｓｉ膜２１を除去して、ＳｉＯ2 膜１６が露
出する時点で研磨を止める。この部分のＳｉＯ2 膜１６
は十分に厚いので、まずＳｉＯ2 を効率的に除去する研
磨液を用いて最表面のＳｉＯ2 膜２２を除去し、次いで
研磨液を変えて多結晶Ｓｉ膜２１を研磨すると、下側の
ＳｉＯ2 膜１６で止めることは可能である。
械研磨法（ＣＭＰ法）を用いて、最表面のＳｉＯ2 膜２
２と多結晶Ｓｉ膜２１を除去して、ＳｉＯ2 膜１６が露
出する時点で研磨を止める。この部分のＳｉＯ2 膜１６
は十分に厚いので、まずＳｉＯ2 を効率的に除去する研
磨液を用いて最表面のＳｉＯ2 膜２２を除去し、次いで
研磨液を変えて多結晶Ｓｉ膜２１を研磨すると、下側の
ＳｉＯ2 膜１６で止めることは可能である。
【００３３】研磨後の表面には、穴１７の中に堆積した
金属膜、或いは多結晶Ｓｉ膜２１の上端が出ている。従
って、その上に強誘電体キャパシタの下部電極２５を形
成すると、強誘電体キャパシタとＭＯＳ型ＦＥＴのゲー
ト電極２１とが接続されることになる。
金属膜、或いは多結晶Ｓｉ膜２１の上端が出ている。従
って、その上に強誘電体キャパシタの下部電極２５を形
成すると、強誘電体キャパシタとＭＯＳ型ＦＥＴのゲー
ト電極２１とが接続されることになる。
【００３４】最後に、ＰＺＴからなる強誘電体膜２６と
上部電極２７を堆積して、不要部分をエッチングするこ
とにより、前記図１に示す構造が得られる。同図におい
て、上部電極２７はＳｉストライプに直交するように形
成されており、この構造は前記図９の構造の第１層の配
線のみを用いた構造に対応している。また、その等価回
路は図４で現され、その機能は、公表されている強誘電
体メモリ、或いは自己学習型積和演算回路と同一とな
る。
上部電極２７を堆積して、不要部分をエッチングするこ
とにより、前記図１に示す構造が得られる。同図におい
て、上部電極２７はＳｉストライプに直交するように形
成されており、この構造は前記図９の構造の第１層の配
線のみを用いた構造に対応している。また、その等価回
路は図４で現され、その機能は、公表されている強誘電
体メモリ、或いは自己学習型積和演算回路と同一とな
る。
【００３５】このように本実施形態では、Ｓｉ薄膜１０
をその厚み方向にｎ+ 領域１３／ｐ領域１４／ｎ+ 領域
１５の３層構造に形成し、Ｓｉ薄膜１０に設けた穴１７
の側面にゲート絶縁膜１９を介してゲート電極２１を形
成している。この場合、ゲート電極２１が矩形リング状
となり、Ｓｉ薄膜１０に設けた穴１７の周囲全体がゲー
ト幅となるため、Ｓｉ薄膜１０上にゲート電極を形成す
る構成に比して、ゲート幅を格段に大きくすることがで
きる。従って、集積度を低下させることなく、ゲート面
積と強誘電体キャパシタ面積との比を最適化することが
でき、高性能の強誘電体不揮発性メモリを実現すること
が可能となる。
をその厚み方向にｎ+ 領域１３／ｐ領域１４／ｎ+ 領域
１５の３層構造に形成し、Ｓｉ薄膜１０に設けた穴１７
の側面にゲート絶縁膜１９を介してゲート電極２１を形
成している。この場合、ゲート電極２１が矩形リング状
となり、Ｓｉ薄膜１０に設けた穴１７の周囲全体がゲー
ト幅となるため、Ｓｉ薄膜１０上にゲート電極を形成す
る構成に比して、ゲート幅を格段に大きくすることがで
きる。従って、集積度を低下させることなく、ゲート面
積と強誘電体キャパシタ面積との比を最適化することが
でき、高性能の強誘電体不揮発性メモリを実現すること
が可能となる。
【００３６】なお、本実施形態では図２（ｂ）に示すよ
うなＳＯＩ基板を用いてＭＯＳ型ＦＥＴを作成すること
により、ＦＥＴのゲート幅を大きくしたが、図５に示す
ようなＳＯＩ基板を用いることによりＦＥＴのゲート幅
を更に大きくすることができる。即ち、図２（ｂ）のＳ
ＯＩ構造に加え、更にｐ領域５１とｎ+ 領域５２を積層
することにより、ＦＥＴを２段に重ねた構造で、上下の
ｎ+ 領域１３，５２をソースとして用い、中間のｎ+ 領
域１５をドレインとして用いることにより、ＦＥＴのゲ
ート幅をさらに２倍にすることができる。
うなＳＯＩ基板を用いてＭＯＳ型ＦＥＴを作成すること
により、ＦＥＴのゲート幅を大きくしたが、図５に示す
ようなＳＯＩ基板を用いることによりＦＥＴのゲート幅
を更に大きくすることができる。即ち、図２（ｂ）のＳ
ＯＩ構造に加え、更にｐ領域５１とｎ+ 領域５２を積層
することにより、ＦＥＴを２段に重ねた構造で、上下の
ｎ+ 領域１３，５２をソースとして用い、中間のｎ+ 領
域１５をドレインとして用いることにより、ＦＥＴのゲ
ート幅をさらに２倍にすることができる。
【００３７】（第２の実施形態）図６は、本発明の第２
の実施形態に係わる強誘電体不揮発性メモリの素子構造
を一部切欠して示す斜視図である。なお、図１と同一部
分には同一符号を付して、その詳しい説明は省略する。
の実施形態に係わる強誘電体不揮発性メモリの素子構造
を一部切欠して示す斜視図である。なお、図１と同一部
分には同一符号を付して、その詳しい説明は省略する。
【００３８】本実施形態では、第１の実施形態における
ｎ+ 領域１５の代わりに導電性電極６１を使用してい
る。この導電性電極６１としては、多結晶Ｓｉ，金属シ
リサイド，純金属などを用いることができるが、ここで
は多結晶Ｓｉを用いた。
ｎ+ 領域１５の代わりに導電性電極６１を使用してい
る。この導電性電極６１としては、多結晶Ｓｉ，金属シ
リサイド，純金属などを用いることができるが、ここで
は多結晶Ｓｉを用いた。
【００３９】第１の実施形態と同様に、下からｎ+ 領域
１３及びｐ領域１４を形成したＳＯＩ基板を用いる。そ
して、Ｓｉ薄膜１０をストライプ状にエッチングした後
に、溝１８をＳｉＯ2 膜２２で埋めて、ＣＭＰ法により
Ｓｉストライプの表面で止まるように平坦化する。
１３及びｐ領域１４を形成したＳＯＩ基板を用いる。そ
して、Ｓｉ薄膜１０をストライプ状にエッチングした後
に、溝１８をＳｉＯ2 膜２２で埋めて、ＣＭＰ法により
Ｓｉストライプの表面で止まるように平坦化する。
【００４０】次いで、Ｓｉストライプにほぼ直交するよ
うに、多結晶Ｓｉからなるストライプ状の導電性電極６
１を形成し、全体を酸化膜、或いは窒化膜などの絶縁膜
１６で覆う。次いで、穴１７の側面に厚さ５〜１０ｎｍ
の薄い酸化膜からなる絶縁膜１９を形成する。その後
は、穴１７の中に導電膜、例えば不純物をドープした多
結晶Ｓｉ膜６２を堆積し、穴１７の内部だけに残るよう
にＣＭＰ法により研磨する。その後の工程は第１の実施
形態と同様である。
うに、多結晶Ｓｉからなるストライプ状の導電性電極６
１を形成し、全体を酸化膜、或いは窒化膜などの絶縁膜
１６で覆う。次いで、穴１７の側面に厚さ５〜１０ｎｍ
の薄い酸化膜からなる絶縁膜１９を形成する。その後
は、穴１７の中に導電膜、例えば不純物をドープした多
結晶Ｓｉ膜６２を堆積し、穴１７の内部だけに残るよう
にＣＭＰ法により研磨する。その後の工程は第１の実施
形態と同様である。
【００４１】このような構造では、下層のｎ+ 領域１３
がＭＯＳ型ＦＥＴのソース又はドレイン、ｐ領域１４が
チャネル、導電性電極６１がドレイン又はソースとな
る。また、この構造の等価回路は図７のようになり、個
々のＭＯＳ型ＦＥＴのソース，ドレインの配線が直交し
ている点が、前記図４とは異なっている。ここで、導電
性電極６１として金属シリサイド又は純金属を用いた場
合は、一方がショットキー障壁型電極のＭＯＳ型ＦＥＴ
となる。
がＭＯＳ型ＦＥＴのソース又はドレイン、ｐ領域１４が
チャネル、導電性電極６１がドレイン又はソースとな
る。また、この構造の等価回路は図７のようになり、個
々のＭＯＳ型ＦＥＴのソース，ドレインの配線が直交し
ている点が、前記図４とは異なっている。ここで、導電
性電極６１として金属シリサイド又は純金属を用いた場
合は、一方がショットキー障壁型電極のＭＯＳ型ＦＥＴ
となる。
【００４２】また、導電性電極６１を形成する際に、膜
中にＰ，Ａｓなどのｎ型不純物原子を予め混入させてお
き、熱処理によりこれらをストライプ状のＳｉ薄膜１０
中に拡散させるようにしてもよい。この場合は、下層の
ｎ+ 領域１３がＭＯＳ型ＦＥＴのソース又はドレイン、
ｐ領域１４がチャネル、導電性電極６１からの不純物原
子により形成されたｎ+ 領域がドレイン又はソースとな
る。
中にＰ，Ａｓなどのｎ型不純物原子を予め混入させてお
き、熱処理によりこれらをストライプ状のＳｉ薄膜１０
中に拡散させるようにしてもよい。この場合は、下層の
ｎ+ 領域１３がＭＯＳ型ＦＥＴのソース又はドレイン、
ｐ領域１４がチャネル、導電性電極６１からの不純物原
子により形成されたｎ+ 領域がドレイン又はソースとな
る。
【００４３】このように本実施形態においても、ゲート
幅を大きくすることができ、第１の実施形態と同様の効
果が得られる。
幅を大きくすることができ、第１の実施形態と同様の効
果が得られる。
【００４４】なお、本発明は上述した各実施形態に限定
されるものではない。実施形態では、強誘電体キャパシ
タの誘電体材料としてＰＺＴを用いたが、これに限らず
強誘電体材料であれば用いることができる。また、電界
効果トランジスタはＭＯＳ型に限るものではなく、ゲー
ト絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ型を
用いることも可能である。さらに、Ｓｉストライプはｎ
ｐｎに限るものではなく、ｐチャネルトランジスタを形
成するのであればｐｎｐにすればよい。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
されるものではない。実施形態では、強誘電体キャパシ
タの誘電体材料としてＰＺＴを用いたが、これに限らず
強誘電体材料であれば用いることができる。また、電界
効果トランジスタはＭＯＳ型に限るものではなく、ゲー
ト絶縁膜として酸化膜以外の絶縁膜を用いたＭＩＳ型を
用いることも可能である。さらに、Ｓｉストライプはｎ
ｐｎに限るものではなく、ｐチャネルトランジスタを形
成するのであればｐｎｐにすればよい。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
【００４５】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ＯＩのＳｉ薄膜の厚み方向にソース，チャネル，ドレイ
ン領域を形成し、Ｓｉ薄膜に設けた穴にゲート絶縁膜を
介してゲート電極を形成することにより、集積度を低下
させることなく、ＭＯＳ型又はＭＩＳ型ＦＥＴのゲート
幅を広くすることができる。従って、ＭＯＳ型又はＭＩ
Ｓ型ＦＥＴと強誘電体キャパシタを接続した強誘電体不
揮発性メモリの素子構造の最適化及び高性能化をはかる
ことが可能となる。
ＯＩのＳｉ薄膜の厚み方向にソース，チャネル，ドレイ
ン領域を形成し、Ｓｉ薄膜に設けた穴にゲート絶縁膜を
介してゲート電極を形成することにより、集積度を低下
させることなく、ＭＯＳ型又はＭＩＳ型ＦＥＴのゲート
幅を広くすることができる。従って、ＭＯＳ型又はＭＩ
Ｓ型ＦＥＴと強誘電体キャパシタを接続した強誘電体不
揮発性メモリの素子構造の最適化及び高性能化をはかる
ことが可能となる。
【図１】第１の実施形態に係わる強誘電体不揮発性メモ
リの素子構造を示す平面図と断面図。
リの素子構造を示す平面図と断面図。
【図２】第１の実施形態における強誘電体不揮発性メモ
リの製造工程を示す断面図。
リの製造工程を示す断面図。
【図３】第１の実施形態における強誘電体不揮発性メモ
リの製造に用いたマスクパターンを示す平面図。
リの製造に用いたマスクパターンを示す平面図。
【図４】第１の実施形態における強誘電体不揮発性メモ
リの回路構成を示す図。
リの回路構成を示す図。
【図５】第１の実施形態の変形例を示すＳＯＩ構造の断
面図。
面図。
【図６】第２の実施形態に係わる強誘電体不揮発性メモ
リの素子構造を一部切欠して示す斜視図。
リの素子構造を一部切欠して示す斜視図。
【図７】第２の実施形態における強誘電体不揮発性メモ
リの回路構成を示す図。
リの回路構成を示す図。
【図８】強誘電体キャパシタとＭＯＳキャパシタを直列
接続した構造におけるＣ−Ｖ特性を示す図。
接続した構造におけるＣ−Ｖ特性を示す図。
【図９】本発明者らが既に提案した強誘電体不揮発性メ
モリの素子構造を一部切欠して示す斜視図。
モリの素子構造を一部切欠して示す斜視図。
１１…Ｓｉウェハ
１２…ＳｉＯ2 膜
１３，１５，５２…ｎ+ 領域
１４，５１…ｐ領域
１６…ＳｉＯ2 膜（保護絶縁膜）
１７…穴
１８…溝
１９…ゲート絶縁膜
２１…多結晶Ｓｉ膜（ゲート電極）
２２…ＳｉＯ2 膜（埋め込み絶縁膜）
２５…下部電極
２６…強誘電体膜
２７…上部電極
６１…導電性電極
６２…不純物ドープ多結晶Ｓｉ膜（ゲート電極）
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/105
H01L 27/115
H01L 21/8247
H01L 29/786
H01L 29/788
H01L 29/792
Claims (5)
- 【請求項１】絶縁性基板上にストライプ状に形成された
Ｓｉ薄膜を用いてＭＯＳ型又はＭＩＳ型の電界効果トラ
ンジスタを作成し、このトランジスタのＳｉ薄膜の厚さ
方向側上方に強誘電体キャパシタを積層し、トランジス
タのゲート電極と強誘電体キャパシタとを接続した構成
の強誘電体不揮発性メモリであって、 前記Ｓｉ薄膜の厚さ方向に前記トランジスタのソース，
チャネル，ドレイン領域を形成してなることを特徴とす
る強誘電体不揮発性メモリ。 - 【請求項２】前記Ｓｉ薄膜の厚さ方向に下から順に第１
導電型領域，第２導電型領域，第１導電型領域の積層構
造を形成し、且つ該Ｓｉ薄膜に少なくとも下部の第１導
電型領域に到達するように形成した穴の側面に絶縁膜を
形成してなり、 上下の第１導電型領域を前記トランジスタのソース及び
ドレインとして用い、中間の第２導電型領域をチャネル
として用い、穴の側面の絶縁膜をゲート絶縁膜として用
いることを特徴とする請求項１記載の強誘電体不揮発性
メモリ。 - 【請求項３】前記Ｓｉ薄膜の厚さ方向に下から順に第１
導電型領域，第２導電型領域の積層構造を形成し、該Ｓ
ｉ薄膜をストライプ状に形成した方向とほぼ直交する方
向に、導電性電極を該Ｓｉ薄膜の上面に接触するように
配置し、且つ両者の交差部に、導電性電極の上から少な
くとも下部の第１導電型領域に到達するように形成され
た穴の側面に絶縁膜を形成してなり、 下部の第１導電型領域を前記トランジスタのソース又は
ドレインとして用い、その上の第２導電型領域をチャネ
ルとして用い、導電性電極をドレイン又はソースとして
用い、穴の側面の絶縁膜をゲート絶縁膜として用いるこ
とを特徴とする請求項１記載の強誘電体不揮発性メモ
リ。 - 【請求項４】前記導電性電極中にＳｉに対してドナー或
いはアクセプタとなる不純物を混入しておき、該不純物
を前記交差部のＳｉ薄膜中に拡散させることにより前記
導電性電極と接した第１導電型領域を形成してなり、 前記拡散により形成した第１導電型領域を前記トランジ
スタのドレイン又はソースとして用いることを特徴とす
る請求項３記載の強誘電体不揮発性メモリ。 - 【請求項５】ＭＯＳ型又はＭＩＳ型の電界効果トランジ
スタのゲート電極に強誘電体キャパシタを接続してなる
不揮発性半導体メモリであって、 絶縁性基板上にストライプ状に形成され、且つ厚み方向
に第１導電型領域，第２導電型領域，第１導電型領域が
積層されたＳｉ薄膜と、このＳｉ薄膜の一部に下部の第
１導電型領域に達するように設けられた穴部と、この穴
部の側面にゲート絶縁膜を介して形成されたゲート電極
と、前記Ｓｉ薄膜上に形成され、一方の電極が前記ゲー
ト電極と接続された強誘電体キャパシタとを具備してな
ることを特徴とする強誘電体不揮発性メモリ。
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| PCT/JP2000/005719 WO2001017017A1 (fr) | 1999-08-26 | 2000-08-24 | Memoire ferroelectrique remanente et son procede de fabrication |
| DE10082909T DE10082909B4 (de) | 1999-08-26 | 2000-08-24 | Nichtflüchtige ferroelektrische Speicherzelle, nichtflüchtiger ferroelektrischer Speicher und Verfahren zu seiner Herstellung |
| KR10-2001-7005189A KR100415741B1 (ko) | 1999-08-26 | 2000-08-24 | 강유전체 불휘발성 메모리 및 그 제조 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23994399A JP3390704B2 (ja) | 1999-08-26 | 1999-08-26 | 強誘電体不揮発性メモリ |
Publications (2)
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|---|---|
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