KR20010089349A - 강유전체 불휘발성 메모리 및 그 제조 방법 - Google Patents

강유전체 불휘발성 메모리 및 그 제조 방법 Download PDF

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Abstract

불휘발성 반도체 메모리는 MOSFET의 게이트 전극과 각각 연결된 강유전체 커패시터를 포함한다. 이 불휘발성 반도체 메모리는 절연성 기판 상에 스트라이프형으로 형성되고 n+ 영역 (13), p 영역(14), n+ 영역(15)을 포함하는 실리콘 박막(10), 이 실리콘 박막(10)을 통하여 하부 n+ 영역(13)에 도달하는 구멍(17), 이 구멍(17)의 게이트 절연막(19)에 형성된 게이트 전극(21), 저 실리콘 박막(10) 상에 형성되고 게이트 전극(21)과 연결된 하부 전극(25)을 갖는 강유전체 커패시터를 포함한다.

Description

강유전체 불휘발성 메모리 및 그 제조 방법 {NONVOLATILE FERROELECTRIC MEMORY AND METHOD OF MANUFACTURE THEREOF}
본 발명은 강유전체 불휘발성 메모리(nonvolatile ferroelectric memory)에 관한 것으로, 특히 MOS 또는 MIS 구조를 갖는 전계 효과 트랜지스터의 게이트측에 강유전체 커패시터(ferroeIectic capacitors)를 접속한 강유전체 불휘발성 메모리 및 그 제조 방법에 관한 것이다.
최근에, 강유전체를 MOS형 전계 효과 트랜지스터(FET)의 게이트 절연막에 이용한 MFS-FET(metal/ferroelectric/semiconductor field-effect transistor)는 판독할 때마다 재기록 동작을 필요로 하지 않는 차세대 강유전체 메모리를 실현하는 중요한(key) 소자로서 기대되고 있다. 그러나, Si등의 반도체 기판 상에 강유전체막을 직접 적층하여 MFS 커패시터 또는 MFS-FET을 제조하면, 구성원소(component)의 상호 확산이 발생하여 전기적으로 양호한 계면(interface)이 형성할 수 없다.
이로 인해, 일반적으로는 강유전체막과 반도체 기판 사이에 상유전성(常誘電性)의 버퍼층을 삽입한 MFIS 구조(metal/ferroeIectric materials/insulating materiaIs/semiconductor structure), 또는 강유전체막과 버퍼층 사이에 다시 도전성의 확산 방지층을 삽입한 MFMIS 구조(metal/ferroelectric material/metal/insulating material/semiconductor structure)가 이용된다. 특히, 후자의 구조는 일반적인 MOS형 또는 MIS형 FET 상에 강유전체 커패시터를 접속한 구조로 되고, 양자의 면적 비를 최적화 할 수 있다는 특징이 있다.
MOS형 또는 MIS형 FET의 게이트 부분 면적과 강유전체 커패시터의 면적 비를 최적화하는 검토는, 문헌(T. Kawasaki, Y. Akiyama, S. Fujita, and S. Satoh; "MFMIS Structure for Nonvolatile Ferroelectric Memory Using PZT Thin Film", IEICE TRANS. ELECTRON., VOL.E 81-C, NO.4, PP584-589(APRIL 1998)) 등에서도 인정을 받지만, 본 발명자들의 실험에서도 다음의 도 8에 도시하는 결과가 확인된다.
도 8a 및 도 8b는 SrBi2TaO9및 Pt 전극으로 이루어지는 강유전체 커패시터와 MOS 커패시터를 직렬 접속하여, C-V(용량-전압) 특성을 측정한 결과의 일 예이다. 이 도면의 C-V 특성에는, SrBi2TaO9막의 강유전성에 기초하는 히스테리시스가 관측되어 있다. 도 8a는 이들 양 커패시터의 면적이 같은 경우에, 히스테리시스의 폭은 좁다. 한편, 도 8b는 MOS 커패시터의 면적이 강유전체 커패시터의 면적에 비해 4배인 경우에, 히스테리시스의 폭이 넓은 양호한 특성을 나타낸다.
이 실험 결과에 도시한 바와 같이, 메모리 용도에 통상적으로 이용되는 강유전체막은 버퍼층으로서 대표적으로 이용되는 SiO2층 등에 비해 비유전율이 높고, 또한 단위 면적 당 유기할 수 있는 전하양도 많다. 그러므로, 강유전체막에 전압을 유효하게 인가하고, 전하양의 밸런스를 얻기 위해서는, MOS 커패시터의 면적을 크게 하여, 강유전체 커패시터의 면적을 작게 하는 것이 중요하다. 이와 같은 관계는 MOS 커패시터가 FET로 변하더라도 완전히 동일하고, MFMIS형 FET의 고성능화를위해서는 게이트 부분의 면적을 크게 할 필요가 있다. 게이트 부분과 강유전체 커패시터 면적에 대한 비의 최적치는 이용하는 재료나 구조에 따라서 상이하지만, 일반적으로는 3 내지 10정도이다.
MOS형 또는 MIS형 FET의 게이트 부분에 대한 면적을 크게 하는 방법으로서는, 1. FET의 채널 길이를 길게 하는 방법, 2. FET의 채널 폭을 넓게 하는 방법, 3. 채널 길이, 채널 폭은 그대로 두고, 게이트 전극을 소스·드레인 영역까지 확장하는 방법, 이 3개가 고려된다. 이 중, 첫 번째 방법은 FET의 구동 전류가 저하된다는 문제가 있다. 또, 세 번째 방법은 기생 용량이 커지고, 동작이 지연된다는 문제가 있다. 따라서, 이러한 문제를 발생시키지 않고, 게이트 부분의 면적을 크게 하기 위해서는, 두 번째 방법과 같이 채널 폭, 즉 게이트 폭을 넓게 하는 것이 중요하다.
절연성 기판 상에 스트라이프형으로 형성한 Si 박막을 이용하여 MOS형 또는 MIS형 FET을 제조하고, 그 위에 강유전체 커패시터를 적층한 구성인 강유전체 불휘발성 메모리로서는, 예를 들면 본 발명자들에 의해 이미 일본에 출원한 특허 출원번호 평10-242856호에 개시되어 있는 메모리가 있다. 그러나, 이 메모리 구조에서는 MOS형 또는 MIS형 FET의 각 게이트 폭 방향은 Si 스트라이프에 평행한 방향으로 되기 때문에, 게이트 폭을 넓게 하면 하나의 FET가 Si 스트라이프의 길이 부분을 차지하게 되어, 고밀도로 집적화한 강유전체 메모리를 제조할 수 없게 된다. 구체적으로는, 강유전체 커패시터의 면적에 비해 10배의 게이트 면적을 확보하고자 하면, 집적도는 약 1/10로 저하된다.
이와 같이, 종래의 강유전체 불휘발성 메모리에서는, 고성능화를 위하여 강유전체 커패시터에 비하여 게이트 부분의 면적을 크게 할 필요는 있지만, 게이트 부분의 면적을 크게 하기 위하여 게이트 폭을 넓게 하면, 집적도 저하를 초래하는 문제가 발생한다.
본 발명은 집적도를 저하시키지 않고, MOS형 또는 MIS형 FET의 게이트 폭을 넓게 할 수 있어, 소자 구조의 최적화, 고성능화를 도모하는 강유전체 불휘발성 메모리를 제공하는 것을 목적으로 한다.
본 발명은 절연성 기판 상에 스트라이프형으로 형성된 Si 박막을 이용하여 MOS형 또는 MIS형의 전계 효과 트랜지스터, 이 트랜지스터의 실리콘 박막 두께 방향 위쪽으로 겹쳐지는 강유전체 커패시터로 구성되고, 상기 트랜지스터의 게이트 전극과 1개 또는 복수개의 강유전체 커패시터를 접속하여, 상기 Si 박막의 두께 방향으로 상기 트랜지스터의 소스, 채널, 드레인 영역을 형성하는 강유전체 불휘발성 메모리를 제공한다.
본 발명의 제1 실시예에 의하면, 실리콘 박막의 두께 방향으로 밑에서부터 차례로 n영역, p 영역, n 영역(또는 p 영역, n 영역, p 영역)의 적층 구조를 형성하고, 또한 상기 실리콘 박막에 적어도 하부의 n 영역(또는 p 영역)까지 도달하도록 형성한 구멍의 측면에 절연막을 형성하여 이루어지고, 상하의 n 영역(또는 p 영역)을 트랜지스터의 소스 및 드레인으로서 이용하고, 중간의 p 영역(또는 n 영역)을 채널로 이용하며, 구멍 측면의 절연막을 게이트 절연막으로서 이용하는 강유전체 불휘발성 메모리가 제공된다.
본 발명의 제2 실시예에 의하면, 실리콘 박막의 두께 방향으로 밑에서부터 차례로 n 영역, p 영역(또는 p 영역, n 영역)의 적층 구조를 형성하고, 상기 Si 박막을 스트라이프형으로 형성한 방향과 거의 직교하는 방향으로, 도전성 전극을 상기 실리콘 박막의 상면에 접촉하도록 배치하고, 양자의 교차부에 도전성 전극 위에서부터 적어도 하부의 n 영역(또는 p 영역)까지 도달하도록 형성된 구멍의 측면에 절연막을 형성하여 이루어지고, 하부의 n 영역(또는 p 영역)을 트랜지스터의 소스 또는 드레인으로서 이용하고, 그 위의 p 영역(또는 n 영역)을 채널로서 이용하고, 도전성 전극을 드레인 또는 소스로서 이용하며, 구멍 측면의 절연막을 게이트 절연막으로서 이용하는 강유전체 불휘발성 메모리가 제공된다.
본 발명의 제3 실시예에 의하면, 도전성 전극 중에 실리콘 박막에 대하여 도너(donor) 또는 어셉터(acceptor)로 불순물을 혼입하고, 열처리로 상기 불순물을 교차부의 실리콘 박막 속으로 확산시킴으로써, 도전성 전극과 접한 n 영역(또는 p 영역)을 형성하고, 열처리로 형성한 교차부의 n 영역(또는 p 영역)을 드레인 또는 소스로서 이용하는 강유전체 불휘발성 메모리가 제공된다.
도전성 전극은 다결정 실리콘, 금속 실리사이드, 순 금속 등으로 형성된다.
본 발명에 의하면, 절연성 기판 상에 위치한 실리콘 박막의 두께 방향으로 소스, 채널, 드레인 영역을 형성하여, 소위 세로형 트랜지스터를 형성함으로써, 집적도를 저하시키지 않고 트랜지스터의 실질적인 게이트 폭을 넓게 할 수 있다. 이로 인해, MOS형 또는 MIS형 전계 효과 트랜지스터와 강유전체 커패시터를 접속한 강유전체 불휘발성 메모리에서 소자 구조의 최적화, 고성능화를 도모할 수 있다.
도 1a 내지 도 1c는 본 발명의 제1 실시예에 따른 강유전체 불휘발성 메모리의 소자 구조를 보여주는 평면과 단면을 각각 도시한 도면.
도 2a 내지 2e는 본 발명의 제1 실시예에 따른 강유전체 불휘발성 메모리의 제조 공정에 대한 반도체 구조의 단면을 각각 도시한 도면.
도 3은 본 발명의 제1 실시예에 따른 강유전체 불휘발성 메모리의 제조에 이용한 마스크 패턴을 나타내는 평면도.
도 4는 본 발명의 제1 실시예에 따른 강유전체 불휘발성 메모리의 회로 구성을 도시한 도면.
도 5는 본 발명의 제1 실시예에 대한 변형 예를 나타내는 SOI 구조의 단면도.
도 6은 본 발명의 제2 실시예에 따른 강유전체 불휘발성 메모리의 소자 구조를 일부 절개하여 도시한 사시도.
도 7은 본 발명의 제2 실시예에 따른 강유전체 불휘발성 메모리의 회로 구성을 도시한 도면.
도 8a 및 도 8b는 본 발명의 강유전체 커패시터와 MOS 커패시터를 직렬 접속한 구조의 C-V 특성을 도시한 도면.
이하, 본 발명에 대한 상세한 설명을 도시한 실시예에 따라서 설명한다. 도 1a 내지 도 1c는 본 발명의 제1 실시예에 따른 강유전체 불휘발성 메모리의 소자구조를 설명하기 위한 도면으로, 도 1a는 메모리의 평면을 도시하고, 도 1b는 도 1a의 메모리 구조에 대한 1B-1B에 따른 단면을 도시하며, 도 1c는 도 1a의 메모리 구조에 대한 1C-1C에 따른 단면을 도시한다.
Si 웨이퍼(11)의 표면에 SiO2막(12)을 형성한 절연성 기판 상에, n+ 영역(13), p 영역(14), n+ 영역(15)을 적층한 Si 박막(10)이 형성된다. 이 Si 박막(10)은 홈(18)을 형성함으로써 스트라이프형으로 배치되고, Si 스트라이프에는 스트라이프 폭보다도 작은 구멍(17)이 형성되어 있다. 각 구멍(17) 측면에 SiO2로 이루어지는 게이트 절연막(19)이 형성되고, 다시 이 게이트 절연막(19) 상에 게이트 전극(21)이 형성됨으로써 MOS형 FET이 구성된다.
또, Si(실리콘) 박막(10)의 구멍(17) 위에는 하부 전극(25), PZT 등의 강유전체막(26) 및 상부 전극(27)을 적층한 강유전체 커패시터가 형성되어 있다. 이 강유전체 커패시터의 하부 전극(25)은 게이트 전극(21)에 접속되고, 상부 전극(27)은 Si(실리콘) 스트라이프와 직교하는 방향으로 연장되어 설계되어 있다.
또한, Si 박막(10) 상에, Si 박막(10)을 보호하기 위한 SiO2막(보호 절연막)(16)이 형성되고, 구멍(17) 및 홈(18)이 SiO2막(매립 절연막)(22)으로 채워진다.
다음에, 본 실시예에 따른 강유전체 불휘발성 메모리의 제조 공정에 대하여 도 2a 내지 도 2e를 참조하여 설명한다.
먼저, 도 2a에 도시한 바와 같이, 소자 형성 기판으로서, Si 웨이퍼(11) 상의 SiO2막(12) 위에, n+ 영역(고불순물 농도 n 영역)(13) 및 p 영역(14)을 형성한 SOI 기판(Silicon on Insulator: 절연물 기판 상에 Si 박막을 형성한 기판)을 이용한다. 이 기판을 제조하기 위해서는, 표면에 SiO2막(12)을 형성한 p형 또는 n형 Si(실리콘) 웨이퍼(11)와, 표면에 n+ 영역(13)을 형성한 p형 Si 웨이퍼(14)를 직접 접착기술로 맞붙이면 된다.
다음에, 도 2b에 도시한 바와 같이, p형 Si 웨이퍼(14)를 필요한 두께까지 박막화하여 p 영역으로 하고, 그 위에 n+ 영역(15)을 형성하고, 또한 표면에 두께 0.2 내지 0. 5㎛ 정도의 SiO2막(16)을 형성한다.
다음, 도 3에 도시한 것과 같은 스트라이프형 개구부(31) 및 직사각형 개구부(32)를 갖는 마스크를 이용하여, Si 박막(10)을 스트라이프형으로 에칭하는 동시에, 도 2c에 도시한 바와 같이, 게이트부를 형성하기 위한 구멍(17)을 형성한다. Si 스트라이프를 따라가며 많은 구멍(17)을 형성하는 것은 FET을 매트릭스형으로 형성하기 위함이다.
이 경우, 구멍(17)의 깊이는 하부의 SiO2막(12)까지 도달하지만, 스트라이프 형성과 동시에 구멍(17)을 개구하는 것에 의해, 마스크 맞춤 여유가 필요 없게 되어, 고밀도화가 도모된다. 또, 스트라이프 형성과 별개로 구멍(17)을 형성하는 경우는, 반드시 하부의 SiO2막(12)까지 도달할 필요는 없고, n+ 영역(13)에 도달하는 깊이이면 된다.
계속해서, 스트라이프형인 Si 박막(10)의 측벽, 및 구멍(17)의 측벽에 5 내지 10nm의 두께로 얇은 산화막, 또는 질화막 등의 절연막(19)을 형성한다. 여기에서는, 절연막(19)으로서 열산화막을 이용하지만, 이 절연막(19)은 MOS형 FET의 게이트 절연막으로 된다.
다음, 도 2d에 도시한 바와 같이, 구멍(17)을 완전히 채우지 않을 정도의 두께로 도전막(21)을 절연막(19) 상에 적층하고, 마지막에 구멍(17)의 중심부와 Si 스트라이프의 간극(홈(18))에 SiO2막(22)이 채워진다. 도전막(21)으로서는, 금속막 또는 다결정 Si막을 이용할 수 있지만, 여기에서는 다량의 불순물을 도핑한 저저항의 다결정 Si막을 이용하고 있다. SiO2막(22)은 Si 스트라이프들 간의 전기적인 절연성을 확보하기 위한 것으로서 구멍(17)의 중심부와 Si 스트라이프의 간극에 채워지고, Si 스트라이프의 간격이 넓은 경우에는, 구멍(17)을 다결정 Si 막으로 완전히 채워도 상관없다.
다음, 도 2e에 도시한 바와 같이, 화학 기계 연마법(CMP법)을 이용하여, Si02막(22)과 다결정 Si막(21)을 연마하여, SiO2막(16)이 노출되는 시점에서 연마를 정지한다. 이 부분의 SiO2막(16)은 충분히 두껍기 때문에, 먼저, SiO2막을 효율적으로 제거하는 연마액을 이용하여 가장 표면에 있는 SiO2막(22)을 제거하고, 이어서 연마액을 바꿔 다결정 Si막(21)을 연마하면, 하측의 SiO2막(16)에서 정지하는 것이 가능하다.
연마 후의 표면에는, 구멍(17) 속에 적층한 금속막, 또는 다결정 Si막(21)의 상단이 노출된다. 따라서, 그 위에 강유전체 커패시터의 하부 전극(25)을 형성하면, 강유전체 커패시터와 MOS형 FET의 게이트 전극(21)이 접속된다.
마지막으로, PZT(PbZrxTi1-xO3)로 되는 강유전체막(26)과 상부 전극(27)을 적층하고, 불요한 부분을 에칭함으로써, 도 1에 도시한 구조가 얻어진다. 이 도 1에서, 상부 전극(27)은 Si 스트라이프에 직교하도록 형성되어 있고, 이 구조는 일본국 특허 출원번호 평10-242856호에 개시된 메모리 구조의 제1 층 배선만을 이용한 구조에 대응하고 있다. 또, 도 1a 내지 도 1c에 도시한 메모리의 등가 회로를 도 4에 도시하고 있고, 그 기능은 통상적인 강유전체 메모리, 또는 자기 학습형 적합 연산 회로와 동일하다.
이와 같이 본 실시예에서는 Si 박막(10)을 그 두께 방향으로 n+ 영역(13), p 영역(14) 및 n+ 영역(15)의 3층 구조로 형성하고, Si 박막(10)에 형성한 구멍(17)의 측면에 게이트 절연막(19)이 게이트 전극(21)을 적층하고 있다. 이 경우, 게이트 전극(21)은 구멍(17)의 주위 형상에 대응하는 직사각형 기둥 형상으로 되고, Si 박막(10)에 형성한 구멍(17) 주위 전체가 게이트 폭으로 되기 때문에, Si 박막(10) 상에 게이트 전극을 형성하는 구성에 비하여, 게이트 폭을 매우 크게 할 수 있다. 따라서, 집적도를 저하시키지 않고, 게이트 면적과 강유전체 커패시터 면적의 비를 최적화 할 수 있고, 고성능의 강유전체 불휘발성 메모리를 실현할 수 있게 된다.
또한, 본 발명의 실시예로서 도 2b에 도시한 것과 같은 SOI 기판을 이용하여MOS형 FET을 제조함으로써, FET의 게이트 폭을 크게 하지만, 도 5에 도시한 것과 같이 SOI 기판을 이용함으로써, FET의 게이트 폭을 더 크게 할 수 있다. 즉, 도 2b의 SOI 구조에 덧붙여, 다시 p 영역(51)과 n+ 영역(52)을 적층함으로써, FET가 2단으로 겹쳐져 있는 구조로, 상하의 n+ 영역(13, 52)을 소스로 이용하고, 중간의 n+ 영역(15)을 드레인으로 이용함으로써, FET의 게이트 폭을 또한 2배로 할 수 있다.
도 6은 본 발명의 제2 실시예에 따른 강유전체 불휘발성 메모리의 소자 구조를 일부 절개하여 도시한 사시도이다. 역시, 도 1과 동일한 부분에 대해서는 동일한 부호가 부여되어, 그에 따른 상세한 설명은 생략한다.
본 발명의 제2 실시예에서는 제1 실시예의 n+ 영역(15) 대신 도전성 전극(61)을 사용하고 있다. 이 도전성 전극(61)으로서는 다결정 Si, 금속 실리사이드, 순 금속 등을 이용할 수 있지만, 제2 실시예에서는 다결정 Si를 이용한다.
이 제2 실시예는 제1 실시예와 같이, SiO2막 위에 밑에서부터 n+ 영역(13) 및 p 영역(14)을 형성한 SOI 기판을 이용한다. 영역(13 및 14)을 포함하는 Si 박막(10)을 스트라이프형으로 에칭한 후 홈(18)을 SiO2막(22)으로 채워, SiO2막(22)은 CMP법에 의해 Si 스트라이프(10)와 면이 일치하여 평탄화된다.
다음, Si 스트라이프(10)에 거의 직교하도록, 다결정 Si로 이루어지는 스트라이프형의 도전성 전극(61)을 형성하고, 전체를 산화막, 또는 질화막 등의 절연막(16)으로 덮는다. 다음에, 구멍(17)의 측면에 5 내지 10nm의 두께가 되도록얇은 산화막으로 이루어지는 절연막(19)을 형성한다. 그 후, 구멍(17) 속에 도전막, 예를 들면 불순물을 도핑한 다결정 Si 막(62)을 적층하여, 구멍(17)의 내부에만 남도록 CMP법으로 이 다결정 Si 막(62)을 연마한다. 그 후의 공정은 제1 실시예와 동일하다. 또, 다결정 Si막(62)은 게이트 전극으로 되고, 강유전체 커패시터의 강유전체막(26)에 접속된다.
이와 같은 구조에서는, 하층의 n+ 영역(13)은 MOS형 FET의 소스 또는 드레인, p 영역(14)은 채널, 도전성 전극(61)은 드레인 또는 소스로 된다. 또, 이 구조에 대한 등가 회로는 도 7에 도시한 것처럼 되고, MOS형 FET의 각 소스, 드레인 배선이 직교하고 있다는 점이 도 4와 상이하다. 여기에서, 도전성 전극(61)으로서 금속 실리사이드 또는 순 금속을 이용한 경우, 한 쪽은 쇼트키(schottky) 장벽형 전극의 MOS형 FET로 된다.
또, 도전성 전극(61)을 형성할 때, 막 가운데로 P, As 등의 n형 불순물 원자를 미리 혼입시켜 놓고, 열처리로 이들 불순물 원자를 스트라이프형의 Si 박막(10) 속으로 확산되도록 할 수도 있다. 이 경우는, 하층의 n+ 영역(13)은 MOS형 FET의 소스 또는 드레인, p 영역(14)은 채널, 도전성 전극(61)으로부터 불순물 원자에 의해 형성된 n+ 영역은 드레인 또는 소스로 된다.
이와 같이 본 발명의 제2 실시예에서도, 게이트 폭을 넓게 할 수 있고, 본 발명의 제1 실시예와 같은 효과를 얻을 수 있다.
역시, 본 발명은 이미 기술한 각 실시예에 한정되지 않는다. 실시예에서는, 강유전체 커패시터의 유전체 재료로서 PZT를 이용했지만, 이것에 한정되지 않고 강유전체 재료이면 강유전체 커패시터에 이용하는 것도 가능하다. 또, 전계 효과 트랜지스터는 MOS형에 한정하는 것이 아니라, 게이트 절연막으로서 산화막 이외의 절연막을 이용한 MIS형을 이용하는 것도 가능하다. 또한, Si 스트라이프는 npn에 한정되는 것이 아니고, p 채널 트랜지스터를 형성하는 것이면 pnp로 되어도 좋다. 그 외에, 본 발명의 요지를 벗어나지 않는 범위에서, 여러 가지로 변형하여 실시할 수 있다.
[발명의 효과]
이미 기술한 것과 같은 본 발명에 의하면, SOI의 Si 박막의 두께 방향으로 소스, 채널, 드레인 영역을 형성하고, Si 박막에 형성한 구멍에 게이트 절연막을 통하여 게이트 전극을 형성함으로써, 집적도를 저하시키지 않고, MOS형 또는 MIS형 FET의 게이트 폭을 넓게 할 수 있다. 따라서, MOS형 또는 MIS형 FET과 강유전체 커패시터를 접속한 강유전체 불휘발성 메모리에 대한 소자 구조의 최적화 및 고성능화를 도모할 수 있다.
이상과 같이 본 발명에 속한 고밀도로 집적화한 강유전체 불휘발성 메모리는 각종 전자장치를 위한 고용량의 기억장치로서 이용할 수 있다.

Claims (13)

  1. 절연성 기판, 및
    상기 절연성 기판 상에 스트라이프형으로 형성된 실리콘 박막을 이용하여 제조할 수 있는 MOS형 또는 MIS형 전계 효과 트랜지스터
    를 포함하고,
    상기 전계 효과 트랜지스터를 구성하는 상기 실리콘 박막의 두께 방향 위쪽으로 상기 실리콘 박막에 적층되고, 상기 트랜지스터의 게이트에 접속되는 적어도 하나의 강유전체 커패시터로 구성되고, 상기 실리콘 박막의 두께 방향으로 상기 트랜지스터의 소스, 채널, 드레인 영역이 형성되는
    강유전체 불휘발성 메모리.
  2. 제1항에 있어서,
    상기 실리콘 박막은 상기 실리콘 박막의 두께 방향으로 밑에서부터 차례로 제1 도전형 제1 영역, 제2 도전형 제2 영역 및 제1 도전형 제3 영역을 구비하는 적층 구조로 형성되고,
    상기 실리콘 박막에 적어도 상기 제1 도전형 제1 영역에 도달하도록 형성한 구멍의 측면에 형성되는 절연막을 구비하고,
    상기 제1 도전형 제3 영역 및 상기 제1 도전형 제1 영역을 상기 트랜지스터의 소스 및 드레인으로서 이용하고, 상기 제2 도전형 제2 영역을 채널로서 이용하며, 상기 구멍 측면의 상기 절연막을 게이트 절연막으로서 이용하는
    강유전체 불휘발성 메모리.
  3. 제1항에 있어서,
    상기 실리콘 박막은 상기 실리콘 박막의 두께 방향으로 밑에서부터 차례로 제1 도전형 제1 영역 및 제2 도전형 제2 영역을 구비하는 적층 구조로 형성되고,
    상기 실리콘 박막을 스트라이프형으로 형성한 방향과 거의 직교하는 방향으로 상기 실리콘 박막의 상면에 접촉하도록 배치한 도전성 전극, 및 상기 스트라이프형 실리콘 박막과 상기 도전성 전극과의 교차부에 상기 도전성 전극의 위쪽에서부터 적어도 상기 제1 도전형 제1 영역에 도달하도록 형성된 구멍의 측면에 형성되는 절연막을 구비하고,
    상기 제1 도전형 제1 영역을 상기 트랜지스터의 소스 또는 드레인으로서 이용하고, 상기 제2 도전형 제2 영역을 채널로서 이용하고, 상기 도전성 전극을 드레인 또는 소스로서 이용하며, 상기 구멍 측면의 상기 절연막을 게이트 절연막으로서 이용하는
    강유전체 불휘발성 메모리.
  4. 제3항에 있어서,
    상기 도전성 전극은 실리콘에 대하여 도너(donor) 또는 어셉터(acceptor)로 되는 불순물을 함유하고,
    상기 제1 도전형 영역은 상기 도전성 전극에 함유된 상기 불순물을 상기 박막 속으로 확산시킴으로써 형성되고, 상기 확산에 의해 형성한 상기 제1 도전형 제1 영역을 상기 트랜지스터의 드레인 또는 소스로서 이용하는
    강유전체 불휘발성 메모리.
  5. MOS형 또는 MIS형의 전계 효과 트랜지스터와, 상기 트랜지스터의 게이트 전극에 접속되는 1개 또는 복수개의 강유전체 커패시터로 구성되는 강유전체 불휘발성 메모리에 있어서,
    상기 트랜지스터는,
    절연성 기판 상에 행 방향으로 형성되고, 각각 두께 방향으로 적층된 제1 도전형 제1 영역, 제2 도전형 제2 영역 및 제1 도전형 제3 영역을 가지는 다수의 다층 구조 실리콘 박막,
    상기 실리콘 박막에 상기 제1 도전형 제1 영역에 도달하도록 선택적으로 형성된 구멍의 측면에 형성되는 게이트 절연막, 및
    상기 게이트 절연막 상에 형성된 게이트 전극
    을 포함하고,
    상기 강유전체 커패시터는 상기 실리콘 박막 상에 형성되고, 상기 게이트 전극과 접속된 전극을 가지는
    강유전체 불휘발성 메모리.
  6. 실리콘 웨이퍼와 상기 실리콘 웨이퍼의 표면에 형성되는 산화막을 형성한 절연성 기판,
    상기 절연성 기판 상에 차례로 적층된 제1 도전형 제1 영역, 제2 도전형 제2 영역 및 제1 도전형 제3 영역을 포함하는 다층 구조 실리콘 박막, 상기 실리콘 박막에 선택적으로 홈을 형성함으로써 형성되는 복수의 실리콘 스트라이프, 상기 실리콘 스트라이프 각각에 적어도 상기 제2 영역에 도달하는 깊이까지 주기적으로 형성되어 있는 복수의 구멍 각각의 주위 면(周面)에 형성되는 게이트 절연막, 및 상기 게이트 절연막 상에 형성되는 게이트 전극을 포함하는 전계 효과 트랜지스터, 및
    상기 실리콘 박막의 상기 각 구멍 위에 적층되고, 상기 게이트 전극에 접속되는 제1 전극, 강유전체막 및 제2 전극을 포함하는 강유전체 커패시터
    를 포함하는 강유전체 불휘발성 메모리.
  7. 제6항에 있어서,
    상기 강유전체 커패시터의 상기 제2 전극은 상기 실리콘 스트라이프와 직교하는 방향으로 연장하는 강유전체 불휘발성 메모리.
  8. 제6항에 있어서,
    상기 실리콘 스트라이프 상에 형성된, 상기 실리콘 스트라이프를 보호하기 위한 보호 절연막 및 상기 구멍 및 홈에 채워지는 매립 절연막을 추가로 포함하는강유전체 불휘발성 메모리.
  9. 제6항에 있어서,
    상기 실리콘 스트라이프에 형성되는 구멍은 상기 산화막에 도달하는 직사각형 기둥 형상의 구멍이며,
    상기 게이트 전극은 상기 직사각형 기둥 형상의 구멍에 대응하는 직사각형 기둥 형상인 강유전체 불휘발성 메모리.
  10. 제6항에 있어서,
    상기 제1 도전형 제1 영역, 제2 도전형 제2 영역 및 제1 도전형 제3 영역은 n+영역, p 영역 및 n+ 영역으로 각각 형성되는 강유전체 불휘발성 메모리.
  11. 차례로 적층한 제1 도전형 영역 및 제2 도전형 영역을 구비하는 실리콘 박막을 포함하는 SOI 기판, 상기 실리콘 박막에 선택적으로 홈을 형성하여 생성되는 복수의 실리콘 스트라이프, 상기 홈에 채워지는 실리콘 산화막, 상기 실리콘 스트라이프에 거의 직교하도록 형성되고 다결정 실리콘으로 이루어지는 스트라이프형 도전성 전극, 상기 실리콘 스트라이프 각각에 선택적으로 형성되는 구멍의 주위에 형성되는 게이트 절연막, 상기 게이트 절연막을 형성한 구멍에 채워지는 다결정 실리콘으로 이루어지는 게이트 전극을 포함하고, 상기 제1 도전형 영역, 상기 제2 도전형 영역 및 상기 도전성전극을 소스, 채널 및 드레인으로 하는 전계 효과 트랜지스터 및
    상기 게이트 전극 상에 형성되는 강유전체층과 이 강유전체층 상에 형성되는 커패시터전극을 포함하는 강유전체 커패시터
    를 포함하는 강유전체 불휘발성 메모리.
  12. 실리콘 웨이퍼의 표면에 형성되는 산화막 위에 차례로 적층된 제1 도전형 제1 영역 및 제2 도전형 제2 영역을 구비하는 실리콘 박막을 포함하는 SOI(Silicon on Insulator) 기판을 준비하는 단계,
    상기 제2 도전형 제2 영역에 제1 도전형 제3 영역을 형성하는 단계,
    상기 제1 도전형 제3 영역 상에 실리콘 산화막을 형성하는 단계,
    스트라이프형 개구부 및 직사각형 개구부를 구비하는 마스크를 이용하여, 상기 실리콘 박막을 스트라이프형으로 에칭하는 동시에 게이트부를 형성하기 위한 구멍을 상기 산화막에 도달할 때까지 형성하는 단계,
    상기 구멍의 주위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막 상에 게이트 전극막을 적층하는 단계,
    상기 구멍의 중심부와 상기 실리콘 스트라이프 사이의 홈에 실리콘막을 채우는 단계,
    상기 게이트 전극 상에 강유전체 커패시터의 전극을 형성하는 단계, 및
    상기 전극 상에 강유전체막을 적층하는 단계
    를 포함하는 강유전체 불휘발성 메모리 제조 방법.
  13. 제12항에 있어서,
    상기 게이트 전극막은 불순물을 도핑한 저저항의 다결정 실리콘막으로 형성되는 강유전체 불휘발성 메모리 제조 방법.
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