KR20010080667A - 집적 회로 및 그 제조 방법 - Google Patents

Abstract

집적 회로는 제 1 플레이너 트랜지스터 및 상기 트랜지스터 위에 배치된 다이오드를 포함한다. 상기 다이오드가 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)과 제 1 트랜지스터의 게이트 전극(G1) 사이에 연결됨으로써, 상기 게이트 전극(G1)으로부터 제 1 소스/드레인-영역(SD)으로의 전하 방출을 방해한다. 상기 다이오드의 일부분인 다이오드층(S)이 제 1 소스/드레인-영역(SD)의 한 부분 위에 배치된다. 상기 다이오드의 또 다른 일부분인 도전 구조체(L)는 게이트 전극(G1)의 일부분 위로 다이오드층(S)상에 배치된다. 상기 다이오드는 터널 다이오드로서 형성될 수 있다. 상기 다이오드층(S)은 열산화에 의해 형성된다. 다이오드를 형성하기 위해서는 1 개의 마스크만 있으면 된다. 다이오드 위로 커패시터가 배치될 수 있다. 상기 커패시터의 제 1 커패시터 전극이 상기 도전 구조체(L)에 연결된다. 집적 회로는, 메모리 셀이 제 1 트랜지스터, 다이오드 및 제 2 트랜지스터를 포함하는 DRAM-셀 장치를 포함할 수 있다. 또한 집적 회로는 논리 회로도 포함할 수 있다.

Description

집적 회로 및 그 제조 방법{INTEGRATED CIRCUIT AND METHOD FOR THE PRODUCTION THEREOF}

DE 197 27 436 C1에는 메모리 셀이 제 1 트랜지스터, 다이오드층 및 제 2 트랜지스터를 포함하는 DRAM-셀 장치가 공지되어있다. 상기 제 1 트랜지스터와 제 2 트랜지스터는 공통의 소스/드레인-영역을 가지며, 전압 단자와 비트라인 사이에 접속된다. 제 2 트랜지스터의 게이트 전극이 워드라인에 연결된다. 다이오드 구조체는 상기 제 1 트랜지스터의 게이트 전극과 공통 소스/드레인-영역 사이에 연결된다. 트랜지스터들은 서로 겹쳐져서 배치되며 수직 MOS-트랜지스터로서 형성된다. 공통 소스/드레인-영역은, 그 에지에 트랜지스터의 게이트 전극이 스페이서의 형태로 접하는 반도체 구조체내에 배치된다. 상기 다이오드 구조체는 직렬 연결된 쇼트키 다이오드와 터널 다이오드로 구성된다. 터널 다이오드는 제 1 트랜지스터의 게이트 전극, 상기 제 1 트랜지스터의 게이트 전극상에 배치된 유전층 및 상기 유전층에 의해 제 1 트랜지스터의 게이트 전극으로부터 분리되는 추가 도전 스페이서로 형성된다. 쇼트키 다이오드는, 상기 추가 도전 스페이서의 상부에 배치되고 공통 소스/드레인-영역에 접하는, 금속 규화물로 된 도전 구조체 및 도전 스페이서로 형성된다.

EP 0 537 203에는 메모리 셀이 제 1 플레이너 트랜지스터, 제 2 플레이너 트랜지스터 및 비선형 저항기를 포함하는 DRAM-셀 장치가 공지되어있다. 상기 제 1 트랜지스터와 제 2 트랜지스터는 공통의 소스/드레인-영역을 가지며, 전압 단자와 비트라인 사이에 연결된다. 상기 제 1 트랜지스터의 게이트 전극은 상기 공통 소스/드레인-영역 위로 배치되는 금속 박막 위쪽 및 게이트 유전체 위쪽에 배치된다. 공통 소스/드레인-영역은 상기 비선형 저항기를 통해 제 1 트랜지스터의 게이트 전극에 연결된다. 상기 비선형 저항기는 예컨대 쇼트키 접합부이며, 제 1 트랜지스터의 게이트 전극 및 금속 박막으로 형성된다. 제 2 트랜지스터의 게이트 전극은 워드라인에 연결된다. 비선형 저항기는 추가의 설치공간을 필요로 하지 않으며, DRAM-셀 장치의 패킹 밀도를 증가시키는데에 기여한다.

본 발명은 집적 회로 및 그의 제조 방법에 관한 것이다.

일반적으로 집적 회로, 즉 기판내에 집적되는, 점점 더 높은 패킹 밀도를 갖는 회로를 제조하려는 노력이 행해진다.

도 1은 제 1 트랜지스터, 제 2 트랜지스터, 논리 회로의 트랜지스터들, 하부층 및 중간층이 형성된 후의, 제 1 기판의 횡단면도.

도 2a는 그루브, 다이오드층, 추가층 및 도전 구조체가 형성된 후의, 도 1의 횡단면도.

도 2b는 트랜지스터 및 도전 구조체가 도시되어있는 제 1 기판의 평면도.

도 3은 상부층, 추가 그루브 및 제 1 커패시터 전극이 형성된 후의, 도 2a의 횡단면도.

도 4는 커패시터 유전체 및 제 2 커패시터 전극이 형성된 후의, 도 3의 횡단면도.

도 5는 2 개의 트랜지스터, 다이오드 및 커패시터가 형성된 후의, 제 2 기판의 횡단면도.

상기 도면들은 정확한 축척으로 도시되어있지 않다.

본 발명의 목적은 높은 패킹 밀도를 가진 DRAM-셀 장치를 구비할 수 있는 개선된 집적 회로 및 상기 집적 회로의 제조 방법을 제공하는 것이다.

상기 목적은 기판내에 배치되는 제 1 및 제 2 소스/드레인-영역을 가지며 상기 기판의 주 표면에 접하는 제 1 플레이너 트랜지스터를 포함하는 집적 회로를 통해 달성된다. 제 1 트랜지스터의 게이트 전극이 상기 기판 위에 배치된다. 상기 제 1 소스/드레인-영역과 게이트 전극 사이에 다이오드가 접속됨으로써, 게이트 전극으로부터 소스/드레인-영역으로의 전하 방출에 방해가 된다. 상기 다이오드의 일부인 다이오드층이 제 1 소스/드레인-영역의 적어도 일부분 위에 배치된다. 상기 다이오드의 또 다른 일부분인 도전 구조체가 게이트 전극의 적어도 일부분 위 및 다이오드층 위에 배치된다.

또한 상기 목적은 기판의 마스킹 주입에 의해 제 1 플레이너 트랜지스터의 제 1 소스/드레인-영역 및 제 2 소스/드레인-영역이 형성됨에 따라, 상기 영역들이 기판의 주 표면에 접하는 것을 특징으로 하는, 집적 회로의 제조 방법을 통해 달성된다. 상기 기판 위로 제 1 트랜지스터의 게이트 전극이 형성된다. 다이오드의 일부분인 다이오드층이 상기 소스/드레인-영역의 적어도 일부분 위에 형성된다. 다이오드의 또 다른 일부분인 도전 구조체가 상기 게이트 전극의 적어도 일부분 위 및 상기 다이오드층 위에 배치된다. 상기 다이오드는 상기 게이트 전극(G1)으로부터 제 1 소스/드레인-영역(SD)으로의 전하 방출을 방해하도록 형성된다.

다이오드가 제 1 트랜지스터 위에 배치되기 때문에 집적 회로가 높은 패킹 밀도를 가질 수 있다. EP 0 537 203과는 달리 제 1 트랜지스터는 현재 일반적인 반도체 제조 방법으로 제조될 수 있다. 우선 하기의 프로세스 단계를 통해 다이오드가 제조된다. EP 0 537 203에 따른 쇼트키 접합은 트랜지스터를 완성하기 전에 일부 형성되어야 한다. 왜냐하면 게이트 전극 하부에 금속 박막이 배치되기 때문이다. 그밖에도 종래의 방법과 달리 EP 0 537 203에 따른 트랜지스터의 소스/드레인-영역은 게이트 전극이 형성된 후 주입을 통해 형성될 수 있다. 그 이유는, 금속 박막이 놓이는 제 1 소스/드레인-영역의 더 큰 부분 위에 게이트 전극이 배치되기 때문이다. EP 0 537 203과의 또 다른 차이점은 제 1 트랜지스터의 게이트 전극이 다이오드의 일부가 아니기 때문에, 도전 구조체 재료의 자유로운 선택에 따라 다이오드의 전기적 특성이 게이트 전극과 상관없이 최적화될 수 있다는 점이다.

집적 회로가 제 1 트랜지스터 및 다이오드에 추가로, 상기 제 1 트랜지스터의 제 1 소스/드레인-영역에 연결되는 제 1 소스/드레인-영역을 갖는 제 2 트랜지스터를 포함하면, 상기 집적 회로는 DRAM-셀 장치를 포함할 수 있다. 제 1 트랜지스터, 다이오드 및 제 2 트랜지스터는 DRAM-셀 장치의 메모리 셀의 일부이다. 제 1 트랜지스터 및 제 2 트랜지스터는 전압 단자와 비트라인 사이에 접속된다. 제 2 트랜지스터의 게이트 전극은 워드라인에 연결된다. 이 경우 DRAM-셀 장치는 동적 자기 증폭 메모리 셀 장치이다.

메모리 셀내 논리 1의 저장은 예컨대 다음과 같이 수행될 수 있다. : 메모리 셀의 비트라인 및 워드라인에 전압이 인가됨에 따라, 전하가 다이오드를 통해 제 1 트랜지스터의 게이트 전극으로 흐른다.

메모리 셀내에 논리 0을 저장하기 위해서는 비트라인에는 전압을 인가하지 않고 워드라인에만 전압을 인가한다. 그러면 다이오드를 통해 제 1 트랜지스터의 게이트 전극으로 전류가 흐르지 않게 된다.

정보를 판독하려면 워드라인과 비트라인에 전압을 인가하고, 비트라인을 통해 전류가 흐르는지 또는 흐르지 않는지의 여부를 검사한다. 메모리 셀에 논리 1이 저장되면 제 1 트랜지스터의 게이트 전극에 있는 전하에 따라 상기 제 1 트랜지스터가 스위칭 온됨으로써, 전류가 비트라인을 통해 전압 단자로부터 트랜지스터로흐를 수 있다. 판독시에는 다이오드가 상기 다이오드를 통한 전하의 방출이 어려워지도록 전극에 연결되기 때문에, 이 때 전하는 제 1 트랜지스터의 게이트 전극에 머무르게 된다. 메모리 셀내에 논리 0이 저장되면, 제 1 트랜지스터가 그의 게이트 전극에서의 전하 결핍에 의해 차단되기 때문에 비트라인을 통해 전류가 흐르지 않는다.

집적 회로가 DRAM-셀 장치를 포함한다면, 프로세스 비용을 줄이기 위해서 제 2 트랜지스터도 플레이너 트랜지스터인 것이 바람직하다. 그러면 트랜지스터의 소스/드레인-영역 및 게이트 전극이 동시에 형성될 수 있다. 패킹 밀도를 높이기 위해서는 제 1 트랜지스터의 제 1 소스/드레인-영역 및 제 2 트랜지스터의 제 1 소스/드레인-영역이 공통의 소스/드레인-영역으로서 형성되는 것이 매우 바람직하다. 제 2 트랜지스터의 게이트 전극은 워드라인의 일부일 수 있다.

다이오드층은 예컨대 도전 물질을 함유할 수 있기 때문에, 다이오드는 쇼트키 다이오드이다.

다이오드를 통한 전류의 흐름이 온도의 영향을 받지 않게 하기 위해서는 다이오드가 터널 다이오드로서 형성되는 것이 바람직하다. 이를 위해 다이오드층은 절연 물질을 함유한다. 이 때 상기 다이오드층의 두께는 상기 다이오드층을 통하는 전자의 터널로 인해 전류가 다이오드층을 통해 흐르도록 결정된다. 다이오드층은 예컨대 SiO₂로 이루어지며, 바람직하게는 두께가 3 nm 미만이다. SiO₂는 증착되거나 열산화에 의해 성장될 수 있다. 다이오드층은 질화물 또는 질화규소를 함유할 수 있다. 또한 상기 다이오드층은 다수의 부분층을 가질 수 있다. 다이오드는제 1 트랜지스터의 제 1 소스/드레인-영역, 다이오드층 및 도전 구조체로 구성된다. DE 197 27 436 C1에 따른 DRAM-셀 장치의 다이오드 구조와는 달리 상기 다이오드는 단 3 개의 소자만으로 구성되며, 더 저렴한 프로세스 비용으로 제조될 수 있다.

제 1 트랜지스터의 게이트 전극으로부터 제 1 트랜지스터의 제 1 소스/드레인-영역으로의 전류 흐름이 방해되도록 다이오드를 전극에 연결하는 한 가지 방법은, 도전 구조체를 위해, 제 1 트랜지스터의 제 1 소스/드레인-영역을 위한 도펀트 농도보다 더 낮은 도펀트 농도를 제공하는 것이다. 이 때 제 1 트랜지스터의 제 1 소스/드레인-영역 및 도전 구조체는 동일한 도전형을 갖는다.

다이오드층을 매우 균일하고 얇게 형성하기 위해서는, 상기 다이오드층을 약 1000℃에서 NH₃를 사용한 급속 열질화(RTN)를 통해 성장시킬 수 있다. 상기 프로세스는 작은 두께 자체에서 이미 제한된다. 즉, 이미 성장한 다이오드층은 기판의 주 표면으로 원자가 추가 확산되는 것을 방해한다.

다이오드층의 형성시 맨 먼저 추가층이 게이트 전극 위에 형성될 수 있다. 다이오드층은 예컨대 열산화에 의해 형성될 수 있기 때문에, 게이트 전극 위에 추가층이 형성된다. 이어서 마스킹 에칭 프로세스를 통해 추가층이 제거된다.

다이오드층의 형성시 게이트 전극 위에 추가층이 형성되는 것을 막기 위해, 다이오드층을 형성하기 전에 게이트 전극 위에 보호 구조물을 형성할 수 있다. 상기 보호 구조물은 다이오드층이 형성된 후에 제거된다.

바람직하게는 게이트 전극이 제 1 소스/드레인-영역보다 더 거친 표면을 갖는다. 예컨대 도핑된 폴리실리콘으로 된 게이트 전극이 형성될 수 있고, 기판은 적어도 제 1 소스/드레인-영역의 범위내에서 단결정 실리콘을 함유할 수 있다. 다이오드층이 예컨대 열산화에 의해 형성되면 게이트 전극의 거친 표면에 의해 불균일하게 성장하는 추가층이 상기 게이트 전극 위에 형성된다. 추가층의 저항은 다이오드층의 저항에 비해 훨씬 더 작다. 왜냐하면 추가층은 그의 불균일성때문에 다이오드층보다 훨씬 더 많은 전류를 흐르게 하기 때문이다. 상기 다이오드층 및 추가층 위에 도전 구조체가 형성된다. 다이오드의 전기 저항은 게이트 전극, 추가층 및 도전 구조체로 형성되는 전기 저항보다 훨씬 더 크다. 추가층의 제거 또는 열산화 이전에 게이트 전극을 보호한 다음 다시 제거되는 보호층의 형성이 필요하지 않기 때문에 프로세스 비용이 감소된다.

기판은 예컨대 게르마늄과 같은 다른 반도체 재료를 함유할 수 있다.

다이오드층 및 추가층은 전체면이 예컨대 비마스킹 열산화에 의해 디포짓되는 절연 재료의 일부분으로서 형성될 수 있다. 도전 구조체를 형성하기 위해 절연 재료가 디포짓되어 패턴을 형성할 수 있으며, 이 때 상기 절연 재료가 에칭 스톱의 역할을 한다. 대안으로 도전 구조체가 절연 재료와 함께 패턴을 형성할 수 있다. 두 가지 경우 모두 다이오드를 형성하기 위해서는 도전 구조체의 패턴을 형성하기 위한 하나의 마스크만 있으면 된다.

제 1 트랜지스터가 형성된 후 상기 트랜지스터 위에 하부 절연층이 디포짓되는 것은 본 발명에 한정된다. 상기 하부층내에 그루브가 형성됨에 따라 게이트 전극 및 제 1 소스/드레인-영역의 적어도 일부분이 노출된다. 이어서 예컨대 열산화가 실시됨으로써 다이오드층 및 추가층이 형성될 수 있다. 그런 다음 도전 재료가 디포짓될 수 있다. 그루브 외부의 측면에 위치하는 도전 재료의 일부분이 제거됨에 따라, 상기 도전 재료로 도전 구조체가 형성된다. 다이오드의 형성을 위해서는 여기서도 그루브의 형성을 위한 하나의 마스크만이 필요하다.

하기에서는 기판의 주 표면으로부터 상기 주 표면에 대해 수직으로 연장되는 축을 따르는 거리를 "높이"라고 표기한다.

도전 재료의 디포짓시 그루브가 충전될 수 있다. 그루브 외부의 도전 재료는 화학적-물리적 폴리싱에 의해 제거될 수 있다. 이어서 도전 재료의 에치 백에 의해 도전 구조체의 높이가 감소되는 것은 본 발명에 한정된다. 도전 재료는 그루브의 표면은 덮으나 그루브를 채우지는 않도록 디포짓될 수도 있다. 그루브 외부의 도전 재료는 화학적-물리적 폴리싱에 의해 제거될 수 있다.

추가층의 저항을 감소시키기 위해서는 추가층의 표면이 다이오드층의 표면보다 약 2 배 이상 더 큰 것이 바람직하다.

도전 구조체와 전기적으로 연결되는 제 1 커패시터 전극을 갖는 커패시터가 기판 위에 배치되는 것은 본 발명의 범주에 속한다. 제 1 커패시터 전극의 제 1 부분이 제 1 커패시터 전극의, 기판의 주 표면으로의 돌출부의 에지에 배치된다. 제 1 커패시터 전극의 제 1 부분은 상기 돌출부의 나머지 부분에 배치되는, 제 1 커패시터 전극의 제 2 부분이 이르는 깊이보다 더 깊은 곳까지 도달한다. 상기 제 1 커패시터 전극은 결과적으로 돌출부의 반대편을 향하는 외측 에지 및 내측 에지를 갖는다. 제 1 커패시터 전극은 예컨대 거의 단지(냄비) 형태에 가깝다. 커패시터의 커패시터 유전체는 제 1 커패시터 전극의 적어도 제 2 부분 및 내측 에지를 덮는다. 커패시터의 제 2 커패시터 전극이 상기 커패시터 유전체에 접한다.

제 1 커패시터 전극의 내측 에지가 제공됨으로써 커패시터를 위한 공간이 없이도 커패시터의 커패시턴스가 더욱 증가된다.

집적 회로가 DRAM-셀을 포함하게 되면, 메모리 셀의 정보가 리프레시되기 전에 더 오랜 시간동안 저장될 수 있게 됨에 따라 제 1 트랜지스터의 게이트 전극에 저장된 전하의 양이 증가될 수 있기 때문에, 커패시터가 메모리 셀의 일부분으로서 제공되는 것이 매우 바람직하다.

제 1 커패시터 전극의 제 1 부분의 높이는 약 1000 nm보다 낮을 수 있다. 메모리 셀이 트랜지스터 및 메모리 커패시터를 포함하는 DRAM-셀 장치의 메모리 커패시터에서의 전하와는 달리, 커패시터에서의 전하는 비트라인에서 신호를 발생시키지 않고 제 1 트랜지스터만 개방 상태로 유지시켜야 하기 때문에 커패시터의 용량은 메모리 커패시터의 용량보다 예컨대 5 배 더 작을 수 있다. 제 1 커패시터 전극의 높이가 낮음으로써, 집적 회로는 DRAM-셀 장치에 추가로 논리 회로를 가질 수 있게 되며, 상기 논리 회로도 마찬가지로 기판내에 배치된다. 커패시터를 완전히 덮는 절연층이 디포짓되어 평탄화될 수 있다. 제 1 트랜지스터 및 제 2 트랜지스터가 상기 논리 회로의 트랜지스터들과 동시에 형성될 수 있다.

상기와 같은 커패시터를 제조하기 위해 본 발명에 범주에서는, 기판 위에 하부 절연층을 디포짓하여 평탄화한다. 상기 하부층에는 그루브를 형성한다. 상기 그루브를 채우지 않을 정도의 두께로 도전 재료를 적절하게 디포짓한다. 그루브의외부 측면에 존재하는 도전 재료가 제거됨으로써, 상기 도전 재료로 제 1 커패시터 전극이 형성된다. 제 1 커패시터 전극의 제 1 부분이 그루브의 에지에 배치된다.

추가의 공간을 요하지 않으면서, 커패시터의 용량을 추가로 증가시키기 위해서는 커패시터 유전체가 제 1 커패시터 전극의 외측 에지의 적어도 일부를 추가로 덮는 것이 바람직하다. 이를 위해 예컨대 제 1 커패시터 전극을 형성한 후 하부층의 일부를 제거함으로써 외부 에지의 일부를 노출시킨다.

프로세스 안전도를 높이기 위해 상기 그루브 위에 배치되는 또 다른 그루브를 갖는 상부층을 하부층 위에 형성하는 것이 바람직하다. 제 1 커패시터 전극의 도전 재료는 상기 추가 그루브의 형성 후에 디포짓된다. 그루브 및 추가 그루브 외부의 도전 재료가 제거됨으로써, 제 1 커패시터 전극이 형성된다. 제 1 커패시터 전극이 형성된 후 상부층이 제거된다. 이 때 하부층이 에칭 중지층의 역할을 함에 따라 기판과 제 2 커패시터 전극 사이의 단락이 방지되기 때문에 프로세스 안전도가 높아진다. 상부층이 하부층에 대해 선택적으로 에칭될 수 없다면, 본 발명의 범주에서는 하부층과 상부층 사이에 에칭 중지층으로서 작용하는 중간층을 형성시킨다.

추가 그루브는 제 1 그루브와 함께 형성될 수 있다. 대안으로 추가 그루브는 제 1 그루브가 형성된 다음에 형성된다.

제 1 커패시터 전극이 그 내부에 배치되는 그루브는 다이오드의 도전 구조체가 그 내부에 배치되는 그루브와 일치한다.

프로세스를 간소화하기 위해서는 제 1 커패시터 전극이 도전 구조체와 일치하는 것이 바람직하다. 또한 커패시터가 다이오드 위에 배치되고 추가의 공간을 필요로 하지 않기 때문에, 집적 회로의 패킹 밀도가 증가된다.

대안으로는 먼저 도전 구조체를 형성한 다음 제 1 커패시터 전극을 형성한다. 이렇게 하면 도전 구조체 및 제 1 커패시터 전극이 서로 다른 재료로 이루어질 수 있고, 또는 서로 상이한 도펀트 농도를 가질 수 있다는 장점이 제공된다. 결과적으로 커패시터 및 다이오드의 전기적 특성이 서로 독립적으로 최적화될 수 있다.

도전 구조체는 예컨대 약 10¹⁷cm^-3내지 10¹⁹cm^-3의 도펀트 농도를 갖는 도핑된 실리콘으로 이루어진다. 도펀트 농도는 다이오드의 전류-전압 특성을 결정하고, 메모리 셀의 각각의 사용 목적에 매칭된다. 예컨대 제 1 커패시터 전극은 가능한 한 높은 도펀트 농도(예: 약 10²⁰cm^-3)를 갖는 도핑된 폴리실리콘으로 이루어진다.

본 발명의 범주에서는 내부에 도전 구조체가 형성되는 하부층 및 그루브가 먼저 형성된다. 이어서 상부층, 추가 그루브 및 커패시터가 형성될 수 있다.

커패시터 유전체는 SiO₂, 질화규소, 바륨 스트론튬 티탄산염(BST)과 같은 강유전체 또는 높은 유전 상수를 갖는 다른 물질들을 함유할 수 있다.

제 2 커패시터 전극은 예컨대 도핑된 폴리실리콘, 규소화 폴리실리콘 및/또는 금속을 함유할 수 있다.

하기에는 본 발명의 실시예가 도면에 따라 더 자세히 설명된다.

제 1 실시예에서는 종래의 방법에 따라 실리콘으로 된 p형의 제 1 기판의 주 표면(H)에 제 1 플레이너 트랜지스터 및 제 2 플레이너 트랜지스터가 형성된다. 제 1 트랜지스터의 제 1 소스/드레인-영역(SD) 및 제 2 트랜지스터의 제 1 소스/드레인-영역이 공통의 소스/드레인-영역으로서 형성된다(도 1 참조). 제 1 트랜지스터의 제 1 소스/드레인-영역(SD), 제 1 트랜지스터의 제 2 소스/드레인-영역(SD1) 및 제 2 트랜지스터의 제 2 소스/드레인-영역(SD2)이 약 10²¹cm^-3의 도펀트 농도를 가지며 n-도핑된다. 제 1 트랜지스터의 제 2 소스/드레인-영역(SD1)은 스트립 형태이며, 전압 단자에 연결된다. 제 1 트랜지스터의 게이트 전극(G1) 및 제 2 트랜지스터의 게이트 전극(G2)이 제 1 기판(A) 위에 배치되고, 게이트 유전체(Gd)에 의해 상기 제 1 기판(A)으로부터 분리된다(도 1 참조). 상기 게이트 전극(G1, G2)은 약 10²⁰cm^-3의 도펀트 농도를 갖는다. 제 2 트랜지스터의 게이트 전극(G2)은 스트립형 워드라인의 일부분이다. 상기 2 개의 트랜지스터와 동시에, 도 1에 개략적으로 도시되어있는 논리 회로(Q)의 트랜지스터들이 형성된다.

상기 트랜지스터의 게이트 전극(G1, G2)의 에지에 스페이서(Sp)를 형성하기 위해 약 50 nm 두께의 SiO₂가 디포짓된 다음 에치 백된다.

약 20 nm 두께의 질화규소가 디포짓된 다음, 트랜지스터의 게이트 전극(G1, G2)이 노출될 때까지 에치 백됨으로써, 스페이서에 질화규소로 된 층(N)이 제공된다(도 1 참조).

절연되는 하부층(U)을 형성하기 위해 TEOS-공정을 통해 약 800 nm 두께의 SiO₂가 디포짓되고, 화학적-물리적 폴리싱을 통해 평탄화된다. 상기 하부층(U)상에는 약 50 nm 두께의 질화규소가 디포짓되어있는 중간층(M)이 형성된다(도 1 참조).

제 1 포토 레지스트 마스크(도시되어있지 않음)를 사용하여, 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)의 일부, 질화규소층(N)의 일부 및 제 1 트랜지스터의 게이트 전극(G1)의 일부가 노출될 때까지 질화규소 및 SiO₂가 에칭됨으로써, 하나의 그루브(V)가 형성되며, 상기 그루브(V)의 바닥이 제 1 트랜지스터의 제 1 소스/드레인-영역(SD) 및 제 1 트랜지스터의 게이트 전극(G1)에 접한다(도 2a 참조). 제 1 트랜지스터의 게이트 전극(G1)의 노출된 부분의 면적이 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)의 노출된 부분보다 약 2 배 더 크다(도 2b 참조).

예컨대 플루오르화수소산을 사용한 환원 세척 후에, 열산화가 실시된다. 이 때 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)상에 약 1.5 nm 두께의, SiO₂로 된 다이오드층(S)이 형성된다. 또한 제 1 트랜지스터의 게이트 전극(G1)상에는 추가의 층(I)이 형성된다(도 2a 참조).

도전 구조체(L)를 형성하기 위해 약 70 nm 두께의, 인시튜 도핑된 폴리실리콘이 디포짓됨에 따라 그루브(V)의 표면이 덮인다. 그러나 그루브(V)가 충전되지 는 않는다. 화학적-물리적 폴리싱에 의해 상기 그루브(V) 외부의 도전 물질이 제거됨으로써, 상기 그루브(V)내에 도전 물질로부터 도전 구조체(L)가 형성되며, 상기 도전 구조체(L)는 다이오드의 다이오드층(S) 및 추가 층(I)상에 배치된다(도 2a 및 2b 참조).

도전 구조체(L)의 도펀트 농도는 약 10²⁰cm^-3이다. 제 1 트랜지스터의 제 1 소스/드레인-영역(SD), 다이오드층(S) 및 도전 구조체(L)가 하나의 다이오드를 형성하고, 상기 다이오드는 상기 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)과 제 1 트랜지스터의 게이트 전극(G1) 사이에 연결된다.

전류가 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)으로부터 제 1 트랜지스터의 게이트 전극(G1)으로 흐르는 동안에는, 상기 전류가 다이오드층(S)을 통해 하이도핑된 영역으로부터 로(law) 도핑된 영역으로 흐르기 때문에 전기 저항이 매우 작다. 이러한 전류 흐름의 방향은 다이오드의 흐름 방향으로도 표기된다. 그에 비해 전류가 제 1 트랜지스터의 게이트 전극(G1)으로부터 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)으로 흐르는 동안에는 전기 저항이 매우 크다. 이러한 전류 흐름의 방향은 다이오드의 차단 방향으로도 표기된다. 결과적으로 다이오드는 제 1 트랜지스터의 게이트 전극(G1)으로부터 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)으로의 전하의 방출이 방해되도록 연결된다.

다이오드를 통한 전류 흐름에 대한 추가층(I)의 영향은 다이오드층(S)의 영향에 비해 매우 미미하다. 그 이유는, 제 1 트랜지스터의 게이트 전극(G1)이 폴리실리콘으로 이루어져있기 때문에 단결정 실리콘으로 이루어진, 제 1 트랜지스터의 제 1 소스/드레인-영역(SD)보다 더 거친 표면을 갖기 때문이다. 추가층(I)이 거친 표면상에 불균일하게 성장함에 따라서, 상기 추가층(I)은 자신을 통해 높은 누설 전류가 흐를 수 있도록 형성된다. 또 다른 이유는, 추가층(I)의 면적이 다이오드층(S)의 면적보다 약 2 배 정도 더 크다는 것이다.

약 800 nm 두께의 SiO₂가 디포짓됨으로써 상부층(O)이 형성된다. 제 2 포토 레지스트 마스크(도시되지 않음)를 사용하여 상기 상부층(O)내에 또 다른 그루브(V^*)가 형성되고, 상기 그루브(V^*)는 그루브(V)의 상부에 배치된다. 이 때 도전 구조체(L)가 노출된다(도 3 참조).

추가 그루브의 형성시, 상기 그루브에 대한 오조정이 허용되는데, 그 이유는 추가 그루브가 질화규소에 대해 선택적으로 에칭됨에 따라 트랜지스터의 게이트 전극(G1, G2)의 일부 및 제 1 기판(A)의 일부가 노출될 수 없기 때문이다. 중간층(M)은 에칭 스톱으로 작용한다. 에천트로는 예컨대 C₂F₆이 적합하다.

커패시터의 제 1 커패시터 전극(P1)을 형성하기 위해 인시튜 도핑된 폴리실리콘이 약 50 nm 두께로 디포짓되어 화학적 물리적 폴리싱에 의해 평탄화됨에 따라 그루브(V) 및 추가 그루브(V^*)의 외부에 있는 폴리실리콘이 제거된다. 제 1 커패시터 전극(P1)은 도전 구조체(L) 위에 배치된다.

이어서 폴리실리콘 및 질화규소에 대한 SiO₂의 선택적 에칭을 통해 상부층(O)이 제거됨에 따라 상기 그루브(V, V^*)의 중심의 반대편을 향하는, 제 1 커패시터 전극(P1)의 외측 에지의 일부가 노출된다(도 4 참조).

제 1 커패시터 전극(P1)의 노출된 표면에 약 7nm 두께의 질화규소가 디포짓되어 부분적으로 산화됨으로써 커패시터 유전체(Kd)가 형성된다(도 4 참조).

제 2 커패시터 전극(P2)을 형성하기 위해 인시튜 도핑된 폴리실리콘이 약 100 nm 두께로 디포짓된다(도 4 참조). 제 2 커패시터 전극(P2)은 약 10²⁰cm^-3의 도펀트 농도를 갖는다.

앞서 기술한 방법을 통해 메모리 셀이 제 1 트랜지스터, 제 2 트랜지스터, 다이오드 및 커패시터를 포함하는 DRAM-셀 장치가 형성된다. 커패시터들을 덮는 중간 산화막(Z)이 디포짓되어 평탄화된다. 상기 중간 산화막(Z)내에서 메모리 셀의 제 2 트랜지스터의 제 2 소스/드레인-영역(SD2)을 노출시키는 콘택홀이 에칭된다. 상기 콘택홀의 에지에 추가 스페이서(Sp^*)를 형성하기 위해 25 nm 두께의 SiO₂가 디포짓되어 에치 백된다. 상기 콘택홀이 텅스텐으로 채워짐에 따라 콘택부(K)가 형성되고, 상기 콘택부(K)는 추가 스페이서(Sp^*)에 의해 제 2 커패시터 전극(P2)으로부터 분리된다. 상기 중간 산화막 위에는 상기 콘택부(K)에 접하고 워드라인에 대해 횡으로 연장되는 비트라인(B1)이 형성된다.

제 2 실시예에서는 제 1 실시예와 상응하게 실리콘으로 된 제 2 기판(B)에서 시작하여 제 2 트랜지스터의 제 1 소스/드레인-영역으로서도 작용하는, 제 1 트랜지스터의 제 1 소스/드레인-영역(SD'), 제 1 트랜지스터의 제 2 소스/드레인-영역(SD1'), 제 2 트랜지스터의 제 2 소스/드레인-영역(SD2'), 제 1 트랜지스터의 게이트 전극(G1'), 제 2 트랜지스터의 게이트 전극(G2'), 게이트 유전체(GD'), 스페이서(Sp'), 질화규소층(N'), 다이오드층(S'), 추가 절연층(I'), 하부 절연층(U'), 중간층(M'), 그루브(V') 및 도전 구조체(L')가 형성된다(도 5 참조). 그러나 제 1 실시예와는 달리 하부 절연층(U')의 두께가 약 1200 nm이다. 도전 구조체(L')는 동시에 커패시터의 제 1 커패시터 전극으로서의 역할을 한다.

제 1 실시예와 상응하게 커패시터 유전체(Kd')가 형성된다. 제 1 커패시터 전극, 즉 도전 구조체(L')의 외측 에지가 노출되지 않기 때문에, 상기 커패시터 유전체(Kd')는 그루브(V')의 중심을 향하는, 도전 구조체(L')의 내측 에지에만 형성된다(도 5 참조).

제 1 실시예에서와 같이 인시튜 도핑된 폴리실리콘이 디포짓됨으로써 제 2커패시터 전극(P2')이 형성된다.

제 1 실시예에서와 같이 여기서도 메모리 셀이 제 1 트랜지스터, 제 2 트랜지스터, 다이오드 및 커패시터를 포함하는 DRAM-셀 장치가 형성된다.

마찬가지로 본 발명의 범위내에 있는 실시예의 수많은 변형이 가능하다. 따라서 층, 구조체, 그루브 및 영역들의 크기가 각각의 요구에 따라 매칭될 수 있다. 도펀트 농도 및 재료의 선택에 있어서도 동일하게 적용된다.

소스/드레인-영역은 p형일 수 있고, 기판은 n형일 수 있다.

커패시터의 형성은 생략될 수 있다.

제 1 소스/드레인-영역을 전압 단자에 연결하는 또 다른 방법은, 제 2 커패시터 전극을 형성한 후에 제 1 트랜지스터의 제 2 소스/드레인-영역으로 통하는 콘택홀이 내부에 형성되는 제 1 중간 산화막을 형성하는 것이다. 상기 콘택홀에 절연 스페이서가 제공되고, 상기 콘택홀이 텅스텐으로 채워짐에 따라 콘택부가 형성된다. 중간 산화막 위에는 도전 물질이 디포짓되어 구조화됨으로써 상기 콘택을 전압 단자에 연결시키는 금속 레일이 형성된다. 이어서 내부에 비트라인용 콘택홀이 형성되는 추가 중간 산화막이 형성된다. 앞서 기술한 바와 같이 콘택부 및 비트라인이 형성된다.

Claims (21)

1. 집적 회로로서,

   - 기판(A)내에 배치되고 상기 기판(A)의 주 표면(H)에 접하는 제 1 소스/드레인-영역(SD), 제 2 소스/드레인-영역(SD1) 및 기판(A) 위에 배치되는 게이트 전극(G1)을 갖는 제 1 플레이너 트랜지스터, 및

   - 상기 제 1 소스/드레인-영역(SD)과 게이트 전극(G1) 사이에 연결됨으로써, 게이트전극(G1)으로부터 제 1 소스/드레인-영역(SD)으로의 전하 방출을 방해하는 다이오드를 포함하고,

   - 상기 다이오드의 일부분인 다이오드층(S)이 상기 제 1 소스/드레인-영역(SD)의 적어도 일부분 위에 배치되며,

   - 상기 다이오드의 또 다른 일부분인 도전 구조체(L)가 상기 게이트 전극(G1)의 적어도 일부분 위 및 상기 다이오드층(S)의 위에 배치되는 것을 특징으로 하는 집적 회로.
2. 제 1항에 있어서,

   - 상기 다이오드층(S)이 절연 물질을 함유하고,

   - 상기 다이오드층(S)을 통하는 전자의 터널로 인해 전류가 상기 다이오드층(S)을 통해 흐르도록 상기 다이오드층(S)의 두께가 결정되는 것을 특징으로 하는 집적 회로.
3. 제 2항에 있어서,

   - 상기 게이트 전극(G1)과 도전 구조체(L) 사이에 추가층(I)이 배치되고,

   - 상기 제 1 소스/드레인-영역(SD), 다이오드층(S), 도전 구조체(L), 추가층(I) 및 게이트 전극(G1)은 상기 다이오드의 전기 저항이 게이트 전극(G1), 추가층(I) 및 도전 구조체(L)에 의해 형성되는 전기 저항보다 더 크도록 형성되는 것을 특징으로 하는 집적 회로.
4. 제 2항 또는 3항에 있어서,

   - 주 표면(H)에 대해 평행한 상기 추가층(I)의 표면이 주 표면(H)에 대해 평행한 다이오드층(S)의 표면보다 2 배 이상 더 큰 것을 특징으로 하는 집적 회로.
5. 제 1항 내지 4항 중 어느 한 항에 있어서,

   - 상기 기판(A) 위에 커패시터가 배치되고, 상기 커패시터의 제 1 커패시터 전극(P1)이 도전 구조체(L)에 전기적으로 연결되며,

   - 상기 제 1 커패시터 전극(P1)의, 기판(A)의 주표면(H)으로의 돌출부 에지에 제 1 커패시터 전극(P1)의 제 1 부분이 배치되고, 상기 돌출부의 나머지 부분에 배치되는, 제 1 커패시터 전극(P1)의 제 2 부분이 이르는 깊이보다 더 깊은 곳까지 도달함에 따라 상기 제 1 커패시터 전극(P1)이 내측 에지 및 상기 돌출부의 반대편을 향하는 외측 에지를 가지며,

   - 상기 커패시터의 커패시터 유전체(Kd)가 적어도 제 1 커패시터 전극(P1)의 제 2 부분 및 내측 에지를 덮고,

   - 상기 커패시터의 제 2 커패시터 전극(P2)이 상기 커패시터 유전체(Kd)에 접하는 것을 특징으로 하는 집적 회로.
6. 제 5항에 있어서,

   - 상기 커패시터 유전체(Kd)가 제 1 커패시터 전극(P1)의 외측 에지의 적어도 일부를 덮는 것을 특징으로 하는 집적 회로.
7. 제 5항 또는 6항에 있어서,

   - 상기 제 1 커패시터 전극과 도전 구조체(L')가 일치하는 것을 특징으로 하는 집적 회로.
8. 제 5항 또는 6항에 있어서,

   - 상기 도전 구조체(L)의, 주 표면(H)으로의 돌출부가 제 1 커패시터 전극(P1)의 돌출부와 일치하고,

   - 상기 도전 구조체(L)의 제 1 부분이 상기 도전 구조체(L)의 돌출부 에지에 배치되며, 상기 돌출부의 나머지 부분에 배치되는, 도전 구조체(L)의 제 2 부분이 이르는 깊이보다 더 깊은 곳까지 도달하고,

   - 상기 제 1 커패시터 전극(P1)의 제 1 부분이 상기 도전 구조체(L)의 제 1부분 위에 배치되는 것을 특징으로 하는 집적 회로.
9. 제 1항 내지 8항 중 어느 한 항에 있어서,

   - 메모리 셀이 제 1 트랜지스터, 다이오드 및 제 2 트랜지스터를 포함하고,

   - 상기 제 1 트랜지스터의 제 1 소스/드레인-영역(SD) 및 제 2 트랜지스터의 제 1 소스/드레인-영역이 서로 연결되고,

   - 상기 제 1 트랜지스터 및 제 2 트랜지스터가 전압 단자와 비트라인(B1) 사이에 접속되며,

   - 상기 제 2 트랜지스터의 게이트 전극(G2)이 워드라인에 연결되고,

   - 상기 메모리 셀이 집적 회로의 적어도 일부분인 DRAM-셀의 일부인 것을 특징으로 하는 집적 회로.
10. 제 9항에 있어서,

    - 상기 기판(A)이 논리 회로(Q)를 갖는 것을 특징으로 하는 집적 회로.
11. 집적 회로의 제조 방법으로서,

    - 기판(A)의 마스킹 주입에 의해 제 1 플레이너 트랜지스터의 제 1 소스/드레인-영역(SD) 및 제 2 소스/드레인-영역(SD1)이 형성됨에 따라, 상기 영역들이 기판(A)의 주 표면(H)에 접하는 단계,

    - 상기 기판(A) 위로 제 1 트랜지스터의 게이트 전극(G1)이 형성되는 단계,

    - 다이오드의 일부분인 다이오드층(S)이 상기 소스/드레인-영역(SD)의 적어도 일부분 위에 형성되는 단계,

    - 다이오드의 또 다른 일부분인 도전 구조체(L)가 상기 게이트 전극(G1)의 적어도 일부분 위 및 상기 다이오드층(S)의 위에 배치되는 단계,

    - 상기 다이오드가 상기 게이트 전극(G1)으로부터 제 1 소스/드레인-영역(SD)으로의 전하 방출을 방해하도록 형성되는 단계를 포함하는 것을 특징으로 하는 방법.
12. 제 11항에 있어서,

    - 상기 다이오드층(S)이 절연 물질로 형성되고,

    - 상기 다이오드층(S)을 통하는 전자의 터널로 인해 전류가 상기 다이오드층(S)을 통해 흐를 정도의 두께로 상기 다이오드층(S)이 형성되는 것을 특징으로 하는 방법.
13. 제 12항에 있어서,

    - 상기 기판(A)이 적어도 제 1 소스/드레인-영역(SD)의 범위내에서는 단결정 실리콘을 함유하고,

    - 상기 게이트 전극(G1)은 도핑된 폴리실리콘으로 형성되며,

    - 상기 다이오드층(S)은 열산화에 의해 형성되고,

    - 상기 열산화에 의해 상기 게이트 전극(G1) 위에 추가층(I)이 형성되며,

    - 상기 도전 구조체(L)는 추가층(I) 위에도 형성되는 것을 특징으로 하는 방법.
14. 제 12항 또는 13항에 있어서,

    - 상기 도전 구조체(L)는 상기 도전 구조체(L)가 주 표면(H)에 대해 평행한 추가층(I)의 표면을 덮도록 형성되고, 상기 추가층의 표면은 도전 구조체(L')에 의해 덮이는, 주 표면(H)에 대해 평행한 다이오드층(S)의 표면보다 2 배 이상 더 큰 것을 특징으로 하는 방법.
15. 제 11항 내지 14항 중 어느 한 항에 있어서,

    - 상기 기판(A) 위로 하부 절연층(U)이 디포짓되어 평탄화되는 단계,

    - 상기 하부층(U)내에 그루브(V)가 형성되는 단계,

    - 도전 재료가 상기 그루브(V)를 채우지 않을 정도의 두께로 적절하게 디포짓되는 단계,

    - 상기 그루브(V) 외부의 측면의 도전 재료가 제거됨으로써 상기 도전 재료로 제 1 커패시터 전극(P1)이 형성되는 단계,

    - 상기 제 1 커패시터 전극(P1)이 도전 구조체(L)와 전기적으로 연결되는 단계,

    - 상기 제 1 커패시터 전극(P1)의 노출된 부분을 덮는, 커패시터의 커패시터 유전체(Kd)가 형성되는 단계,

    - 상기 커패시터 유전체(Kd)를 덮는, 커패시터의 제 2 커패시터 전극(P2)이 형성되는 단계를 포함하는 것을 특징으로 하는 방법.
16. 제 15항에 있어서,

    - 상기 하부층(U) 위로 상부층(O)이 형성되는 단계,

    - 상기 상부층(O)내에, 상기 하부층(U)내 그루브(V) 위에 배치되는 추가 그루브(V^*)가 형성되는 단계,

    - 상기 추가 그루브(V^*)가 형성된 후, 제 1 커패시터 전극(P1)의 도전 재료가 디포짓되는 단계,

    - 상기 그루브(V) 및 추가 그루브(V^*) 외부의 도전 재료가 제거됨으로써 제 1 커패시터 전극(P1)이 형성되는 단계,

    - 상기 제 1 커패시터 전극(P1)이 형성된 후 상부층(O)이 제거되는 단계를 포함하는 것을 특징으로 하는 방법.
17. 제 15항 또는 16항에 있어서,

    - 상기 그루브(V)는 하부 소스/드레인-영역(SD) 및 게이트 전극(G1)이 부분적으로 노출되도록 형성되고,

    - 그런 다음 다이오드층(S) 및 추가층(I)의 형성을 위해 열산화가 실시되는 것을 특징으로 하는 방법.
18. 제 15항 내지 17항 중 어느 한 항에 있어서,

    - 상기 제 1 커패시터 전극이 형성됨으로써, 상기 제 1 커패시터 전극과 일치하는 도전 구조체(L')가 형성되는 것을 특징으로 하는 방법.
19. 제 15항 내지 17항 중 어느 한 항에 있어서,

    - 상기 하부층(U)내에 그루브(V)가 형성된 후, 도전 재료가 적절하게 디포짓된 다음, 상기 그루브(V) 외부에서 제거됨으로써, 상기 도전 재료로 도전 구조체(L)가 형성되며,

    - 그런 다음 상부층(O) 및 추가 그루브(V^*)가 형성되고,

    - 상기 도전 재료가 디포짓되어 그루브(V) 및 추가 그루브(V^*)의 외부에서 제거됨으로써 제 1 커패시터 전극(P1)이 형성되는 것을 특징으로 하는 방법.
20. 제 11항 내지 19항 중 어느 한 항에 있어서,

    - 적어도 제 1 트랜지스터, 다이오드 및 제 2 트랜지스터를 포함하는 메모리 셀이 형성되는 단계,

    - 상기 제 1 트랜지스터의 제 1 소스/드레인-영역(SD) 및 제 2 트랜지스터의제 1 소스/드레인-영역이 서로 전기적으로 연결되는 단계,

    - 전압 단자와 비트라인(B1)이 형성되고, 그들 사이에 제 1 트랜지스터 및제 2 트랜지스터가 접속되는 단계,

    - 상기 제 2 트랜지스터의 게이트 전극(G2)에 전기적으로 연결되는 워드라인이 형성되는 단계,

    - 상기 메모리 셀에 상응하는 형태의 다수의 메모리 셀이 형성됨에 따라, 상기 메모리 셀들이 집적 회로의 적어도 일부분인 DRAM-셀 장치를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
21. 제 20항에 있어서,

    - 기판(A)내에 논리 회로(Q)가 형성됨에 따라 집적 회로가 적어도 DRAM-셀 장치 및 논리 회로(Q)를 포함하는 것을 특징으로 하는 방법.