KR19990013415A

KR19990013415A - 반도체 디바이스 및 그 형성 방법

Info

Publication number: KR19990013415A
Application number: KR1019980022222A
Authority: KR
Inventors: 차크라바르티아쉬마비하타차리야; 차크라바르티사트야나라얀; 라이안제임스지
Original assignee: 포만제프리엘; 인터내셔널비지네스머신즈코포레이션
Priority date: 1997-07-18
Filing date: 1998-06-13
Publication date: 1999-02-25
Also published as: JP3476181B2; KR100299342B1; TW405262B; JPH1174474A; US6204112B1; US5909044A

Abstract

본 발명에 따르면, 집적 회로 디바이스를 형성하는 방법 및 그에 의해 제조되는 제품이 개시된다. 개시된 방법은 패터닝된 게이트 도전체와 캡 절연체를 갖는 기판을 획득하는 단계와, 적어도 하나의 개구를 갖는 유전체 마스크층을 형성하는 단계와, 유전체 마스크층내의 개구를 마스크로서 이용하여, 캡 절연체 에지에 대해 자기 정렬되는 트렌치 캐패시터를 형성하는 단계를 포함한다. 본 방법은 매립된 스트랩(strap)에 의해 접속된 자기 정렬된 딥 트렌치 저장 캐패시터(deep trench storage capacitor)를 갖는 조밀한 어레이 영역을 갖는 DRAM 디바이스를 제조하는데 특히 유용하다.

Description

반도체 디바이스 및 그 형성 방법

본 발명은 전반적으로 반도체 집적 회로 디바이스 및 그 제조 방법에 관한 것으로, 보다 상세하게는 액세스 트랜지스터의 게이트 도전체의 캡 절연체에 대해 자기 정렬되고 매립된 스트랩에 의해 접속된 딥 트렌치 저장 캐패시터(deep trench storage capacitor)를 갖는 컴팩트(compact)한 셀 설계를 갖는 메모리 디바이스에 관한 것이다.

반도체 메모리 디바이스, 특히 동적 랜덤 액세스 메모리(DRAM) 디바이스는 잘 알려져 있다. DRAM의 본질적인 특징은 메모리 셀이라는 것이다. 셀은 전하를 저장하는 캐패시터와, 캐패시터에 전하를 전달하거나 캐패시터로부터 전하를 전달받는 액세스 트랜지스터(패스 트랜지스터 또는 패스 게이트로서 또한 지칭됨)를 포함한다. 트렌치 캐패시터, 또는 딥 트렌치(deep trench; DT) 캐패시터는 전형적인 것으로서 잘 알려져 있는 것이다. 셀은 또한 하나의 트랜지스터의 소스/드레인 영역을 캐패시터에 접속시키는 수단(흔히 스트랩(strap)으로 지칭됨)을 포함한다. 현재의 기술 수준에서, 하나의 메모리 칩상에는 어레이 형태로 조직된 6천 4백만개를 초과하는 DRAM 셀이 존재한다. 따라서, 셀 크기가 칩의 밀도, 크기, 비용을 결정하기 때문에, 셀 영역을 감소시키는 것은 DRAM 설계자의 중요한 목표가 되고 있다. 셀 영역은 개개의 피쳐 크기를 축소시키거나, 또는 칩 표면 영역을 보다 효율적으로 사용하는 구조를 형성함으로써 축소될 수 있다. 이중 후자의 방법이 특히 바람직하다.

트렌치 캐패시터를 구비하는 DRAM 디바이스를 제조하는 전형적인 공정에 있어서, 캐패시터 구조는 트랜지스터 게이트 도전체(GC) 구조의 형성 이전에 완전하게 형성된다. 따라서, 전형적인 공정 시퀀스는 트렌치를 개방하고, 트렌치를 채우며, 노드 도전체를 형성하고, 그 다음에 게이트 스택 구조를 형성하는 단계를 수반한다. 게이트 스택을 규정하는 데에는 개별적인 리소그래픽 단계가 필요하며, 이는 오버레이 및 다른 에러를 초래할 수도 있음에 주의해야 한다. 따라서, 이러한 에러에 대해 공차를 제공하기 위해서는 알려진 제조 공정을 이용하여, 셀 구조에 큰 표면 영역이 포함되어야 한다.

DRAM 셀 기술에서 표면 스트랩에 의해 트렌치 캐패시터를 트랜지스터에 접속시키는 것은 관행으로 되어 있다. 그러나, 표면 스트랩을 형성하는 단계에 대한 공정의 낮은 공차로 인해 표면 스트랩 및 인접한 게이트 도전체 사이에 단락이 발생할 가능성이 증가되는 경우가 생길 수 있다. 따라서, 트랜지스터의 소스/드레인을 캐패시터에 접속시키는 매립된 스트랩을 제공하는 것이 자주 선호된다. 스트랩이 매립되는 경우, 반도체 디바이스의 표면상에서 이용할 수 있는 공간이 많아지고, 보다 높은 밀도의 디바이스가 얻어질 수 있다. 또한, 다수의 다른 구조가 형성되기 이전에 매립된 스트랩 접촉부가 형성되기 때문에, 다른 표면 구조에 대한 잠재적인 손상이 최소화된다. 그럼에도 불구하고, 매립된 스트랩을 형성하는 알려진 공정은 여전히 트렌치 캐패시터 형성 이후에 개별적인 리소그래픽 단계에서 게이트 도전체를 형성하는 공정을 제공하며, 따라서 자기 정렬되지 않는다.

이하에는 종래 기술을 나타내는 참조 문헌이 기술될 것이다.

동 등(Dhong, et al.)에 의한 미국 특허 제 5,336,629 호는 트렌치 영역상에 실리콘 에피택셜층을 성장시킴으로써 트렌치 캐패시터상에 액세스 트랜지스터가 수직으로 배치되는 중첩(folded) 비트라인 DRAM 셀을 기술한다. 이후 트렌치 폴리실리콘 전극으로부터 나오는 측벽 P+형 폴리실리콘 스트랩을 통해 액세스 트랜지스터의 소스 확산부와 트렌치 캐패시터 사이의 옴 접촉이 측방향으로 이루어진다.

동 등에 의한 미국 특허 제 4,988,637 호는, 액세스 트랜지스터와 나란히 배치된 기판내에 매립된 트렌치 저장 캐패시터를 포함하며 에피택셜 실리콘 성장 및 메사 에칭 공정에 의해 형성되는 DRAM 셀을 기술한다. 2개의 소자간의 접촉은 에피택셜 실리콘 영역내에 위치된 액세스 트랜지스터 소스에 인접한 메사 영역내에 매립된 트렌치상에 형성되는 도핑된 폴리실리콘 스트랩을 통해 설정된다.

시에 등(Hsieh, et al.)에 의한 미국 특허 제 5,389,559 호는 통상적인 구조의 액세스 트랜지스터 구조를 기재하고 있으며, 여기에서 액세스 트랜지스터의 소스 확산부는 트렌치 측벽상의 도핑된 폴리실리콘층으로부터 외부 확산(outdiffused)된 도핑된 영역을 구비하는 매립형 스트랩을 경유하여 트렌치 저장 캐패시터에 옴 접촉하고 있다.

다케다 등(Takeda, et al.)에 의한 미국 특허 제 4,894,696 호는 메모리 셀이 트렌치로 이루어지는 DRAM 셀 공정을 개시하고 있으며, 여기서 트렌치는 한쪽이 디바이스 분리 영역에 의해 규정되고 다른 쪽이 액세스 트랜지스터 게이트에 의해 규정된 곳에 위치한다. 그러나, 트렌치의 깊이는 2 미크론으로 제한되고, 후속적으로 트렌치 주위에 P+형 가드밴드(guardband) (HiC) 층이 현상되어 셀내에서의 알파 입자에 의해 유도된 소프트 에러 문제점을 감소시킨다. 저장 노드 전극으로부터 액세스 트랜지스터 소스 확산부까지의 접촉은 트렌치내의 N+형 폴리 도핑된 폴리실리콘층을 통해 이루어진다. 그 다음에 막, 예를 들면 단일 또는 다중층의 SiO₂/Si₃N₄/SiO₂또는 Ta₂O₅으로 구성되는 캐패시터용의 유전체가 침착된다. 이후, 폴리실리콘 침착 및 리소그래피로 구성되는 단계에 의해 P+형 또는 N+형 폴리실리콘층으로 구성되는 캐패시터의 플레이트가 규정된다. 트렌치 공정은 이전에 형성된 임플랜트 영역에 바람직하지 않은 다수의 고온 공정 단계를 필요로 하여 주입물류의 외부 확산(outdiffusion)을 초래할 수 있다.

루 등(Lu, et al.)에 의한 미국 특허 제 5,429,978 호는, DRAM 셀의 저장 트렌치 캐패시터가 한 쪽에서는 디바이스 분리 영역에 대해 자기 정렬되고 다른 쪽에서는 액세스 트랜지스터 게이트에 대해 자기 정렬된다는 점에서 다케다 등에 의한 미국 특허 제 4,894,696 호와 유사하다. 트렌치 캐패시터는 증대된 용량을 위해 필러 형태의 트렌치 구조로 만들어진다. 액세스 트랜지스터 소스 노드에 대한 접촉은 트렌치내에 침착된 도핑된 PSG 층의 외부 확산에 의해 형성된 랩어라운드 N+형 층을 통해 이루어진다.

알려진 기술 분야의 관점에서도, 보다 큰 저장 용량을 촉진하고 보다 조밀하게 패킹된 메모리 어레이를 허용하면서도, 보다 적은 공정 시퀀스를 이용하는 반도체 메모리 디바이스 설계 및 공정에 대한 요구가 여전히 존재한다. 게이트 도전체에 대해 자기 정렬되고 매립된 스트랩에 의해 접속되는 트렌치 캐패시터 구조에 대한 필요성이 또한 존재한다. 따라서, 이러한 요구를 충족시키고 상기한 결점 및 기타 결점을 해결하는 방법을 제공하는 것이 바람직할 것이다.

본 발명의 목적은 상기한 문제점들을 극복하는데 있다.

본 발명의 다른 목적은 증가된 칩 밀도를 갖는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.

본 발명의 다른 목적은 감소된 셀 크기를 갖는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.

본 발명의 또다른 목적은 표면 스트랩이 아닌 매립된 스트랩을 갖는 반도체 메모리 셀 구조 및 그 제조 방법을 제공하는데 있다.

본 발명의 또다른 목적은 자기 정렬된 공정에 의해 게이트에 인접하여 배치된 딥 트렌치 캐패시터를 갖는 반도체 메모리 셀 구조 및 그 제조 방법을 제공하는데 있다.

또한, 본 발명의 다른 목적은 게이트 스택 형성 이후에 제조된 트렌치 저장 노드 캐패시터를 갖는 반도체 메모리 셀 구조 및 그 제조 방법을 제공하는데 있다.

도 1은 본 발명에 따른 부분적으로 완성된 메모리 셀의 부분적인 횡단면도.

도 2는 본 발명에 따른 부분적으로 완성된 메모리 셀의 부분적인 횡단면도.

도 3은 다수의 메모리 셀의 개략적인 평면도.

도면의 주요 부분에 대한 부호의 설명

2 : 기판 10 : 셸로우 트렌치 분리 구조

12 : P형 웰 14 : N형 웰

16 : 주입 영역 17 : 분리 대역

18 : 폴리실리콘층 20 : WSi_X층

22 : 질화물층 30 : 스페이서층

32 : TEOS 층 34 : 트렌치

40 : 얇은 질화물층 42 : 폴리실리콘막

44 : 칼라 측벽 산화물

따라서, 본 발명에 따르면, 반도체 디바이스를 형성하는 방법은 다음과 같은 단계, 즉

a) 적어도 하나의 패터닝된 게이트 도전체 및 그 위에 있는 적어도 하나의 패터닝된 캡 절연체를 갖는 반도체 디바이스 기판을 획득하는 단계와,

b) 적어도 하나의 캡 절연체상에 유전체 마스크층을 형성하는 단계와,

c) 유전체 마스크층내에 적어도 하나의 개구를 형성하는 단계와,

d) 유전체 마스크층에서 적어도 하나의 개구를 마스크로서 이용하여, 캐패시터를 위한 기판내에 적어도 하나의 개구를 형성하는 단계

를 포함한다.

본 방법은 선택적으로 다음과 같은 부가적인 단계, 즉

e) 기판내의 적어도 하나의 개구를 라이닝하는 층을 형성하는 단계─이 층은 고유전율을 갖는 물질을 포함한다─와,

f) 기판내의 적어도 하나의 개구의 적어도 하부 영역을 도핑된 폴리실리콘으로 실질적으로 채우는 단계

를 포함한다.

부가적으로, 또는 대안적으로, 본 방법은 선택적으로 다음과 같은 부가적인 단계, 즉

g) 매립된 스트랩 도전체를 형성하는 단계

를 포함한다.

또한, 본 발명에 따르면, 상기한 단계들에 의해 제조되는 반도체 디바이스가 개시된다. 대안으로서, 반도체 디바이스는,

a) 적어도 2개의 패터닝된 게이트 도전체를 갖는 기판─각각의 게이트 도전체는 게이트 절연체 위에 놓인다─과,

b) 적어도 2개의 패터닝된 게이트 도전체의 각각의 측면상에서 그 위에 형성된 적어도 하나의 절연 영역과,

c) 각각의 측벽이 게이트 도전체의 한 측면상에서 절연 영역의 에지와 정렬되도록 기판내에 형성된 적어도 하나의 트렌치 캐패시터와,

d) 게이트 절연체 밑으로 연장되어 트렌치 캐패시터의 전극과 전기적으로 접촉하는 도핑된 도전 영역

을 포함한다.

본 발명의 전술한 내용 및 다른 개시 내용과 장점은 이하 예시되는 본 발명을 수행하기 위한 최상 모드의 상세한 설명으로부터 명백해질 것이다. 후속하는 상세한 설명에서는, 첨부되는 도면이 참조될 것이다.

도 1을 참조하면, 본 발명의 일 실시예인 디바이스를 제조하기 위해, 트윈 웰 CMOS 기술에서 통상적인 바와 같이 셸로우 트렌치 분리(shallow trench isolation; STI) 구조(10), P형 웰(12), N형 웰(14), vt 조정 주입 영역(16)을 갖는 P-형(1 내지 2 ohm-cm) 기판(2)이 얻어진다. 어레이 P형 웰에는 통상 네가티브 바이어스가 인가되므로, 어레이내의 실리콘 표면 아래에 대략 1.5 마이크로미터의 N+형층의 접합을 형성하도록 높은 에너지의 인 주입이 수행되어 P형 웰 및 P형 기판 사이에 분리 밴드(isolation band; IB)(17)를 제공한다. 이후, 어레이 및 지지 FET에 대해 게이트 스택 구조가 형성되는데, 이 게이트 스택 구조는 대략 8㎚ 두께의 열적 게이트 산화막, 대략 100㎚ 두께의 인 도핑된 폴리실리콘 침착층(18), 대략 75㎚ 두께의 스퍼터링된 WSi_X층(20), 대략 300㎚ 두께로 침착된 게이트 캡 LPCVD 질화물층(22)으로 구성된다. 다음으로, 게이트 구조의 질화물, WSi_X, 폴리실리콘, 나머지 열적 산화막을 포토리소그래피 및 에칭에 의해 패터닝하여 DRAM의 게이트 전극 및 워드라인을 형성한다. 마지막으로, 약 800℃에서 WSi_X어닐링을 포함하는 게이트 측벽 산화 공정이 수행되고, 이어서 약 1050℃에서 스택의 고속 열적 산화(rapid thermal oxidation; RTO)가 수행되어 게이트 측벽상에 대략 10㎚의 산화물이 성장된다. 게이트 측벽의 산화 이전에, 침착된 막을 제거하도록 웨이퍼의 후면 에칭이 또한 수행되어 산화 동안 일관된 웨이퍼간 온도를 보장한다.

다시 도 1을 참조하면, 다음에 셸로우 인 주입이 수행되어 NFET 지지 디바이스의 약하게 도핑된 드레인(lightly doped drain; LDD) 뿐만 아니라 어레이 디바이스의 소스/드레인 영역 접합을 형성한다. 50㎚ 이상의 두께의 LPCVD 질화물 게이트 스페이서층(30)이 침착되고 이어서 대략 700㎚ 두께의 LPCVD TEOS 또는 그 동등한 층(32)이 침착된다. TEOS 또는 동등한 층이 실리콘(34)내의 트렌치를 에칭하는 마스크층으로서 사용되며, 이 트렌치가 메모리 셀 디바이스를 위한 저장 캐패시터를 형성한다. 트렌치 공정은 다중층 DUV 레지스트를 사용하여 딥 트렌치 마스크를 노출시키는 단계를 수반하고, 이어서 마스크 개방 RIE 공정이 수행되어 유전체층, 예를 들면, TEOS 또는 그 동등물로서의 질화물, 산화물 등이 이방성으로 제거되고 실리콘 표면상에서 저지된다. RIE 공정은 실리콘 트렌치의 에칭 동안 게이트 스택을 보호하는데 필요한 마스크 에칭 이후에도 적절한 두께의 게이트 측벽 절연막이 남도록 보장해야 한다.

마스크 개방 에칭 다음에, 게이트 전극 또는 워드라인 및 STI의 상부면과 측면상에 형성된 절연막을 마스크로서 이용하여 자기 정렬된 방식으로 레지스트가 벗겨지고 실리콘 기판(34)내의 트렌치가 에칭된다. 트렌치 RIE 공정이 이방성이며 HBr/NF₃/O₂화학 재료를 사용하기는 하지만, 요입(凹入)하는 프로파일(reentrant profile)을 방지하고 4-5 마이크로미터의 트렌치 깊이를 성취하기 위해서는 트렌치 측벽 기울기를 잘 제어할 필요가 있다. 트렌치 에칭 다음에, 습식 에칭을 이용하여 나머지 TEOS 또는 그 동등한 층(32)을 제거한다. 트렌치 개구에 걸쳐 질화물 돌출부(overhang)가 존재하는지 주의깊게 확인해야 하며 트렌치에 폴리실리콘을 채우는 데 있어 이러한 돌출부를 제어하여 이로 인해 공간이 생기지 않도록 해야 한다. 이후, 희생적 산화물층이 트렌치내에서 800℃의 온도에서 성장되어 트렌치 에칭에 의해 야기된 임의의 실리콘의 손상부를 패시베이트한 다음에 벗겨지게 된다.

도 2를 참조하면, 노드 유전체층을 형성하기 위해서는, 고속 열적 공정(fast thermal process; FTP)에 이어서 900℃ 이하의 온도에서 질화물층의 산화에 의해 얇은 질화물층(40)이 인시튜(in-situ) 형성된다. 노드 유전체의 동등한 산화물 두께는 대략 4㎚이다. 다음에 강하게 도핑된 (N+형) 비결정 폴리실리콘(42)을 침착함으로써 트렌치를 채우고, 이 폴리실리콘층의 잉여량은 화학 기계적 폴리싱(CMP) 방법에 의해 웨이퍼의 전면 및 후면상에서 질화물층(30)까지 폴리싱된다. 다음에 폴리실리콘막(42)을 약 1.3 마이크로미터 정도로 리세싱하여 산화물 칼라(44)가 메모리 셀의 수직 분리부를 제공하도록 형성되게 한다. 이후, 노드 유전체 영역을 습식 화학적 에칭에 의해 부분적으로 제거하고 칼라 측벽 산화물(44)을 900℃ 이하의 온도에서 대략 8㎚ 두께로 열적으로 성장시킨다. 열적 산화 이후에, 오존 TEOS 산화물층을 침착하고 TEOS 조밀화를 위해 어닐링하여 200㎚ × 400㎚의 전형적인 트렌치 마스크 치수에 대해 트렌치 측벽상에서 대략 30㎚ 두께의 전체 칼라 산화물을 성취한다. 다음에 RIE 공정에 의해 TEOS 칼라 산화물을 게이트 스택 질화물 레벨까지 에칭하는데, 트렌치의 제 1 폴리실리콘막상에 확실히 어떠한 잔여 산화물도 남아 있지 않도록 특별한 주의가 필요하다. 산화물이 적절하게 제거되지 않으면, 제 1 폴리실리콘층상에 계면막을 남길 수 있으므로 후속 폴리실리콘층과의 접촉이 불량하게 된다.

다음에 제 1 폴리실리콘층과 유사한 방법을 이용하여 비소로 강하게 도핑된 (N+형) 비결정 제 2 폴리실리콘을 침착하고 트렌치를 채우도록 CMP 평탄화한다. 그 다음에 제 2 폴리실리콘층을 RIE 공정을 이용하여 실리콘 표면 밑으로 대략 150㎚ 정도로 리세싱하여 영역(46)을 형성한다. 이후, 제 2 폴리실리콘층의 리세스 RIE에 의해 트렌치의 상측 부분상에 노출된 DT 칼라 산화물은 습식 화학적 에칭에 의해 제거된다.

다음의 공정 단계는 트렌치 저장 노드 캐패시터 및 패스 트랜지스터 사이의 옴 접속을 제공하는 것을 의도하는 매립된 스트랩의 형성을 기술한다. 매립된 스트랩 진성 폴리실리콘층이 침착되어 제 2 폴리실리콘막의 트렌치 리세스를 채우고 이어서 게이트 질화물 레벨까지 CMP 평탄화된다. 이와 동시에 웨이퍼의 후면상의 임의의 폴리실리콘이 CMP에 의해 제거될 수 있다. 후속의 열적 공정 동안 진성 폴리실리콘층은 강하게 도핑된 (N+형) 폴리실리콘층으로부터의 비소 도펀트의 외부 확산으로부터 도핑되고 칼라 산화물이 제거된 곳으로부터 트렌치 상부의 작은 개구를 통해 P형 웰까지 도핑된다. 따라서 매립된 N+형 비소 스트랩의 접촉부가 트렌치에 인접하는 어레이 트랜지스터의 인 접합부(phosporous junction)에 대해 만들어질 수 있다. 매립된 스트랩 폴리실리콘은 게이트 질화물층에 대해 선택적인 RIE 공정에 의해 실리콘 표면 아래로 대략 50㎚의 두께까지 리세싱되고, 마지막으로 LPCVD TEOS 산화막이 트렌치 상부상에 침착되며 게이트 질화물을 저지층으로서 사용하여 CMP에 의해 평탄화되어 트렌치 공정을 완료한다. 그리고 난 후 디바이스는 통상적인 공정을 이용하여 완성된다.

트렌치 공정의 다른 실시예에서는, 앞서 언급한 N+형의 IB 접합에 옴 접속하는 랩어라운드 N형 밴드 트렌치 구조가 개발될 수 있다. 이 경우, 이는 N+형의 IB 밴드를 바이어스함으로써 원하는 전위에서 바이어스될 수 있는 트렌치 캐패시터의 하부 전극을 형성한다. 트렌치 노드 유전체상의 전계를 감소시키고 신뢰도를 향상시키기 위해 이러한 구조가 이용될 수 있다. 이러한 구조를 성취하기 위해, 트렌치 에칭 다음에 비소로 도핑된 글래스(arsenic doped glass; ASG) 층이 트렌치내에 침착되며, 다음으로 비소로 도핑된 글래스(ASG)는 DUV 레지스트 노출 공정에 의해 트렌치의 상단 부분(대략 1.5 마이크로미터의 깊이)으로부터 제거된다. 그리고 나서 캡 TEOS 산화물층이 ASG가 1000℃에서 어닐링되어 침착되고 트렌치의 바닥 부분 주위에서 연속적인 N+형 영역을 형성하며, 이러한 연속적인 N+형 영역은 N+형 IB 밴드에까지 연결된다. 캡 TEOS 산화물층의 목적은 ASG 어닐링 동안 트렌치 측벽의 노출된 상위 부분에 비소가 저절로 도핑되는 것을 방지하는 것이다. 다음 공정 단계로서, 전술한 바와 같이 ASG를 벗기고 세정하며, 그 다음에는 희생적 산화물을 성장시키고 노드 유전체를 형성한다.

피쳐 크기가 계속해서 축소되고 트렌치의 측방향 치수가 더욱 더 작아짐에 따라, 저장 노드 캐패시터를 증가시키기 위해 딥 트렌치를 에칭하면 심각한 문제에 처할 수 있다. 따라서 필요한 셀 캐패시터를 얻기 위해서는 고유전율의 물질을 사용하는 셸로우 트렌치 구조(shallow trench structure)를 생각할 필요가 있다. 상기한 것보다 얕은 깊이를 갖는 트렌치 캐패시터의 실시예가 이하 기술되며, 여기에서 더 얕은 트렌치 캐패시터는 Ba_xSr_(1-x)TiO₃(BSTO)와 같은 고유전율 물질을 사용함으로써 형성된다.

앞에서와 마찬가지로 동일한 공정으로 시작하여 실리콘 트렌치 에칭까지 동일한 공정을 진행하며, 트렌치 깊이가 전형적으로 2 마이크로미터로 더 얕다는 점만이 다르다. 트렌치내의 희생적 산화물층을 성장시키고 상기 막을 제거한 이후에, 얇은 열적 산화물을 성장시키고 이어서 상기한 칼라 산화 공정과 유사하게 오존 TEOS 층을 침착시킨다. 그리고 나서 상기한 바와 유사하게, 산화물층을 게이트 질화물에 대해 선택적인 RIE 공정을 이용하여 실리콘 표면 아래로 약 100㎚의 깊이까지 리세싱한다. 다음에 비소로 강하게 도핑된 (N+형) 비결정 폴리실리콘층을 침착하고 질화물 레벨(전면 및 후면)까지 CMP 평탄화하며, 그후 전술한 바와 같이 게이트 질화물에 대해 선택적인 RIE 공정을 사용함으로써 트렌치 실리콘의 표면 레벨 아래로 약 50㎚ 정도까지 리세싱한다. 이러한 도핑된 폴리실리콘층은 칼라 산화물이 제거된 트렌치 측벽을 통한 N+형 도펀트의 외부 확산에 의해 어레이 트랜지스터 접합과의 매립된 스트랩 접촉부를 형성한다. 이것은 또한 트렌치 캐패시터의 바닥 전극을 형성한다. 다음에 얇은 장벽층(TaxSiyN)이 침착되고 이어서 백금층이 침착된다. 하드 마스크, 예를 들면 리소그래피에 의해 패터닝될 수 있는 TiN을 침착한 다음에 백금 스택이 에칭될 수 있다. 그 다음에 Ba_xSr_(1-x)TiO₃(BSTO) 막이 약 400℃ 온도에서 2 단계의 MOCVD 방법을 사용함으로써 백금 전극상에 침착된다. 이것에 이어서 제 2 백금층이 침착되고, 전술한 바와 유사한 공정을 사용하여 스택이 패터닝된다. BSTO는 습식 화학적 에칭에 의해 제거되어 고속 열적 공정에 의해 어닐링될 수 있다. 트렌치 캐패시터의 상부 전극을 형성하는 N+형 폴리실리콘막이 침착되고 CMP 및 RIE 공정에 의해 실리콘 레벨까지 평탄화된다. 마지막으로, BPSG 타입의 산화물층이 전체 지형상에 침착되고 CMP에 의해 평탄화된다. 어레이 비트라인 확산부와 접촉이 이루어지는 경우, 트렌치 캐패시터 폴리실리콘의 상부 전극과의 접촉이 동일한 마스크 레벨에서 제공될 수 있다. 트렌치 구조의 완성 이후에, 지지 NFET 디바이스에 대한 N+형 소스/드레인의 주입 및 P+형 소스/드레인의 주입이 수행된다.

본 발명의 디바이스를 형성하는 공정의 일 실시예는 다음의 공정 단계로부터 명확하게 이해될 수 있다. 활성 영역이 규정되고 P형 웰 및 N형 웰이 형성되며 게이트 희생적 산화물이 벗겨진 이후에, 다음과 같은 단계들이 수행된다.

1. 게이트 도전체(GC) 스택

열적 게이트 산화

인시튜 도핑된 (N+형) 폴리실리콘 침착

W-Six 스퍼터 침착

캡 질화물 침착

2. GC 마스크----

노출/현상

Arc/질화물 에칭/레지스트 스트립

W-Si/폴리실리콘 에칭

후면 RIE 질화물/폴리실리콘/세정

게이트 측벽 산화(RTO)

3. 어레이 소스/드레인 마스크----

노출/현상

비등각 인 주입

주입/인 어레이 NFET 소스/드레인 접합

레지스트 스트립/세정

4. NFET NLDD 마스크----

노출/현상

NLDD 지지 NFET의 인 주입

레지스트 스트립/세정

5. 유전체 침착부를 DT 에칭(약 700℃가 필요한 저온 공정)

LPCVD 질화물 침착

LPCVD TEOS 또는 그와 동등한 침착 및 조밀화

6. DT 마스크----

노출/현상

TEOS 또는 그 동등물/질화물/산화물을 유전체 에칭

레지스트 스트립/세정

7. DT 에칭

실리콘내로 딥 트렌치 에칭(TEOS 또는 그 동등물 마스크)

세정

노드 Sacox 성장(800℃ 이하) 및 스트립

8. 노드 유전체 침착

RTN/산화(900℃ 이하)

9. DT N+형 폴리실리콘 #1을 채움

비결정 폴리실리콘 #1 침착, N+형 (비소) 도핑된 DT 폴리 #1 CMP(질 화물까지 후면 폴리싱 및 TEOS까지 전면 폴리싱)

브러쉬 세정

DT 마스크 TEOS 스트립

세정

DT 폴리실리콘 #1 리세스 RIE(실리콘 표면으로부터 어레이내의 IB 밴 드/P형 웰과 대략 동일한 깊이)

10. 트렌치 유전체 에칭/칼라 산화

트렌치 칼라 주위의 노드 산화물/질화물 에칭(폴리실리콘 #1까지 리 세싱됨)

세정

칼라 측벽 산화(로의 온도는 900℃)

칼라 TEOS(LPCVD)의 침착 및 조밀화

리세싱된 폴리실리콘 #1 레벨까지 칼라를 에칭

11. DT N+형 폴리실리콘 #2을 채움

사전 세정

비결정 폴리실리콘 #2 침착, (N+형) 비소 도핑된 DT 폴리 #2 CMP(질 화물까지 폴리싱됨)

브러쉬/메가소닉 세정

DT 폴리실리콘 #2 리세스 RIE(실리콘 표면 아래에 약 100㎚ 깊이로 에칭)

12. 매립된 스트랩 형성

폴리실리콘(진성) 침착에 의해 노출된 트렌치 주위의 칼라 산화물을 습식 에칭

폴리실리콘 내지 질화물을 CMP

브러쉬 세정/메가소닉 세정

매립된 스트랩 폴리 RIE 리세스 에칭(실리콘 표면 아래 약 50㎚) 세정

13. 트렌치 상부를 산화

사전 세정

LPCVD에 의해 트렌치 상부에 TEOS를 채움

질화물까지 RIE 에칭

본 발명의 디바이스의 실시예인 셀 레이아웃은 도 3을 참조하여 보다 명확하게 이해될 수 있는데, 이 도 3에는 워드라인, 또는 게이트 도전체(70), 비트라인(72), 액세스 트랜지스터의 평면(74), 캐패시터의 평면(76), STI 영역의 평면(78)이 도시되어 있다.

본 발명은 그 특정적인 실시예를 참조하여 특히 도시되고 기술되었으나, 당 분야에서 통상의 지식을 가진 자라면 형태 및 세부사항에 있어 각종 변형이 이루어 질 수 있으며, 본 발명의 정신으로부터 벗어나지 않고 본 명세서에서 특정적으로 기술된 실시예 이외의 본 발명의 실시예가 수행되거나 실행될 수 있음을 이해할 것이다. 마찬가지로, 현재 개시된 실시예의 다른 변경, 조합 및 수정이 또한 명백할 것이다. 개시된 실시예 및 그 세부사항은 본 발명의 실행을 개시하는데 의도가 있으며 예시적일 뿐이지 제한하고자 할 의도는 없다. 따라서, 이러한 개시되지는 않았으되 명백한 장치는 첨부되는 청구 범위에 의해서만 제한되는 바와 같이 본 발명의 정신 및 범위내에서 고려된다.

상기한 바와 같은 본 발명에 따른 반도체 디바이스에서는 칩 밀도가 증가되고 셀 크기가 감소되는 효과가 있다. 또한, 본 발명에 따른 메모리 셀 구조에서는 표면 스트랩이 아닌 매립된 스트랩을 가지며, 자기 정렬된 공정에 의해 게이트에 인접하여 배치된 딥 트렌치 캐패시터를 갖게 된다. 또, 본 발명에 따른 반도체 메모리 셀 구조에서는 게이트 스택 형성 이후에 제조되는 트렌치 저장 노드 캐패시터를 가질 수 있는 효과가 있다.

Claims

반도체 디바이스를 형성하는 방법에 있어서,

a) 적어도 하나의 패터닝된 게이트 도전체 및 그 위에 있는 적어도 하나의 패터닝된 캡 절연체를 갖는 반도체 디바이스 기판을 획득하는 단계와,

b) 상기 적어도 하나의 캡 절연체상에 유전체 마스크층을 형성하는 단계와,

c) 상기 유전체 마스크층내에 적어도 하나의 개구를 형성하는 단계와,

d) 상기 유전체 마스크층내의 상기 적어도 하나의 개구를 마스크로서 이용하여, 상기 기판내에 캐패시터를 위한 적어도 하나의 개구를 형성하는 단계를 포함하는

반도체 디바이스 형성 방법.
제 1 항에 있어서,

상기 패터닝된 캡 절연체는 실리콘 질화물을 포함하는 반도체 디바이스 형성 방법.
제 1 항에 있어서,

상기 패터닝된 게이트 도전체는 측벽 절연체를 더 포함하는 반도체 디바이스 형성 방법.
제 1 항에 있어서,

상기 유전체 마스크층은 실리콘 질화물 및 TEOS로 구성되는 그룹으로부터 선택된 물질의 층을 포함하는 반도체 디바이스 형성 방법.
제 1 항에 있어서,

상기 단계 (d) 이후에,

e) 상기 기판내의 상기 적어도 하나의 개구를 라이닝하는 층을 형성하는 단계─이 층은 저장 디바이스를 형성하기에 충분한 유전율을 갖는 물질을 포함한다─와,

f) 상기 기판내의 상기 적어도 하나의 개구의 적어도 하부 영역을 도핑된 폴리실리콘으로 실질적으로 채우는 단계를 더 포함하는

반도체 디바이스 형성 방법.
제 1 항에 있어서,

상기 기판내의 캐패시터를 위한 상기 적어도 하나의 개구는 상기 적어도 하나의 패터닝된 게이트 도전체에 대해 자기 정렬되는 반도체 디바이스 형성 방법.
제 1 항에 있어서,

상기 단계 (d) 이후에,

e) 상기 기판내의 상기 적어도 하나의 개구를 라이닝하는 층을 형성하는 단계─이 층은 고유전율을 갖는 물질을 포함한다─와,

f) 상기 기판내의 상기 적어도 하나의 개구의 적어도 하부 영역을 도핑된 폴리실리콘으로 실질적으로 채우는 단계를 더 포함하는

반도체 디바이스 형성 방법.
제 7 항에 있어서,

상기 고유전율을 갖는 물질은 실리콘 질화물, 실리콘 산화물, Ta₂O₅, Ba_xSr_(1-x)TiO₃(BSTO)으로 구성되는 그룹으로부터 선택되는 반도체 디바이스 형성 방법.
제 7 항에 있어서,

상기 단계 (f) 이후에,

g) 매립된 스트랩 도전체를 형성하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
제 1 항에 있어서,

상기 단계 (d) 이후에,

상기 유전체 마스크층을 제거하는 단계를 더 포함하는 반도체 디바이스 형성 방법.
제 1 항에 있어서,

다수의 어레이 트랜지스터에는 표면 스트랩 도전체가 없는 것을 특징으로 하는 반도체 디바이스 형성 방법.
a) 적어도 하나의 패터닝된 게이트 도전체 및 그 위에 있는 적어도 하나의 패터닝된 캡 절연체를 갖는 반도체 디바이스 기판을 획득하는 단계와,

b) 상기 적어도 하나의 캡 절연체상에 유전체 마스크층을 형성하는 단계와,

c) 상기 유전체 마스크층내에 적어도 하나의 개구를 형성하는 단계와,

d) 상기 유전체 마스크층내의 상기 적어도 하나의 개구를 마스크로서 이용하여, 상기 기판내에 캐패시터를 위한 적어도 하나의 개구를 형성하는 단계를 포함하는 공정에 의해 제조된 반도체 디바이스.
제 12 항에 있어서,

상기 패터닝된 캡 절연체는 실리콘 질화물을 포함하는 반도체 디바이스.
제 12 항에 있어서,

상기 패터닝된 게이트 도전체는 측벽 절연체를 더 포함하는 반도체 디바이스.
제 12 항에 있어서,

상기 유전체 마스크층은 실리콘 질화물 및 TEOS로 구성되는 그룹으로부터 선택된 물질의 층을 포함하는 반도체 디바이스.
제 12 항에 있어서,

상기 기판내의 캐패시터를 위한 상기 적어도 하나의 개구는 상기 적어도 하나의 패터닝된 게이트 도전체에 대해 자기 정렬되는 반도체 디바이스.
제 12 항에 있어서,

상기 단계 (d) 이후에,

e) 상기 기판내의 상기 적어도 하나의 개구를 라이닝하는 층을 형성하는 단계─이 층은 고유전율을 갖는 물질을 포함한다─와,

f) 상기 기판내의 상기 적어도 하나의 개구의 적어도 하부 영역을 도핑된 폴리실리콘으로 실질적으로 채우는 단계를 더 포함하는 공정에 의해 제조된 반도체 디바이스.
제 17 항에 있어서,

상기 고유전율을 갖는 물질은 실리콘 질화물, 실리콘 산화물, Ta₂O₅, Ba_xSr_(1-x)TiO₃(BSTO)으로 구성되는 그룹으로부터 선택되는 반도체 디바이스.
제 17 항에 있어서,

상기 단계 (f) 이후에,

g) 매립된 스트랩 도전체를 형성하는 단계를 더 포함하는 공정에 의해 제조된 반도체 디바이스.
제 12 항에 있어서,

상기 단계 (d) 이후에,

상기 유전체 마스크층을 제거하는 단계를 더 포함하는 공정에 의해 제조된 반도체 디바이스.
제 12 항에 있어서,

다수의 어레이 트랜지스터에는 표면 스트랩 도전체가 없는 것을 특징으로 하는 반도체 디바이스.
a) 적어도 2개의 패터닝된 게이트 도전체를 갖는 기판─각각의 게이트 도전체는 게이트 절연체 위에 놓인다─과,

b) 상기 적어도 2개의 패터닝된 게이트 도전체의 각각의 측면 및 그 위에 형성된 적어도 하나의 절연 영역과,

c) 각각의 측벽이 게이트 도전체의 한 측면상에서 절연 영역의 에지와 정렬되도록 상기 기판내에 형성된 적어도 하나의 트렌치 캐패시터와,

d) 상기 게이트 절연체 밑으로 연장되어 상기 트렌치 캐패시터의 전극과 전기적으로 접촉하는 도핑된 도전 영역을 포함하는

반도체 디바이스.