JPH02130871A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH02130871A JPH02130871A JP63284323A JP28432388A JPH02130871A JP H02130871 A JPH02130871 A JP H02130871A JP 63284323 A JP63284323 A JP 63284323A JP 28432388 A JP28432388 A JP 28432388A JP H02130871 A JPH02130871 A JP H02130871A
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- film
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- polycrystalline
- capacitor
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- 239000003990 capacitor Substances 0.000 claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 13
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 6
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
- H10B12/377—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate having a storage electrode extension located over the transistor
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、スイッチング用のトランジスタとキャパシタ
とでメモリセルが構成されている半導体メモリに関する
ものである。
とでメモリセルが構成されている半導体メモリに関する
ものである。
本発明は、上記の様な半導体メモリにおいて、フィール
ド絶縁膜の端縁とトランジスタのゲート電極を覆う絶縁
膜の端縁とにキャパシタ用のトレンチを自己整合させる
ことによって、高い集積度を得ることができる様にした
ものである。
ド絶縁膜の端縁とトランジスタのゲート電極を覆う絶縁
膜の端縁とにキャパシタ用のトレンチを自己整合させる
ことによって、高い集積度を得ることができる様にした
ものである。
スイッチング用のトランジスタとキャパシタとでメモリ
セルが構成されているＤＲＡＭ等では、高集積化のため
に、半導体基板のトレンチ内にキャパシタを形成するこ
とが考えられている。
セルが構成されているＤＲＡＭ等では、高集積化のため
に、半導体基板のトレンチ内にキャパシタを形成するこ
とが考えられている。
そして、トランジスタやキャパシタの電極を自己整合的
に形成して更に集積度を高めるために、トランジスタの
ゲート電極中に即ちトランジスタのゲート電極に囲まれ
る様にトレンチを形成することが考えられている（例え
ば、特公昭５８−１２７３９号公報第１３図）６ 〔発明が解決しようとする課題〕 ところが、トランジスタのゲート電極中にトレンチを形
成しても、トレンチ形成用のマスク合せのための余裕が
ゲート電極に必要であるので、必ずしも高い集積度を得
ることができない。
に形成して更に集積度を高めるために、トランジスタの
ゲート電極中に即ちトランジスタのゲート電極に囲まれ
る様にトレンチを形成することが考えられている（例え
ば、特公昭５８−１２７３９号公報第１３図）６ 〔発明が解決しようとする課題〕 ところが、トランジスタのゲート電極中にトレンチを形
成しても、トレンチ形成用のマスク合せのための余裕が
ゲート電極に必要であるので、必ずしも高い集積度を得
ることができない。
本発明による半導体メモリでは、フィールド絶縁ｖ！、
１３．１８の端縁とトランジスタ３３のゲート電極１５
を覆う絶縁Ｍ１６．１８の端縁とに自己整合されたトレ
ンチ２２が半導体基板１１に形成されており、前記トレ
ンチ２２内にキャパシタ３４が形成されている。
１３．１８の端縁とトランジスタ３３のゲート電極１５
を覆う絶縁Ｍ１６．１８の端縁とに自己整合されたトレ
ンチ２２が半導体基板１１に形成されており、前記トレ
ンチ２２内にキャパシタ３４が形成されている。
本発明による半導体メモリでは、フィールド絶縁ｊ漠１
３．１８とトランジスタ３３のゲート電極１５を覆う！
＠縁膜１６．１８とが形成されればキャパシタ３４用の
トレンチ２２はこれらの絶縁膜１３．１６．１８の端縁
に自己整合されるので、トレンチ２２形成用のマスク合
せのための余裕領域が不要である。
３．１８とトランジスタ３３のゲート電極１５を覆う！
＠縁膜１６．１８とが形成されればキャパシタ３４用の
トレンチ２２はこれらの絶縁膜１３．１６．１８の端縁
に自己整合されるので、トレンチ２２形成用のマスク合
せのための余裕領域が不要である。
以下、ＤＲＡＭに適用した本発明の第１及び第２実施例
を、第１図及び第２図を参照しながら説明する。
を、第１図及び第２図を参照しながら説明する。
第１図が、第１実施例の製造工程を示している。
この第１実施例を製造するには、第１Ａ図に示す様に、
Ｓｉ基板１１の素子分離領域にチャネルストッパとして
のＰ−層１２とフィールド絶縁膜としての５ｉ（ｈ膜１
３とをまず形成する。
Ｓｉ基板１１の素子分離領域にチャネルストッパとして
のＰ−層１２とフィールド絶縁膜としての５ｉ（ｈ膜１
３とをまず形成する。
そして、素子形成領域の表面にゲート絶縁膜としてのＳ
ｉＯ□膜１４膜形４し、第１層目の多結晶Ｓｉ層１５と
Ｓｉｎ、膜１６とをワード線のパターンにパターニング
する。なお、多結晶Ｓｉ層１５の代りにポリサイド層等
を用いてもよい。そして更に、ＳｉＯ□膜１６及び多結
晶５ｉｉｉ １５をマスクにしたイオン注入によって、
Ｎ−層１７を形成する。
ｉＯ□膜１４膜形４し、第１層目の多結晶Ｓｉ層１５と
Ｓｉｎ、膜１６とをワード線のパターンにパターニング
する。なお、多結晶Ｓｉ層１５の代りにポリサイド層等
を用いてもよい。そして更に、ＳｉＯ□膜１６及び多結
晶５ｉｉｉ １５をマスクにしたイオン注入によって、
Ｎ−層１７を形成する。
次に、第１Ｂ図に示す様にＳｉｎ、膜１８をＣＶＤによ
って全面に堆積させ、ＲＩＥ等の異方性工７チングで５
ｉｎｔ膜１８を全面エツチングして、第１Ｃ図に示す様
に多結晶５ｉＮ１５及びＳｉｎｇ膜１６の側方にのみＳ
ｉｎｇ膜１８全１８と共にＮ−層１７を自己整合的に露
出させる。
って全面に堆積させ、ＲＩＥ等の異方性工７チングで５
ｉｎｔ膜１８を全面エツチングして、第１Ｃ図に示す様
に多結晶５ｉＮ１５及びＳｉｎｇ膜１６の側方にのみＳ
ｉｎｇ膜１８全１８と共にＮ−層１７を自己整合的に露
出させる。
次に、第１Ｄ図に示す様に、ビット線をコンタクトすべ
き側のＮ−層１７をレジスト２１で覆う。
き側のＮ−層１７をレジスト２１で覆う。
そして、三方をＳｉＯ□膜１３に囲まれると共に残りの
一方をＳｉＯ□膜１６．１８に囲まれているＳｉ基板１
１（７）Ｓｉ域に、これら（７）ＳｉＯｚｌＰＪ １３
．１６．１８をマスクにしてトレンチ２２を形成する。
一方をＳｉＯ□膜１６．１８に囲まれているＳｉ基板１
１（７）Ｓｉ域に、これら（７）ＳｉＯｚｌＰＪ １３
．１６．１８をマスクにしてトレンチ２２を形成する。
従ってこのトレンチ２２は、ＳｉＯ□膜１３．１６．１
８の端縁に自己整合されている。その後、レジスト２１
を剥離する。
８の端縁に自己整合されている。その後、レジスト２１
を剥離する。
次に、イオン注入等を行って、第１Ｅ図に示す様に、一
方のＮ〜層１７と連結するＮｉ２３をトレンチ２２の内
壁面に形成すると共に、他方のＮ−居１７中にＮ″Ｎ２
４を形成する。
方のＮ〜層１７と連結するＮｉ２３をトレンチ２２の内
壁面に形成すると共に、他方のＮ−居１７中にＮ″Ｎ２
４を形成する。
そして更に、ＯＮＯ膜（ＳｉＯ，膜−５ｉ３Ｎ４膜−５
＋０２膜）２５を全面に形成する。このＯＮＯ膜２５は
キャパシタの誘電体膜となるべきものでありキャパシタ
ンスを増大させるために用いたものであるが、ＯＮＯ膜
２５の代りに５１０ｚ膜のみを形成してもよい。
＋０２膜）２５を全面に形成する。このＯＮＯ膜２５は
キャパシタの誘電体膜となるべきものでありキャパシタ
ンスを増大させるために用いたものであるが、ＯＮＯ膜
２５の代りに５１０ｚ膜のみを形成してもよい。
次に、第１Ｆ図に示す様に、第２層目の多結晶５ｉＪｉ
２６を全面に堆積させ、更にキャパシタのプレート電極
のパターンにレジスト２７を形成する。
２６を全面に堆積させ、更にキャパシタのプレート電極
のパターンにレジスト２７を形成する。
次に、第１Ｇ図に示す様に、レジスト２７をマスクにし
て多結晶Ｓｉ層２６をバターニングし、レジスト２７を
剥離した後、層間絶縁膜としてのりフロー膜２８の堆積
及びリフローを行う。そして、Ｎ”層２４に達するコン
タクト窓３１をリフロー膜２８及びＯＮＯ膜２５に形成
し、ｎｌＮ３２をビット線のパターンにバターニングす
る。
て多結晶Ｓｉ層２６をバターニングし、レジスト２７を
剥離した後、層間絶縁膜としてのりフロー膜２８の堆積
及びリフローを行う。そして、Ｎ”層２４に達するコン
タクト窓３１をリフロー膜２８及びＯＮＯ膜２５に形成
し、ｎｌＮ３２をビット線のパターンにバターニングす
る。
以上の様にして製造した第１実施例では、多結晶５ｉｌ
Ｗ１５とＮ−層１７とでスイッチング用のトランジスタ
３３が構成されており、Ｎ層２３と０Ｎｏ））Ｎ２５と
多結晶Ｓｉ屡２６とでキャパシタ３４が構成されており
、これらのトランジスタ３３とキャパシタ３４とでメモ
リセル３５が構成されている。
Ｗ１５とＮ−層１７とでスイッチング用のトランジスタ
３３が構成されており、Ｎ層２３と０Ｎｏ））Ｎ２５と
多結晶Ｓｉ屡２６とでキャパシタ３４が構成されており
、これらのトランジスタ３３とキャパシタ３４とでメモ
リセル３５が構成されている。
第２図は、第２実施例の製造工程を示している。
この第２実施例を製造するには、第２Ａ図に示す様に、
Ｐ型のＳｔ基板ｌｌのフィールド絶縁膜である５ｉ０２
膜１３中に素子形成領域を開口し、この素子形成領域に
第１実施例と同様にＳｉＯ□膜１４膜条４晶Ｓｉ層１５
、ＳｉＯ□膜１６及びＮ−層１７を形成する。
Ｐ型のＳｔ基板ｌｌのフィールド絶縁膜である５ｉ０２
膜１３中に素子形成領域を開口し、この素子形成領域に
第１実施例と同様にＳｉＯ□膜１４膜条４晶Ｓｉ層１５
、ＳｉＯ□膜１６及びＮ−層１７を形成する。
次に、第２Ｂ図に示す様にＳｉＯ□膜１８膜上８Ｄによ
って全面に堆積させ、ＲＴＥ等の異方性エツチングでＳ
ｉＯ□膜１８膜上８エツチングする。
って全面に堆積させ、ＲＴＥ等の異方性エツチングでＳ
ｉＯ□膜１８膜上８エツチングする。
するとこの第２実施例では、第２Ｃ図に示す様に、多結
晶５ｉｊＷ １５及びＳｉＯ□膜１６の側方のみならず
５ｉＯｚ膜１３の端縁の側方にも５ｉ（ｈ膜１８が残り
、更にＮ−］’ｉ１７が自己整合的に露出する。
晶５ｉｊＷ １５及びＳｉＯ□膜１６の側方のみならず
５ｉＯｚ膜１３の端縁の側方にも５ｉ（ｈ膜１８が残り
、更にＮ−］’ｉ１７が自己整合的に露出する。
次に、第２Ｄ図に示す様に、第１実施例と同様にレジス
ト２１をパターニングする。
ト２１をパターニングする。
そして、第２Ｅ図に示す様に、三方をＳｉｎ、膜１３．
１８に囲まれると共に残りの一方をＳｉＯ□膜１６．１
８に囲まれているＳｉ基板１１の領域に、これらの３ｉ
Ｏｚ膜１３．１６．１８をマスクにしてトレンチ２２を
形成する。
１８に囲まれると共に残りの一方をＳｉＯ□膜１６．１
８に囲まれているＳｉ基板１１の領域に、これらの３ｉ
Ｏｚ膜１３．１６．１８をマスクにしてトレンチ２２を
形成する。
従ってこのトレンチ２２は、３ｉＯｚ膜１３．１６．１
８の端縁に自己整合されると共に、開口部の周囲をＮ−
層１７に囲まれている。その後、レジスト２１を剥離し
、熱酸化によってトレンチ２２の内壁面等にＳｉｎｇ膜
３６を形成する。
８の端縁に自己整合されると共に、開口部の周囲をＮ−
層１７に囲まれている。その後、レジスト２１を剥離し
、熱酸化によってトレンチ２２の内壁面等にＳｉｎｇ膜
３６を形成する。
次に、第２Ｆ図に示す様に、５ｉＯｚＢ９．１３の端縁
の側方に位置しているＳｉＯ□膜１８膜上８ンチ２２と
は反対側のＮ−層１７上のＳｉＯ□膜３６とを露出させ
る様に、レジスト３７を形成する。そして、この状態で
エツチングを行って、第２Ｇ図に示す様に、レジスト３
７で覆われていない部分のＳｉＯ□膜１８膜上８を除去
する。
の側方に位置しているＳｉＯ□膜１８膜上８ンチ２２と
は反対側のＮ−層１７上のＳｉＯ□膜３６とを露出させ
る様に、レジスト３７を形成する。そして、この状態で
エツチングを行って、第２Ｇ図に示す様に、レジスト３
７で覆われていない部分のＳｉＯ□膜１８膜上８を除去
する。
次に、第２Ｈ図に示す様に、不純物を含有する多結晶Ｓ
ｉ層３８を全面に形成すると共に、この多結晶Ｓｉ層３
８からＳｔ基板ｌｌ中へ不純物を拡散させることによっ
て、Ｓｉ基板１１の表面に露出している部分のＮ−層１
７をＮ”Ｊｉ！２４．４１とする。
ｉ層３８を全面に形成すると共に、この多結晶Ｓｉ層３
８からＳｔ基板ｌｌ中へ不純物を拡散させることによっ
て、Ｓｉ基板１１の表面に露出している部分のＮ−層１
７をＮ”Ｊｉ！２４．４１とする。
不純物を含有する多結晶Ｓｉ層３８は、純粋な多結晶Ｓ
ｉ層をＣＶＤで堆積させてから不純物をドーピングして
もよく、不純物を添加した多結晶Ｓｉ層をＣＶＤで堆積
させてもよい。
ｉ層をＣＶＤで堆積させてから不純物をドーピングして
もよく、不純物を添加した多結晶Ｓｉ層をＣＶＤで堆積
させてもよい。
その後、ノード電極のパターン及びビット線のコンタク
ト部を覆うパターンにレジスト４２を形成し、このレジ
スト４２をマスクにしてエツチングを行って、第２［図
に示す様に多結晶Ｓｉ層３８をパターニングする。
ト部を覆うパターンにレジスト４２を形成し、このレジ
スト４２をマスクにしてエツチングを行って、第２［図
に示す様に多結晶Ｓｉ層３８をパターニングする。
この第２実施例ではビット線のコンタクト部にも多結晶
Ｓｉ層３８を残しているが、これはビット線等の段差緩
和等のためであり、この部分には多結晶Ｓｉ層３８を必
ずしも残す必要はない。
Ｓｉ層３８を残しているが、これはビット線等の段差緩
和等のためであり、この部分には多結晶Ｓｉ層３８を必
ずしも残す必要はない。
その後、ＯＮＯ膜２５及び多結晶５ｉｊｉ２６を全面に
堆積させ、第２Ｊ図に示す様に、レジスタ２７をマスク
にして多結晶５ｉＮ２６をキャパシタのプレート電極の
パターンにパターニングする。
堆積させ、第２Ｊ図に示す様に、レジスタ２７をマスク
にして多結晶５ｉＮ２６をキャパシタのプレート電極の
パターンにパターニングする。
次に、第２に図に示す様に、リフロー膜２８の堆積及び
リフローを行い、多結晶Ｓｉ層３８に達するコンタクト
窓３１を形成する。そして更に、４１層３２をビット線
のパターンにパターニングし、オーバコート膜４３を形
成する。
リフローを行い、多結晶Ｓｉ層３８に達するコンタクト
窓３１を形成する。そして更に、４１層３２をビット線
のパターンにパターニングし、オーバコート膜４３を形
成する。
以上の様にして製造した第２実施例では、多結晶Ｓｉ層
１５とＮ−層１７とでスイッチング用のトランジスタ３
３が構成されており、多結晶Ｓｉ層２６．３８とＯＮＯ
膜２５とでキャパシタ３４が構成されており、これらの
トランジスタ３３とキャパシタ３４とでメモリセル３５
が構成されている。
１５とＮ−層１７とでスイッチング用のトランジスタ３
３が構成されており、多結晶Ｓｉ層２６．３８とＯＮＯ
膜２５とでキャパシタ３４が構成されており、これらの
トランジスタ３３とキャパシタ３４とでメモリセル３５
が構成されている。
この第２実施例では、トレンチ２２側のＮ−層１７がト
レンチ２２の周囲でＮ”Ｊｉ４１に接続されており、更
にこのＮ＋層４１が多結晶Ｓｉ層３８に接続されている
。
レンチ２２の周囲でＮ”Ｊｉ４１に接続されており、更
にこのＮ＋層４１が多結晶Ｓｉ層３８に接続されている
。
従って、この多結晶５ｔＪ５３８によって構成されてい
るキャパシタ３４のノード電極がトレンチ２２内に埋設
されており、トレンチ２２外のＮ層２３がノード電極と
なっている第１実施例に比べて、α線によるソフトエラ
ーに対して強い。
るキャパシタ３４のノード電極がトレンチ２２内に埋設
されており、トレンチ２２外のＮ層２３がノード電極と
なっている第１実施例に比べて、α線によるソフトエラ
ーに対して強い。
また、キャパシタ３４のノード電極である多結晶５ｉｊ
１３８とトランジスタ３３とのコンタクトがＮ°層４１
を介して自己整合的に行われるので、ソフトエラーに対
して強いにも拘らず高集積化にも適している。
１３８とトランジスタ３３とのコンタクトがＮ°層４１
を介して自己整合的に行われるので、ソフトエラーに対
して強いにも拘らず高集積化にも適している。
本発明による半導体メモリでは、トレンチ形成用のマス
ク合せのための余裕領域が不要であるので、高い集積度
を得ることができる。
ク合せのための余裕領域が不要であるので、高い集積度
を得ることができる。
第１図及び第２図は本発明の夫々第１及び第２実施例の
製造工程を順次に示す側断面図である。 なお図面に用いた符号において、 １１−・−・−一−−−−−−・−・Ｓｉ基板１３、１
６．１８−・−・ＳｉＯ□膜 １５−−−−−−−−〜−・−・−・−多結晶Ｓｉ層２
２−・・・−・−−−〜−−・−・−トレンチ３３・−
・−・・−−−−−・−・−・−トランジスタ３４・−
・・・−・−−−−−・−・−・・キヤパシタ３５−・
−・−・・−・・・−・メモリセルである。
製造工程を順次に示す側断面図である。 なお図面に用いた符号において、 １１−・−・−一−−−−−−・−・Ｓｉ基板１３、１
６．１８−・−・ＳｉＯ□膜 １５−−−−−−−−〜−・−・−・−多結晶Ｓｉ層２
２−・・・−・−−−〜−−・−・−トレンチ３３・−
・−・・−−−−−・−・−・−トランジスタ３４・−
・・・−・−−−−−・−・−・・キヤパシタ３５−・
−・−・・−・・・−・メモリセルである。
Claims (1)
- 【特許請求の範囲】 スイッチング用のトランジスタとキャパシタとでメモリ
セルが構成されている半導体メモリにおいて、 フィールド絶縁膜の端縁と前記トランジスタのゲート電
極を覆う絶縁膜の端縁とに自己整合されたトレンチが半
導体基板に形成されており、前記トレンチ内に前記キャ
パシタが形成されている半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284323A JPH02130871A (ja) | 1988-11-10 | 1988-11-10 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63284323A JPH02130871A (ja) | 1988-11-10 | 1988-11-10 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02130871A true JPH02130871A (ja) | 1990-05-18 |
Family
ID=17677065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63284323A Pending JPH02130871A (ja) | 1988-11-10 | 1988-11-10 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02130871A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
| US6333531B1 (en) * | 1999-01-29 | 2001-12-25 | International Business Machines Corporation | Dopant control of semiconductor devices |
-
1988
- 1988-11-10 JP JP63284323A patent/JPH02130871A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5909044A (en) * | 1997-07-18 | 1999-06-01 | International Business Machines Corporation | Process for forming a high density semiconductor device |
| US6204112B1 (en) | 1997-07-18 | 2001-03-20 | International Business Machines Corporation | Process for forming a high density semiconductor device |
| US6333531B1 (en) * | 1999-01-29 | 2001-12-25 | International Business Machines Corporation | Dopant control of semiconductor devices |
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