JPH04215471A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＤＲＡＭと称されてお
り、トランジスタと容量素子とでメモリセルが構成され
ている半導体メモリに関するものである。

【０００２】

【従来の技術】ＤＲＡＭには、一般に、図６に示す様に
メモリセル領域１１と周辺回路領域１２とがある。そし
て、周辺回路領域１２のトランジスタ１３はＬＤＤ構造
にするが、メモリセル領域１１のトランジスタ１３はＬ
ＤＤ構造にしないという、所謂ローカルＬＤＤ構造が考
えられている。

【０００３】これは、ＬＤＤ構造にするためにはトラン
ジスタ１３のゲート電極１４にＳｉＯ２　膜１５等から
なる側壁スペーサを形成する必要があるが、そのための
ＲＩＥによってＳｉ基板１６が損傷を受けてメモリセル
のデータ保持特性が劣化するのを防止するためである。

【０００４】そこで、従来は、ＳｉＯ２　膜１５を全面
に堆積させた後、メモリセル領域１１のＳｉＯ２　膜１
５のみをレジストマスクで覆った状態でＲＩＥを行って
、図６に示す様に、ＳｉＯ２　膜１５から成る側壁スペ
ーサを周辺回路領域１２にのみ形成していた。

【０００５】

【発明が解決しようとする課題】しかし、上述の様にロ
ーカルＬＤＤ構造にするために専用のレジストマスクを
使用すると、製造工程が長くなる。

【０００６】

【課題を解決するための手段】本発明による半導体メモ
リでは、トランジスタ１３のゲート電極１４を覆ってい
る層間絶縁膜１５に形成されているコンタクト孔２１を
介して容量素子２２の記憶ノード２３が前記トランジス
タ１３の一方のソース・ドレイン領域３２に接続してお
り、前記トランジスタ１３の他方のソース・ドレイン領
域３２側において前記層間絶縁膜１５から成る側壁スペ
ーサが前記ゲート電極１４に形成されている。

【０００７】

【作用】本発明による半導体メモリでは、容量素子２２
のプレート電極２６をパターニングした後、そのマスク
２５を残したまま層間絶縁膜１５をエッチバックすれば
、記憶ノード２３が接続している一方のソース・ドレイ
ン領域３２にエッチングによる損傷を与えることなく、
ゲート電極１４のうちで他方のソース・ドレイン領域３
２側に側壁スペーサを形成すると同時に、周辺回路領域
１２のトランジスタ１３のゲート電極１４にも側壁スペ
ーサを形成することができる。

【０００８】従って、所謂ローカルＬＤＤ構造を実現す
るに際して、記憶ノード２３が接続しているメモリセル
領域１１のソース・ドレイン領域３２を覆うための専用
のマスクが不要である。

【０００９】また、ゲート電極１４の側壁スペーサは容
量素子２２の形成後に形成することができるので、容量
素子２２の形成前に側壁スペーサを形成する場合に比べ
て、ゲート電極１４及び側壁スペーサをマスクにして半
導体基板１６中へ導入された不純物が受ける熱処理の時
間が短い。

【００１０】従って、半導体基板１６中における不純物
の横方向拡散も少なく、特にＰチャネルトランジスタの
実効チャネル長が短い。

【００１１】

【実施例】以下、積み上げ容量素子型ＤＲＡＭに適用し
た本発明の第１及び第２実施例を、図１〜５を参照しな
がら説明する。

【００１２】図１、２が、第１実施例の製造工程を示し
ている。この製造工程では、図１に示す様に、Ｓｉ基板
１６の素子分離領域にＬＯＣＯＳ膜１７を形成した後、
ポリサイド膜の堆積及びパターニングによって、トラン
ジスタ１３のゲート電極１４を形成する。

【００１３】その後、ゲート電極１４及びＬＯＣＯＳ膜
１７をマスクにして、Ｓｉ基板１６中へＰｈｏｓ＋　等
のＮ型の不純物１８を低濃度にイオン注入する。そして
、ＳｉＯ２　膜１５を全面に堆積させ、容量素子の記憶
ノード用のコンタクト孔２１をメモリセル領域１１のＳ
ｉＯ２　膜１５に開孔する。なお、ＳｉＯ２　膜１５の
代りに、ＰＳＧ膜とＳｉＮ膜との二層膜等を用いてもよ
い。

【００１４】次いで、不純物を添加した多結晶Ｓｉ膜の
堆積及びパターニングンによって、容量素子２２の記憶
ノード２３を形成する。そして、誘電体膜２４を堆積さ
せ、更に不純物を添加した多結晶Ｓｉ膜の堆積とレジス
トマスク２５を用いたこの多結晶Ｓｉ膜のパターニング
とによって、容量素子２２のプレート電極２６を形成す
る。

【００１５】次に、レジストマスク２５を残したまま、
誘電体膜２４とＳｉＯ２　膜２５とに対するＲＩＥを行
う。ところでレジストマスク２５は、メモリセル領域１
１の容量素子２２の部分のみを覆っている。従って、上
述のＲＩＥの結果、図２に示す様に、メモリセル領域１
１のゲート電極１４のうちでコンタクト孔２１とは反対
側と、周辺回路領域１２のゲート電極１４とに、ＳｉＯ
２　膜１５から成る側壁スペーサが形成される。

【００１６】その後、レジストマスク２５を除去し、チ
ャネリング防止用のＳｉＯ２　膜２７をＣＶＤかまたは
酸化によって全面に形成する。そして、メモリセル領域
１１と周辺回路領域１２のうちのＰチャネル領域とを覆
う様にレジストマスク２８をパターニングし、このレジ
ストマスク２８とゲート電極１４とＳｉＯ２　膜１５と
をマスクにして、Ｓｉ基板１６中へＡｓ＋等のＮ型の不
純物３１を高濃度にイオン注入する。

【００１７】そして今度は、メモリセル領域１１と周辺
回路領域１２のうちのＮ型チャネル領域とを覆う様にレ
ジストマスク（図示せず）をパターニングし、このレジ
ストマスクとゲート電極１４とＳｉＯ２　膜１５とをマ
スクにして、Ｓｉ基板１６中へＢ＋　等のＰ型の不純物
（図示せず）を高濃度にイオン注入する。

【００１８】この様な不純物１８、３１等のイオン注入
とその後の熱処理とによって、Ｎ−　領域３２とＮ＋　
領域３３等とが夫々形成され、ローカルＬＤＤ構造が実
現される。その後、ビット線用のコンタクト孔の開孔や
ビット線のパターニング等を行って、この第１実施例を
完成させる。

【００１９】以上の様にして製造した第１実施例では、
メモリセル領域１１のうちの記憶ノード２３が接続して
いるＮ−　領域３２には、、ＳｉＯ２　膜１５から成る
側壁スペーサが形成されていない。従って、側壁スペー
サ形成用のＲＩＥによってこのＮ−　領域３２は損傷を
受けず、データ保持特性の劣化もない。

【００２０】またこの第１実施例では、ＳｉＯ２　膜１
５から成る側壁スペーサが容量素子２２の形成後に形成
されているので、Ｂ＋　のイオン注入も容量素子２２の
形成後に行われている。このため、側壁スペーサの形成
とＢ＋　のイオン注入との後に容量素子２２が形成され
ている従来の一般的な構造に比べて、Ｓｉ基板１６中へ
注入されたＢ＋　が受ける熱処理の時間が短い。

【００２１】この結果、Ｓｉ基板１６中へ注入されたＢ
＋　の横方向への拡散が少なく、Ｐチャネルトランジス
タの実効チャネル長が短くて、このＰチャネルトランジ
スタの短チャネル効果が抑制されている。

【００２２】なお、Ｓｉ基板１６中へ注入されたＡｓ＋
　が受ける熱処理の時間も、従来の一般的な構造に比べ
て短い。しかし、Ｎチャネルトランジスタの実効チャネ
ル長は、Ｐｈｏｓ＋　のイオン注入によって形成される
Ｎ−　領域３２間の間隔によって決定される。従って、
Ｎチャネルトランジスタの実効チャネル長については、
従来の一般的な構造のＤＲＡＭとの差異は少ない。

【００２３】ところで、図６からも明らかな様に、Ｓｉ
Ｏ２　膜１５から成る側壁スペーサが周辺回路領域１２
にのみ形成され、更にＳｉＯ２　膜３４等から成る層間
絶縁膜が全面に堆積されているという従来例では、メモ
リセル領域１１における層間絶縁膜であるＳｉＯ２　膜
１５、３４の全体的な膜厚が不必要に厚く、メモリセル
領域１１と周辺回路領域１２との段差が大きい。

【００２４】この様な段差を改善する構造として、Ｓｉ
Ｏ２　膜１５の代りにＳｉＯ２　膜とＳｉＮ膜とＳｉＯ
２　膜との３層膜を用い、ＳｉＮ膜をストッパにして、
メモリセル領域１１における第３層目のＳｉＯ２　膜を
ウェットエッチングによって予め除去しておく構造も考
えられる。

【００２５】しかし、ＳｉＮ膜のＣＶＤのためには７０
０〜８００℃の高温が必要であるので、このＣＶＤによ
って、ポリサイド膜から成るゲート電極１４のうちの上
層側のシリサイド膜が多結晶化する。そして、側壁スペ
ーサを形成するためのＲＩＥによってこのシリサイド膜
の上面が露出するので、次のチャネリング防止用の熱酸
化時に、シリサイド膜が剥離する様に熱変形する。

【００２６】図３〜５は、この様な課題を解決した第２
実施例の製造工程を示している。この製造工程でも、図
３に示す様に、メモリセル領域１１をレジストマスク３
５で覆った状態でＳｉＯ２　膜１５を異方性エッチング
して、ＳｉＯ２　膜１５から成る側壁スペーサを周辺回
路領域１２にのみ形成するまでは、図６に示した一従来
例の場合と実質的に同様の工程によって行う。なお、Ｃ
ＶＤによるＳｉＯ２　膜１５の堆積は、５００℃以下の
温度で行う。

【００２７】次に、図４に示す様に、レジストマスク３
５を除去し、全体を熱酸化してチャネリング防止用のＳ
ｉＯ２　膜２７を形成する。そして第１実施例の場合と
同様に、Ａｓ＋　等のＮ型の不純物３１とＢ＋等のＰ型
の不純物（図示せず）とをＳｉ基板１６中へ別個にイオ
ン注入して、Ｎ＋　領域３３とＰ＋　領域（図示せず）
とを周辺回路領域１２に形成する。

【００２８】次に、図５に示す様に、ＳｉＮ膜３６を２
００〜３００Å程度の厚さに全面に堆積させ、更にＳｉ
Ｏ２　膜３４等の層間絶縁膜をＳｉＯ２　膜１５と同じ
程度の厚さに全面に堆積させる。その後、周辺回路領域
１２のみをレジストマスク３７で覆い、ＳｉＮ膜３６を
ストッパにして、ＳｉＯ２　膜３４をウェットエッチン
グする。

【００２９】なお、ＳｉＯ２　膜３４に対するエッチン
グは、ウェットエッチングではなくＲＩＥでもよい。但
しその場合は、時間によってエッチング量を制御するの
で、エッチングのストッパであるＳｉＮ膜３６は不要で
ある。

【００３０】その後は、図６に示した一従来例の場合と
同様の工程で、容量素子やビット線等を形成して、この
第２実施例を完成させる。

【００３１】以上の様にして製造した第２実施例では、
図５からも明らかな様に、ＳｉＯ２　膜１５、３４から
成る層間絶縁膜の全体的な膜厚がメモリセル領域１１と
周辺回路領域１２とで略等しい。従って、メモリセル領
域１１と周辺回路領域１２とで段差がなく、上層配線の
加工が容易である。

【００３２】また、この第２実施例の製造に際してもゲ
ート電極１４のシリサイド膜の上面が露出している状態
でＳｉＯ２　膜２７を形成するための高温熱処理を行う
が、ＳｉＮ膜３６はＳｉＯ２　膜２７の形成よりも後の
工程で形成している。従って、上述の高温熱処理はゲー
ト電極１４のシリサイド膜にとっての最初の高温熱処理
であり、この高温熱処理を行ってもシリサイド膜が熱変
形することはない。

【００３３】

【発明の効果】本発明による半導体メモリでは、所謂ロ
ーカルＬＤＤ構造を実現するに際して、記憶ノードが接
続しているメモリセル領域のソース・ドレイン領域を覆
うための専用のマスクが不要であるので、製造工程が短
い。

【００３４】また、Ｐチャネルトランジスタの実効チャ
ネル長が短いので、このＰチャネルトランジスタの短チ
ャネル効果が抑制されている。

【図面の簡単な説明】

【図１】本発明の第１実施例の製造工程の一部を示す側
断面図である。

【図２】図１に続く製造工程を示す側断面図である。

【図３】本発明の第２実施例の製造工程の一部を示す側
断面図である。

【図４】図３に続く製造工程を示す側断面図である。

【図５】図４に続く製造工程を示す側断面図である。

【図６】製造過程にある本発明の一従来例の側断面図で
ある。

【符号の説明】

１１　　メモリセル領域 １２　　周辺回路領域 １３　　トランジスタ １４　　ゲート電極 １５　　ＳｉＯ２　膜 ２１　　コンタクト孔 ２２　　容量素子 ２３　　記憶ノード ２５　　レジストマスク ３２　　Ｎ−　領域

Claims (1)

【特許請求の範囲】
1. 【請求項１】トランジスタと容量素子とでメモリセルが
   構成されている半導体メモリにおいて、前記トランジス
   タのゲート電極を覆っている層間絶縁膜に形成されてい
   るコンタクト孔を介して前記容量素子の記憶ノードが前
   記トランジスタの一方のソース・ドレイン領域に接続し
   ており、前記トランジスタの他方のソース・ドレイン領
   域側において前記層間絶縁膜から成る側壁スペーサが前
   記ゲート電極に形成されている半導体メモリ。