JPH03257873A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置、特にＥＰＲＯＭ （Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｐｒｏｇｒａｉａｂｌｅ
　ＲＯＭ）の如き紫外線消去型の半導体素子を有する半
導体装置とその製造方法に関する。

従来の技術 フローティングゲート型不揮発性メモリー素子を用いる
ＥＰＲＯＭでは、メモリー素子はフローティングゲート
とコントロールゲートを積層して形成しており通常両ゲ
ートとも多結晶シリコン膜で形成している。従ってメモ
リー素子のゲート形成は両ゲートを１枚のマスクで連続
エツチングしてバターニングするのが普通で、それゆえ
周辺トランジスタのゲート形成と同時に行なうことがで
きない。また、メモリー素子領域では先に述べたように
ゲートが積層構造を有しており、基板との段差が大きく
なるため、この部分での層間絶縁膜のカバレッジが不十
分となりやすく、層間絶縁膜の膜種９組成等に特別の設
定と厳密な管理を必要とする。

以上の内容を第３図を用いて説明する。第３図（ａ）に
示すように、Ｐ型半導体基板３０上にＬＯＧＯ８１で素
子分離されたＥＰＲＯＭ形成領域２と周辺トランジスタ
形成領域３を設ける。第１のゲート酸化膜４とフローテ
ィングゲートとなる第１の多結晶シリコン膜５を成長し
、フォトレジスト６を用いてＥＰＲＯＭ形成領域２以外
の領域で第１の多結晶シリコン膜５と第１のゲート酸化
膜４を除去する。次に第３図（ｂ）に示すように、ＥＰ
ＲＯＭ形成領域２でフローティングゲート上に、周辺ト
ランジスタ形成領域３で基板上に、各々酸化膜（第２の
ゲート酸化膜）７を同時成長する。引続き、ＥＰＲＯＭ
形成領域２でコントロールゲート、周辺トランジスタ形
成領域３で通常ゲートとなる第２の多結晶シリコン膜８
を成長する。フォトレジスト９を用いてＥＰＲＯＭ形成
領域２全域と周辺トランジスタ形成領域３のゲート領域
とを残し、他を全てエツチングすることで、周辺トラン
ジスタ形成領域３のゲート領域のみパターニングする。

次に第３図（Ｃ）に示すように、フォトレジスト１０を
用いて周辺トランジスタ形成領域３全域とＥＰＲＯＭ形
成領域２のゲート領域を残してエツチングすることでＥ
ＰＲＯＭ形成領域２のゲート領域のみバターニングする
。この時、ＥＰＲＯＭ形成領域２では、第１及び第２の
多結晶シリコン膜と第１及び第２のゲート酸化膜を４層
連続してエツチングする。次に第３図（ｄ）に示すよう
に、例えば砒素イオンの高濃度注入を行ない、ソース・
ドレイン領域１１を形成する。次に第３図（ｅ）に示す
ように、基板表面及び多結晶シリコン膜表面を熱酸化し
て前酸化膜１３を形成し、続いて眉間絶縁膜１４を成長
する。この時、フロー後メモリー素子のゲート領域で十
分な平坦度を得るために、層間絶縁膜としてＰＳＧ膜を
用いるならばリン濃度は１０ｗｔ％以上、ＢＰＳＧ膜を
用いるならばボロン濃度は３　ｗ　ｔ％以上が必要であ
る。次に第３図（ｆ）に示すように、フォトレジスト１
５を用いて基板上及び第２の多結晶シリコン膜、ソース
・ドレイン領域に通じるコンタクト窓１６を開口する。

次に第３図（ｇ）に示すように、アルミ配線を形成し、
表面保護膜を成長して製品として完成する。

発明が解決しようとする課題 上記第３図に示した構成及び製造方法においては、以下
に述べるような問題点が発生する。

第１に、メモリー素子のゲート領域をパターニングする
際に２層の多結晶シリコン膜と２層の酸化シリコン膜を
連続してエツチングする必要があり、そのエツチング条
件（特に多結晶シリコン膜のドライエツチング条件）を
確立し、かつ安定状態に維持することがむずかしい。

第２に、メモリー素子及び周辺トランジスタのゲート領
域を別々のマスクレベルで形成する必要があり、フォト
リソグラフィー工程及びエツチング工程が増し、リード
タイム、コストの両面でアップしてしまう。

第３に、メモリー素子のゲート領域は積層構造となるた
め基板との段差が太き（なる。従って、ゲート領域が単
層構造である通常のプロセスに用いる眉間絶縁膜の形成
条件ではカバレッジが不十分となる。これはさらに上層
のアルミ配線や表面保護膜のカバレッジ不足を誘発し、
アルミ配線においては断線１表面保護膜においてはクラ
ックが発生する可能性が高くなる。また、完成した装置
の信頼性も低くなる。従来法では眉間絶縁膜の膜種２組
成を特殊な条件とすることで対応してきたが、プロセス
の標準化に逆行し量産現場での工程管理がむずかしくな
る。

本発明は上記の間組点を解決するもので、メモリー素子
のゲート領域のパターニングの際、２層の電極と２層の
絶縁膜の連続エツチング工程を排除し、かつメモリー素
子のゲート領域を周辺トランジスタのゲート領域と同時
にパターニングし、さらに層間絶縁膜を、通常の単層ゲ
ート構造のプロセスにおける層間絶縁膜の形成条件と同
一条件で形成可能とする不揮発性半導体記憶装置とその
製造方法を提供することを目的とする。

課題を解決するための手段 この目的を達成するために本発明では、半導体基板上に
溝部を形成し、メモリー素子のゲート領域の第１の絶縁
膜とフローティングゲートとなる第１の電極とを、上記
溝部内に形成することを特徴としている。

作用 かかる構成及び製造方法によれば、メモリー素子のゲー
ト領域の第１の絶縁膜と第１の電極が溝部内に形成され
るため、基板上では第２の絶縁膜とコントロールゲート
となる第２の電極のパターニングのみでメモリー素子の
ゲート構造が完成する。従って、従来の２層の電極と２
層の絶縁膜の連続エツチングによるパターニングが不要
となる。かつ、第２の絶縁膜と第２の電極のパターニン
グは周辺トランジスタのパターニングと同時に行なうこ
とができるようになり、マスク工程とエツチング工程を
各々１回減らすことが可能となる。これによってリード
タイムの短縮とコストダウンを達成することができる。

さらに、メモリー素子のゲート領域では、構造上基板上
には第２の絶縁膜と第２の電極に相当する膜厚分の段差
しがないため、周辺トランジスタのゲート領域とほぼ等
しい段差となる。従って、メモリー素子上の層間絶縁膜
は通常の単層ゲート構造プロセスに用いられる形成条件
と等しい条件で十分なカバレッジが得られ、プロセスの
標準化を図ることができ、量産現場での工程管理も容易
となる。

実施例 以下、本発明の構成及び製造方法の一実施例について図
面を参照しながら説明する。

第１図に本発明の構成によるＥＰＲＯＭメモリー素子の
セル部断面構造を示す。第１図において、１２はＰ型半
導体基板３０に形成した溝部、４は第１のゲート酸化膜
、５はフローティングゲートとなる第１の多結晶シリコ
ン膜、７は第２のゲート酸化膜、８はコントロールゲー
トとなる第２の多結晶シリコン膜である。

次に第２図（ａ）〜（ｈ）に本発明の製造方法の一例を
示す。第２図（ａ）に示すように、選択酸化膜（ＬＯＧ
Ｏ８）１で分離されたＥＰＲＯＭ形成領域２の中央部に
、幅約０．５μｍ、深さ約０．６μｍの溝部１２を、レ
ジスト１３を用いた通常のフォトリソグラフィー技術と
、シリコンドライエツチング技術を用いて形成する。そ
の後アッシングによってレジスト１３を除去する。次に
第２図（ｂ）に示すように、例えば９００℃パイロ酸化
雰囲気下で約３０分酸化し、第１のゲート酸化膜４を約
３００Ａ成長させる。引続き６００℃ＳｉＨ４ガス雰囲
気下でＳｉＨ４ガスの熱分解により第１の多結晶シリコ
ン膜５を約３００ＯＡ成長させる。

その後９００℃でＰＨ３ガスもしくはＰＯＣｅ３ガスを
導入し、リンドープを行なう。表面のリンガラス層を除
去し、スライス表面にレジスト１４を約１００００Ａｔ
布する。次に第２図（Ｃ）に示すように、レジスト１４
と多結晶シリコン膜５のエツチング選択比がほぼ１とな
るようなドライエツチング条件で、両膜を全面エツチン
グ（エッチバック）する。その結果、第１の多結晶シリ
コン膜５は基板中に形成した溝部に残る以外は完全にエ
ツチングオフされる。その後表面上の第１のゲート酸化
膜４をバッフアートＨＦ液によるウェットエツチング法
で除去する。この際、溝部１２内に残る第１の多結晶シ
リコン膜５は、第１のゲート酸化膜厚分に相当する膜厚
分が基板表面上に残る。次に第２図ω）に示すように、
例えば１１００℃でＮ２と０２の混合ガス（Ｎ２：０２
＝１０：　１）雰囲気比で希釈酸化を行ない、第２のゲ
ート酸化膜７を形成する。この時、基板上では約２５０
Ａ。

第１の多結晶シリコン膜５上では約４００Ａの酸化膜が
成長する。従って、第１の多結晶シリコン膜５上で第２
のゲート酸化膜はやや厚めに形成される。引続き第２の
多結晶シリコン膜８を、前記第１の多結晶シリコン膜成
長時と同様の条件下で約４０００Ａ成長する。さらにリ
ンドープと表面のリンガラス層を除去した後、レジスト
１５を用いた通常のフォトリソグラフィー技術と多結晶
シリコンのドライエツチング技術を用いて、ＥＰＲＯＭ
形成領域２上のメモリー素子のコントロールゲートと周
辺トランジスタ形成領域３のゲートとを同時に形成する
。その後、下層の第２のゲート酸化膜をバッフアートＨ
Ｆ液によるウェットエツヂングで除去し、レジスト１５
をアッシングで取除き、ゲート構造を完成する。次に第
２図（ｅ）に示すように、例えば加速電圧４０ＫｅＶ、
注入量４Ｅ１５ｃｍ−２程度の砒素イオンを、メモリー
素子及び周辺トランジスタに対してセルファライン法で
注入し、ソース・ドレイン領域を形成する。こうしてメ
モリー素子及び周辺トランジスタを同時に完成させる。

次に第２　ＩＮ　（ｆ）に示すように、例えば９００℃
、ドライ０２雰囲気下で約３０分酸化し、トランジスタ
表面に前酸化膜１３を形成する。

引継き、ＣＶＤ法を用いて眉間絶縁膜を８０００Ａ〜１
００００Ａ成長させる。この時、メモリー素子部は周辺
トランジスタ部と同程度の段差しが基板に対して有して
いないため、フロー後十分な平坦度を得るには、通常プ
ロセスで多用されているＰＳＧ膜ならばリン濃度８　ｗ
　ｔ％程度、ＢＰＳＧ膜ならばボロン濃度２　ｗ　ｔ％
程度、リン濃度６ｗｔ％程度の膜でよい。次に第２図（
ｇ）に示すように、フォトレジスト２０を用いて、通常
のフォトリソグラフィー技術と酸化膜ウェットエツチン
グ及びドライエツチング技術を使って、基板上及び第２
の多結晶シリコン膜上にコンタクト窓１６を開口する。

次に第２図（Ｗに示すように、ソース・ドレイン領域に
接続されたアルミ配線１７を形成し、表面保護膜１８を
成長して製品として完成する。

本実施例においては、メモリー素子のコントロールゲー
トと周辺トランジスタのゲート材料として多結晶シリコ
ン膜を用いて説明したが、他にアルミニウム、高融点金
属を用いてもさしつがえない。また、Ｎ型基板を用いて
Ｐｃｈ型トランジスタとして形成してもよい。

発明の効果 以上のように本発明はフローティングゲート型不揮発性
半導体記憶装置に関し、フローティングゲート部を半導
体基板上に設けた溝部内に形成することにより （１）　　従来法では条件の確立が困難、かつ安定した
エツチング状態の維持がむずがしがったメモリー素子の
ゲート領域の４層連続パターニングを、不要とする。

（２）　　メモリー素子のコントロールゲート形成と周
辺トランジスタのゲート形成を同時に行なえるため、リ
ードタイム短縮とコストダウンを達成できる。

（３）　　メモリー素子部で基板上にはコントロールゲ
ート部しか存在しないため、周辺トランジスタ部と同程
度の段差しかな（、眉間絶縁膜の形成条件を通常プロセ
スと等しくでき、プロセスの標準化が図れる。

（４）　　メモリー素子のソース・ドレイン領域に通じ
る孔を形成する際に、孔を開けるべき層間絶縁膜が従来
構造のものより薄（、孔自体を小さく加工でき、また孔
とゲート電極とのマージン寸法も小さ（設計できるので
、メモリー素子−個あたりの小型化が実現され、チップ
サイズの縮小が達成できる。

（５）溝の側壁部分もチャネル部となるので、従来構造
のものと同一の実効チャネル長を維持しつつ、平面ゲー
ト長は短くするこさができ、チップサイズの縮小が可能
となる。

以上のような優れた不揮発性半導体記憶装置とその製造
方法を実現できるものである。

【図面の簡単な説明】

第１図は本発明の一実施例におけるメモリー素子部の断
面図、第２図は第１図に示した構成を得るための製造方
法の工程順断面図、第３図は従来法による製造方法の工
程順断面図である。 １・・・・・・ＬＯＣＯ８，２・・・・・・ＥＰＲＯＭ
形成領域、３・・・・・・周辺トランジスタ形成領域、
４・・・・・・第１のゲート酸化膜、５・・・・・・第
１の多結晶シリコン膜、６．１５．１９．２０・・・・
・・レジスト、７・・・・・・第２のゲート酸化膜、８
・・・・・・第２の多結晶シリコン膜、１１・・・・・
・ソース・ドレイン領域（Ｎ型）、１２・・・・・・溝
部、１３・・・・・・前酸化膜、工４・・・・・・層間
絶縁膜、１６・・・・・・コンタクト窓、１７・・・・
・・アルミ配線、１８・・・・・・表面保護膜、３０・
・・・・・Ｐ型半導体基板。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に形成された溝と、この溝の底面に接
   する第１導電型領域と、前記溝の内壁に形成された第１
   絶縁膜と、この第１絶縁膜を介して前記第１導電型領域
   と容量結合するべく前記溝内に形成された第１電極と、
   この第１電極の表面に形成された第２絶縁膜と、この第
   ２絶縁膜を介して前記第１電極と容量結合する第２電極
   と、前記溝をはさんで前記半導体基板表面に形成された
   、前記第１導電型領域とは逆の導電型の第２導電型領域
   と、少なくとも前記第２電極と前記第２導電型領域上に
   形成された第３絶縁膜と、この第３絶縁膜に設けられた
   孔を通じて前記第２導電型領域に接続された配線手段と
   を有する不揮発性半導体記憶装置。
2. （２）半導体基板の第１導電型領域に溝を形成する工程
   と、この溝の内壁に第１絶縁膜を形成する工程と、この
   第１絶縁膜を介して前記第１導電型領域と容量結合する
   第１電極を前記溝内に形成する工程と、この第１電極の
   表面と前記半導体基板の第１導電型領域表面とに同時に
   第２絶縁膜を形成する工程と、この第２絶縁膜を介して
   前記第１電極と容量結合する第２電極と、前記第２絶縁
   膜を介して第１導電型領域と容量結合する第３電極とを
   同時に形成する工程と、前記第１電極をはさむ２つの領
   域及び前記第３電極をはさむ２つの領域に前記第１導電
   型領域とは逆の導電型である第２導電型領域を同時に形
   成する工程と、前記第２導電型領域と前記第２電極と前
   記第３電極とを覆って第３絶縁膜を形成する工程と、こ
   の第３絶縁膜に前記第２導電型領域に通じる孔を形成す
   る工程と、前記第３絶縁膜の孔を通じて前記第２導電型
   領域に接続された配線を形成する工程を含む不揮発性半
   導体記憶装置の製造方法。