JPH0936243A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH0936243A JPH0936243A JP7206561A JP20656195A JPH0936243A JP H0936243 A JPH0936243 A JP H0936243A JP 7206561 A JP7206561 A JP 7206561A JP 20656195 A JP20656195 A JP 20656195A JP H0936243 A JPH0936243 A JP H0936243A
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- Japan
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- oxide film
- film
- field oxide
- gate oxide
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 微細なパターン工程を追加することなく、膜
厚の異なる２種類のフィールド酸化膜を形成し、同時に
膜厚の異なるゲート酸化膜も形成する。 【構成】 既知のＬＯＣＯＳ法によりフィールド酸化膜
４を形成し、ゲート酸化膜６を形成した後、周辺回路部
のみを開口させたレジスト層８を形成する。レジスト層
８をマスクとして、フッ酸系のエッチング液を用いたウ
エットエッチングにより周辺回路部の活性領域のゲート
酸化膜を除去するとともに、同領域のフィールド酸化膜
４の膜厚が微細化に適した膜厚なるまでエッチングを続
ける。レジスト層８を除去した後、酸化により周辺回路
部の活性領域にゲート酸化膜６ａを形成する。このとき
高耐圧回路部に残っていたゲート酸化膜６は６ｂとして
示されるようにその膜厚が厚くなる。
厚の異なる２種類のフィールド酸化膜を形成し、同時に
膜厚の異なるゲート酸化膜も形成する。 【構成】 既知のＬＯＣＯＳ法によりフィールド酸化膜
４を形成し、ゲート酸化膜６を形成した後、周辺回路部
のみを開口させたレジスト層８を形成する。レジスト層
８をマスクとして、フッ酸系のエッチング液を用いたウ
エットエッチングにより周辺回路部の活性領域のゲート
酸化膜を除去するとともに、同領域のフィールド酸化膜
４の膜厚が微細化に適した膜厚なるまでエッチングを続
ける。レジスト層８を除去した後、酸化により周辺回路
部の活性領域にゲート酸化膜６ａを形成する。このとき
高耐圧回路部に残っていたゲート酸化膜６は６ｂとして
示されるようにその膜厚が厚くなる。
Description
【０００１】
【発明の属する技術分野】本発明は素子分離領域にフィ
ールド酸化膜をもつＭＯＳ型半導体装置とその製造方法
に関するものである。
ールド酸化膜をもつＭＯＳ型半導体装置とその製造方法
に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の微細化のために
は、素子間領域、すなわち素子分離の幅の縮小は重要な
課題の１つである。素子分離としては従来からＬＯＣＯ
Ｓ（選択酸化）技術を用いたフィールド酸化膜が用いら
れている。フィールド酸化膜の問題は、バーズビークと
称される酸化膜の伸びであり、ＬＯＣＯＳ技術では、改
良ＬＯＣＯＳ法としてバーズビークの伸びを抑える方向
の努力がなされている。他の素子分離技術としては、基
板に深い溝を掘り、その溝を絶縁物で埋め込むトレンチ
法も知られている。
は、素子間領域、すなわち素子分離の幅の縮小は重要な
課題の１つである。素子分離としては従来からＬＯＣＯ
Ｓ（選択酸化）技術を用いたフィールド酸化膜が用いら
れている。フィールド酸化膜の問題は、バーズビークと
称される酸化膜の伸びであり、ＬＯＣＯＳ技術では、改
良ＬＯＣＯＳ法としてバーズビークの伸びを抑える方向
の努力がなされている。他の素子分離技術としては、基
板に深い溝を掘り、その溝を絶縁物で埋め込むトレンチ
法も知られている。
【０００３】しかし、改良ＬＯＣＯＳ法もトレンチ法
も、いずれも工程が複雑であり、しかもバーズビークや
トレンチ溝の角部などに残留欠陥によるリーク電流が発
生する問題を抱えている。ＬＯＣＯＳ技術によるフィー
ルド酸化膜を使う場合は、フィールド酸化膜はできるだ
け薄くしてバーズビークの伸びを最小限に抑える必要が
ある。
も、いずれも工程が複雑であり、しかもバーズビークや
トレンチ溝の角部などに残留欠陥によるリーク電流が発
生する問題を抱えている。ＬＯＣＯＳ技術によるフィー
ルド酸化膜を使う場合は、フィールド酸化膜はできるだ
け薄くしてバーズビークの伸びを最小限に抑える必要が
ある。
【０００４】一方、電気的にデータ書込みが可能なＥＰ
ＲＯＭやＥＥＰＲＯＭなどのメモリ装置では、高い書込
み電圧を必要とし、その書込み電圧に対して寄生ＭＯＳ
トランジスタがオンしないように、すなわちチャネル反
転しないように、デバイス設計を行なう必要がある。寄
生ＭＯＳトランジスタがオンしないようにするには、チ
ャネルストッパに導入されるボロンなどの不純物の濃度
を上げて寄生ＭＯＳトランジスタのしきい値電圧を上げ
る方法がある。しかし、その方法ではチャネルストッパ
とメモリのソース・ドレインとの接合耐圧の低下を招く
ため、不純物濃度を高めるには上限がある。そこで、フ
ィールド酸化膜の膜厚を厚く設定するのが一般的な手法
である。
ＲＯＭやＥＥＰＲＯＭなどのメモリ装置では、高い書込
み電圧を必要とし、その書込み電圧に対して寄生ＭＯＳ
トランジスタがオンしないように、すなわちチャネル反
転しないように、デバイス設計を行なう必要がある。寄
生ＭＯＳトランジスタがオンしないようにするには、チ
ャネルストッパに導入されるボロンなどの不純物の濃度
を上げて寄生ＭＯＳトランジスタのしきい値電圧を上げ
る方法がある。しかし、その方法ではチャネルストッパ
とメモリのソース・ドレインとの接合耐圧の低下を招く
ため、不純物濃度を高めるには上限がある。そこで、フ
ィールド酸化膜の膜厚を厚く設定するのが一般的な手法
である。
【０００５】このように、フィールド酸化膜の膜厚は、
バーズビークの伸びを抑えるためには薄い方が好都合で
あるのに対し、寄生ＭＯＳトランジスタがオンするのを
防ぐためには厚い方が好都合であるという相反する要請
がある。そこで、例えばメモリ素子と周辺回路とを同一
半導体チップに形成した半導体装置で、メモリの高耐圧
回路に合わせてフィールド酸化膜の膜厚を全て厚く設定
した場合には、周辺回路での素子分離領域の面積が必要
以上に大きくなってしまうという不都合が生じる。特
に、マイクロコンピュータチップのようにチップ内での
周辺回路領域の占有率の大きい製品では深刻な問題とな
っている。
バーズビークの伸びを抑えるためには薄い方が好都合で
あるのに対し、寄生ＭＯＳトランジスタがオンするのを
防ぐためには厚い方が好都合であるという相反する要請
がある。そこで、例えばメモリ素子と周辺回路とを同一
半導体チップに形成した半導体装置で、メモリの高耐圧
回路に合わせてフィールド酸化膜の膜厚を全て厚く設定
した場合には、周辺回路での素子分離領域の面積が必要
以上に大きくなってしまうという不都合が生じる。特
に、マイクロコンピュータチップのようにチップ内での
周辺回路領域の占有率の大きい製品では深刻な問題とな
っている。
【０００６】また例えば、基幹のロジックプロセスにメ
モリ形成工程を追加して、尚かつ基幹ロジックデバイス
の電気的特性を変えないような方式、いわゆるオンチッ
プ方式で半導体装置を製造する場合、基幹ロジックプロ
セスの微細化がメモリプロセスによって制限を受けるこ
とになる。
モリ形成工程を追加して、尚かつ基幹ロジックデバイス
の電気的特性を変えないような方式、いわゆるオンチッ
プ方式で半導体装置を製造する場合、基幹ロジックプロ
セスの微細化がメモリプロセスによって制限を受けるこ
とになる。
【０００７】そこで、１つのチップ内に形成するフィー
ルド酸化膜の膜厚を２種類に異ならせる方法が提案され
ている。その第１の方法は、フィールド酸化膜を厚く形
成したい領域にポリシリコンなどの半導体膜を残してお
き、基板と一緒に酸化することによりその部分のフィー
ルド酸化膜の膜厚を厚くする方法（特公平２−５２８６
４号公報（文献１）参照）。第２の方法は、フィールド
酸化膜を厚くしたい素子分離領域の耐酸化マスクである
シリコン窒化膜を除去して基板を酸化し、次にその領域
以外の素子分離領域のシリコン窒化膜を除去し、再度酸
化することにより膜厚の異なるフィールド酸化膜を形成
する（特開平４−１１１４６５号公報（文献２）参
照）。
ルド酸化膜の膜厚を２種類に異ならせる方法が提案され
ている。その第１の方法は、フィールド酸化膜を厚く形
成したい領域にポリシリコンなどの半導体膜を残してお
き、基板と一緒に酸化することによりその部分のフィー
ルド酸化膜の膜厚を厚くする方法（特公平２−５２８６
４号公報（文献１）参照）。第２の方法は、フィールド
酸化膜を厚くしたい素子分離領域の耐酸化マスクである
シリコン窒化膜を除去して基板を酸化し、次にその領域
以外の素子分離領域のシリコン窒化膜を除去し、再度酸
化することにより膜厚の異なるフィールド酸化膜を形成
する（特開平４−１１１４６５号公報（文献２）参
照）。
【０００８】
【発明が解決しようとする課題】膜厚の異なるフィール
ド酸化膜を形成する上記文献１，２の方法は、いずれも
素子分離領域単位の微細パターンを必要とする写真製版
工程を含んでいる。本発明は微細なパターン工程を追加
することなく、膜厚の異なる２種類のフィールド酸化膜
を形成し、同時に膜厚の異なるゲート酸化膜も形成する
方法と、そのようにして製造される半導体装置を提供す
ることを目的とするものである。
ド酸化膜を形成する上記文献１，２の方法は、いずれも
素子分離領域単位の微細パターンを必要とする写真製版
工程を含んでいる。本発明は微細なパターン工程を追加
することなく、膜厚の異なる２種類のフィールド酸化膜
を形成し、同時に膜厚の異なるゲート酸化膜も形成する
方法と、そのようにして製造される半導体装置を提供す
ることを目的とするものである。
【０００９】
【課題を解決するための手段】本発明の半導体装置で
は、同一半導体基板に膜厚の異なる２種類のフィールド
酸化膜を有し、かつ膜厚の厚いフィールド酸化膜で分離
された活性領域に形成されたＭＯＳトランジスタのゲー
ト酸化膜は膜厚の薄いフィールド酸化膜で分離された活
性領域に形成されたＭＯＳトランジスタのゲート酸化膜
よりも厚く設定されている。
は、同一半導体基板に膜厚の異なる２種類のフィールド
酸化膜を有し、かつ膜厚の厚いフィールド酸化膜で分離
された活性領域に形成されたＭＯＳトランジスタのゲー
ト酸化膜は膜厚の薄いフィールド酸化膜で分離された活
性領域に形成されたＭＯＳトランジスタのゲート酸化膜
よりも厚く設定されている。
【００１０】そのような半導体装置を製造する本発明の
製造方法は、次の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）半導体基板上に第１シリコン酸化膜及びシリコン
窒化膜を順次形成し、素子分離領域の前記シリコン窒化
膜を選択的に除去する工程、（Ｂ）残ったシリコン窒化
膜をマスクとして半導体基板を酸化してフィールド酸化
膜を形成した後、そのシリコン窒化膜及び第１シリコン
酸化膜を除去する工程、（Ｃ）半導体基板の露出した活
性領域にゲート酸化膜を形成する工程、（Ｄ）膜厚の薄
いフィールド酸化膜を形成する周辺回路領域に開口をも
つパターンのレジスト層を形成し、それをマスクとして
酸化膜エッチングを行なうことにより、周辺回路領域の
フィールド酸化膜の膜厚を所望の膜厚に調整する工程。
製造方法は、次の工程（Ａ）から（Ｄ）を含んでいる。
（Ａ）半導体基板上に第１シリコン酸化膜及びシリコン
窒化膜を順次形成し、素子分離領域の前記シリコン窒化
膜を選択的に除去する工程、（Ｂ）残ったシリコン窒化
膜をマスクとして半導体基板を酸化してフィールド酸化
膜を形成した後、そのシリコン窒化膜及び第１シリコン
酸化膜を除去する工程、（Ｃ）半導体基板の露出した活
性領域にゲート酸化膜を形成する工程、（Ｄ）膜厚の薄
いフィールド酸化膜を形成する周辺回路領域に開口をも
つパターンのレジスト層を形成し、それをマスクとして
酸化膜エッチングを行なうことにより、周辺回路領域の
フィールド酸化膜の膜厚を所望の膜厚に調整する工程。
【００１１】フィールド酸化膜の膜厚を調整する工程
（Ｄ）では、周辺回路領域のゲート酸化膜を完全に除去
し、レジストを除去した後に再び酸化を施すことによ
り、周辺回路領域にゲート酸化膜を形成するとともに、
周辺回路領域以外の領域のゲート酸化膜を周辺回路領域
のゲート酸化膜よりも厚くする工程をさらに含んでいる
ことが好ましい。
（Ｄ）では、周辺回路領域のゲート酸化膜を完全に除去
し、レジストを除去した後に再び酸化を施すことによ
り、周辺回路領域にゲート酸化膜を形成するとともに、
周辺回路領域以外の領域のゲート酸化膜を周辺回路領域
のゲート酸化膜よりも厚くする工程をさらに含んでいる
ことが好ましい。
【００１２】
【実施例】図１は製造方法の一実施例を表わすととも
に、図１（Ｆ）はそのような工程で得られた半導体装置
の実施例の要部を表わす。図１において、左側部分は電
気的に書込み可能なＥＰＲＯＭの書込み回路のような高
耐圧回路部の主要部を表わしたものであり、右側部分は
高耐圧を必要としない周辺回路部の主要部を表わしたも
のである。高耐圧回路部にはメモリ素子も形成される
が、素子自体には特徴はないので、図示を省略してい
る。
に、図１（Ｆ）はそのような工程で得られた半導体装置
の実施例の要部を表わす。図１において、左側部分は電
気的に書込み可能なＥＰＲＯＭの書込み回路のような高
耐圧回路部の主要部を表わしたものであり、右側部分は
高耐圧を必要としない周辺回路部の主要部を表わしたも
のである。高耐圧回路部にはメモリ素子も形成される
が、素子自体には特徴はないので、図示を省略してい
る。
【００１３】（Ａ）シリコン基板２上に既知のＬＯＣＯ
Ｓ技術により、第１の第シリコン酸化膜及びシリコン窒
化膜を順次形成し、素子分離領域のシリコン窒化膜を選
択的に除去した後、残ったシリコン窒化膜をマスクとし
てシリコン基板２を酸化してフィールド酸化膜４を形成
した後、そのシリコン窒化膜及び第１シリコン酸化膜を
除去する。フィールド酸化膜４の膜厚は、高耐圧回路部
の寄生ＭＯＳトランジスタがオンしない特性を満足させ
るような膜厚、例えば６０００Å以上に形成する。
Ｓ技術により、第１の第シリコン酸化膜及びシリコン窒
化膜を順次形成し、素子分離領域のシリコン窒化膜を選
択的に除去した後、残ったシリコン窒化膜をマスクとし
てシリコン基板２を酸化してフィールド酸化膜４を形成
した後、そのシリコン窒化膜及び第１シリコン酸化膜を
除去する。フィールド酸化膜４の膜厚は、高耐圧回路部
の寄生ＭＯＳトランジスタがオンしない特性を満足させ
るような膜厚、例えば６０００Å以上に形成する。
【００１４】（Ｂ）フィールド酸化膜４により分離され
て露出している活性領域上に、例えば８５０〜９２０℃
でのウエット酸化又はドライ酸化により、ゲート酸化膜
６を１００〜２００Åの厚さに形成する。
て露出している活性領域上に、例えば８５０〜９２０℃
でのウエット酸化又はドライ酸化により、ゲート酸化膜
６を１００〜２００Åの厚さに形成する。
【００１５】（Ｃ）写真製版により、周辺回路部のみを
開口させたレジスト層８を形成する。このレジスト層８
は素子分離領域ごとに又は活性領域ごとにパターン化す
るものではないため、微細なパターン化を必要としな
い。
開口させたレジスト層８を形成する。このレジスト層８
は素子分離領域ごとに又は活性領域ごとにパターン化す
るものではないため、微細なパターン化を必要としな
い。
【００１６】（Ｄ）そのレジスト層８をマスクとして、
フッ酸系のエッチング液を用いたウエットエッチングに
より周辺回路部の活性領域のゲート酸化膜を除去すると
ともに、同領域のフィールド酸化膜４の膜厚を微細化に
適した膜厚、例えば３０００〜４５００Åになるまでエ
ッチングを続ける。４ａはそのように膜厚が調整された
フィールド酸化膜を表わしている。
フッ酸系のエッチング液を用いたウエットエッチングに
より周辺回路部の活性領域のゲート酸化膜を除去すると
ともに、同領域のフィールド酸化膜４の膜厚を微細化に
適した膜厚、例えば３０００〜４５００Åになるまでエ
ッチングを続ける。４ａはそのように膜厚が調整された
フィールド酸化膜を表わしている。
【００１７】（Ｅ）レジスト層８を除去した後、例えば
８５０〜９２０℃でのウエット酸化又はドライ酸化によ
り、周辺回路部の活性領域にゲート酸化膜６ａを例えば
１００〜１５０Åの厚さに形成する。このとき高耐圧回
路部に残っていたゲート酸化膜６はその膜厚が厚くな
る。６ｂはそのように膜厚が厚くなったゲート酸化膜を
表わしている。
８５０〜９２０℃でのウエット酸化又はドライ酸化によ
り、周辺回路部の活性領域にゲート酸化膜６ａを例えば
１００〜１５０Åの厚さに形成する。このとき高耐圧回
路部に残っていたゲート酸化膜６はその膜厚が厚くな
る。６ｂはそのように膜厚が厚くなったゲート酸化膜を
表わしている。
【００１８】（Ｆ）その後、ゲート電極となるポリシリ
コン膜を例えば３５００Åの厚さに堆積し、リンなどの
不純物を導入した後、写真製版とエッチングによりその
ポリシリコン膜をパターン化してゲート電極８を形成す
る。高耐圧回路部でも周辺回路部でも、活性領域にはゲ
ート電極８をマスクにして不純物を導入し、ソース・ド
レイン１０を形成し、高耐圧回路用ＭＯＳトランジスタ
と周辺回路用ＭＯＳトランジスタを形成する。
コン膜を例えば３５００Åの厚さに堆積し、リンなどの
不純物を導入した後、写真製版とエッチングによりその
ポリシリコン膜をパターン化してゲート電極８を形成す
る。高耐圧回路部でも周辺回路部でも、活性領域にはゲ
ート電極８をマスクにして不純物を導入し、ソース・ド
レイン１０を形成し、高耐圧回路用ＭＯＳトランジスタ
と周辺回路用ＭＯＳトランジスタを形成する。
【００１９】周辺回路用ＭＯＳトランジスタは薄いフィ
ールド酸化膜４ａと薄いゲート酸化膜６ａを有し、一方
高耐圧回路用ＭＯＳトランジスタは厚いフィールド酸化
膜４と厚いゲート酸化膜６ｂを有する構造となってい
る。各ＭＯＳトランジスタのしきい値を制御するための
不純物導入は、第１のゲート酸化膜６形成の前もしくは
後、又は第２のゲート酸化膜６ａ形成後のしずれの時点
で行なってもよい。ソース・ドレイン１０は図ではＬＤ
Ｄ（Lightly Doped Drain）構造であるが、これに限っ
たものではない。
ールド酸化膜４ａと薄いゲート酸化膜６ａを有し、一方
高耐圧回路用ＭＯＳトランジスタは厚いフィールド酸化
膜４と厚いゲート酸化膜６ｂを有する構造となってい
る。各ＭＯＳトランジスタのしきい値を制御するための
不純物導入は、第１のゲート酸化膜６形成の前もしくは
後、又は第２のゲート酸化膜６ａ形成後のしずれの時点
で行なってもよい。ソース・ドレイン１０は図ではＬＤ
Ｄ（Lightly Doped Drain）構造であるが、これに限っ
たものではない。
【００２０】
【発明の効果】本発明の半導体装置は、膜厚の異なる２
種類のフィールド酸化膜を有し、かつ膜厚の厚いフィー
ルド酸化膜で分離された活性領域に形成されたＭＯＳト
ランジスタのゲート酸化膜は膜厚の薄いフィールド酸化
膜で分離された活性領域に形成されたＭＯＳトランジス
タのゲート酸化膜よりも厚く設定されているので、周辺
回路部の微細化を妨げることなく、メモリの高耐圧回路
領域は十分高耐圧動作に耐えうる寄生ＭＯＳトランジス
タ特性が得られる。また、オンチップ方式でマイクロコ
ンピュータなどを設計する場合、メモリのオプション工
程を追加しても基幹ロジック素子の電気的特性やトポロ
ジカルな（平面的なレイアウトに関する）ルールは影響
を受けないので、スタンダードセルによる設計が可能に
なり、設計期間を短縮することができる。本発明の製造
方法によれば、既知の方法により厚めのフィールド酸化
膜を形成した後、膜厚の薄いフィールド酸化膜を形成す
る周辺回路領域に開口をもつパターンのレジスト層を形
成し、それをマスクとして酸化膜エッチングを行なうこ
とにより、周辺回路領域のフィールド酸化膜の膜厚を所
望の膜厚に調整するようにしたので、微細パターンを必
要としない１回の写真製版と、１回のエッチング工程の
追加により容易に膜厚の異なる２種類のフィールド酸化
膜を形成することができる。また、高耐圧回路部のＭＯ
Ｓトランジスタのゲート酸化膜の膜厚を周辺回路部のＭ
ＯＳトランジスタのゲート酸化膜の膜厚よりも厚く設定
する必要のあるプロセスでは、単にエッチング時間を調
整するだけで２種類のゲート酸化膜厚と２種類のフィー
ルド酸化膜厚を同時に調整することができる。
種類のフィールド酸化膜を有し、かつ膜厚の厚いフィー
ルド酸化膜で分離された活性領域に形成されたＭＯＳト
ランジスタのゲート酸化膜は膜厚の薄いフィールド酸化
膜で分離された活性領域に形成されたＭＯＳトランジス
タのゲート酸化膜よりも厚く設定されているので、周辺
回路部の微細化を妨げることなく、メモリの高耐圧回路
領域は十分高耐圧動作に耐えうる寄生ＭＯＳトランジス
タ特性が得られる。また、オンチップ方式でマイクロコ
ンピュータなどを設計する場合、メモリのオプション工
程を追加しても基幹ロジック素子の電気的特性やトポロ
ジカルな（平面的なレイアウトに関する）ルールは影響
を受けないので、スタンダードセルによる設計が可能に
なり、設計期間を短縮することができる。本発明の製造
方法によれば、既知の方法により厚めのフィールド酸化
膜を形成した後、膜厚の薄いフィールド酸化膜を形成す
る周辺回路領域に開口をもつパターンのレジスト層を形
成し、それをマスクとして酸化膜エッチングを行なうこ
とにより、周辺回路領域のフィールド酸化膜の膜厚を所
望の膜厚に調整するようにしたので、微細パターンを必
要としない１回の写真製版と、１回のエッチング工程の
追加により容易に膜厚の異なる２種類のフィールド酸化
膜を形成することができる。また、高耐圧回路部のＭＯ
Ｓトランジスタのゲート酸化膜の膜厚を周辺回路部のＭ
ＯＳトランジスタのゲート酸化膜の膜厚よりも厚く設定
する必要のあるプロセスでは、単にエッチング時間を調
整するだけで２種類のゲート酸化膜厚と２種類のフィー
ルド酸化膜厚を同時に調整することができる。
【図１】一実施例を示す工程断面図である。
２ シリコン基板 ４ 膜厚の厚いフィールド酸化膜 ４ａ 膜厚の薄いフィールド酸化膜 ６ａ 薄いゲート酸化膜 ６ｂ 厚いゲート酸化膜 ８ ゲート電極 １０ ソース・ドレイン
Claims (3)
- 【請求項１】 同一半導体基板に膜厚の異なる２種類の
フィールド酸化膜を有し、かつ膜厚の厚いフィールド酸
化膜で分離された活性領域に形成されたＭＯＳトランジ
スタのゲート酸化膜は膜厚の薄いフィールド酸化膜で分
離された活性領域に形成されたＭＯＳトランジスタのゲ
ート酸化膜よりも厚く設定されていることを特徴とする
半導体装置。 - 【請求項２】 以下の工程（Ａ）から（Ｄ）を含む半導
体装置の製造方法。（Ａ）半導体基板上に第１シリコン
酸化膜及びシリコン窒化膜を順次形成し、素子分離領域
の前記シリコン窒化膜を選択的に除去する工程、（Ｂ）
残った前記シリコン窒化膜をマスクとして半導体基板を
酸化してフィールド酸化膜を形成した後、そのシリコン
窒化膜及び第１シリコン酸化膜を除去する工程、（Ｃ）
半導体基板の露出した活性領域にゲート酸化膜を形成す
る工程、（Ｄ）膜厚の薄いフィールド酸化膜を形成する
周辺回路領域に開口をもつパターンのレジスト層を形成
し、それをマスクとして酸化膜エッチングを行なうこと
により、周辺回路領域のフィールド酸化膜の膜厚を所望
の膜厚に調整する工程。 - 【請求項３】 フィールド酸化膜の膜厚を調整する工程
（Ｄ）では、周辺回路領域のゲート酸化膜を完全に除去
し、レジストを除去した後に再び酸化を施すことによ
り、周辺回路領域にゲート酸化膜を形成するとともに、
周辺回路領域以外の領域のゲート酸化膜を周辺回路領域
のゲート酸化膜よりも厚くする工程をさらに含んでいる
請求項２に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206561A JPH0936243A (ja) | 1995-07-19 | 1995-07-19 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7206561A JPH0936243A (ja) | 1995-07-19 | 1995-07-19 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936243A true JPH0936243A (ja) | 1997-02-07 |
Family
ID=16525438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7206561A Pending JPH0936243A (ja) | 1995-07-19 | 1995-07-19 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936243A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999036965A1 (en) * | 1998-01-13 | 1999-07-22 | Lsi Logic Corporation | A high voltage transistor having a field oxide gate region |
| EP0978873A1 (en) * | 1998-08-06 | 2000-02-09 | Siemens Aktiengesellschaft | Semiconductor structures and manufacturing methods |
| US6380020B1 (en) | 1999-06-08 | 2002-04-30 | Nec Corporation | Method for fabricating a semiconductor device having a device isolation insulating film |
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-
1995
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