KR100451320B1 - 반도체소자의 듀얼 게이트 형성방법 - Google Patents

반도체소자의 듀얼 게이트 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 제조시에 코아 영역에 질소이온을 주입하여 코아 영역의 기판 표면을 질화처리한 다음, 고전압 소자 형성영역과 코아 영역 전체에 고전압용 게이트 산화막을 형성하게 되는 바, 상기 코아 영역에는 주입된 질소이온에 의해 고전압용 게이트 산화막이 거의 형성되지 않게 하여 코아 영역 하부에 형성된 필드 산화막의 손실을 최소화 할 수 있게 되어 소자의 전기적 특성을 높일 수 있도록 한 반도체소자의 듀얼 게이트 형성방법에 관한 것으로, 고전압 소자 형성 영역과 코아 영역을 갖는 반도체 기판의 코아 영역에 질소이온을 주입하여 코아 영역 표면을 질화처리하는 단계와; 상기 반도체기판 전면에 고전압용 게이트 산화막을 성장시키는 단계와; 상기 코아 영역에 형성된 고전압용 게이트 산화막을 제거하는 단계와; 상기 고전압용 게이트 산화막이 제거된 결과물 전체에 세정공정을 진행하는 단계와; 상기 세정공정을 진행한 결과물 전체에 코아용 게이트 산화막을 성장시키는 단계를 포함한다.

Description

반도체소자의 듀얼 게이트 형성방법{Method for fabricating dual gate of semiconductor device}
본 발명은 반도체 소자의 제조에 관한 것으로, 구체적으로 반도체 소자의 제조시에 코아 영역에 질소이온을 주입하여 코아 영역의 기판 표면을 질화처리한 다음, 고전압 소자 형성영역과 코아 영역 전체에 고전압용 게이트 산화막을 형성하게 되는 바, 상기 코아 영역에는 주입된 질소이온에 의해 고전압용 게이트 산화막이 거의 형성되지 않게 하여 코아 영역 하부에 형성된 필드 산화막의 손실을 최소화 할 수 있게 되어 소자의 전기적 특성을 높일 수 있도록 한 반도체소자의 듀얼 게이트 형성방법에 관한 것이다.
종래에는 LDI(LCD Driver IC) 제품과 같은 전력소자(power device) 제품들은 소자 구동시 로직 회로(LOGIC circuit) 구동을 위한 로우 전압(Low Voltage:이하, LV라 한다) 동작과 LCD 구동을 위한 하이 전압(High Voltage:이하, HV라 한다) 동작을 모두 필요로 하므로 게이트 산화막을 듀얼 게이트 구조로 가져가야 할 뿐 아니라 미세 선폭의 추세에 따라 TI(Trench Isolation) 공정의 채용이 불가피한 상태이다.
하지만 TI 공정 결과 형성된 STI 구조에 듀얼 게이트 산화막 제조 공정을 그대로 적용하면 HV용 듀얼 게이트 산화막을 형성할 때 LV 영역의 STI 리세스(recess)가 과도하게 발생하여 소자 특성에 치명적인 손상이 가해지게 된다.
이는 STI 구조의 갭 필(gap fill)에 사용되는 막질은 USG나 HDP와 같은 CVD 산화막인 반면 게이트 산화막으로는 열산화막(thermal oxide) 재질의 막질이 사용되므로, 열산화막으로 듀얼 산화막을 형성할 때 열산화막과 CVD 산화막 간의 습식식각률(wet etch rate) 차이에 의해 액티브영역과 필드영역의 경계면에서 심하게 덴트(dent)가 발생되기 때문이다.
이하, 상기와 같은 종래 기술에 의한 반도체소자의 듀얼 게이트 형성공정 중 게이트 산화막 형성 시에 나타나는 문제점을 더욱 상세히 설명하기로 한다.
종래 기술에서는 고 전압용 소자의 게이트 산화막 두께는 매우 두껍게 형성하는데 반하여 코아 로직 소자의 게이트 산화막 두께는 아주 얇게 형성하게 된다.
이와 같은 종래 기술의 게이트 산화막 형성 방법을 적용하면 초기에 고 전압용 소자의 게이트 산화막 두께에 맞춰 성장시킨 산화막의 두께가 코아 로직 소자의 산화막 두께로는 너무 두꺼워 코아 로직 소자의 산화막 식각시 하부 필드 산화막의 로스가 심하여 코아 로직 소자의 게이트 산화막 특성이 열화된다.
예를 들어, 종래 기술에서 800Å과 50Å의 두께를 가진 듀얼 게이트 산화막을 제조할 경우에 고 전압용 소자의 게이트 산화막의 두께에 맞춰 780Å정도의 산화막을 웨이퍼의 전면에 성장시킨 후 마스크와 습식각을 통하여 코아 로직 소자가 형성될 영역 즉, 50Å이 성장할 부위의 780Å 정도의 산화막을 제거한 다음, 마스크를 제거한다. 이때, 상기 코아 로직 소자가 형성될 영역에 형성된 780Å 정도의 산화막을 습식각 할 때 최하 1000Å 이상의 습식각이 필요하므로 하부 필드 산화막의 로스가 매우 크며, 이에 따라 필드 산화막을 포함하는 게이트 산화막의 특성이 저하된다.
이어서, 상기 결과물 전면에 코아 로직 소자의 게이트 산화막의 두께에 맞게 50Å 정도의 산화막을 다시 성장시켜 고 전압용 소자와 코아 로직 소자의 게이트 산화막 최종 두께가 각각 800Å과 50Å이 되게 한다.
즉, 상기 종래 기술에 의한 반도체소자의 듀얼 게이트 형성방법에 따르면,게이트 산화막을 듀얼 게이트 구조로 형성하는 것이 필요할 경우에는 미세 선폭의 추세에 따라 TI(Trench Isolation) 공정의 채용이 불가피한 상태이므로 TI 공정 결과 형성된 STI 구조에 듀얼 게이트 산화막 제조 공정을 그대로 적용하였으며, 이로 인하여, 고 전압용 듀얼 게이트 산화막을 형성할 때 저 전압용 즉, 코아 영역의 STI 리세스(recess)가 과도하게 발생하여 소자 격리층인 필드 산화막의 로스가 심하게 발생되며, 상기 필드 산화막의 로스는 필드 산화막을 포함하는 게이트 산화막의 열화를 가져와 소자의 특성 및 신뢰성이 저하되는 문제점이 발생되었다.
본 발명은 상기와 같이 종래 기술로 인해 발생된 문제점을 해결하기 위하여, 반도체소자의 듀얼 게이트 형성 공정 시, 코아 영역에 질소이온을 주입하여 코아 영역의 기판 표면을 질화처리한 다음, 고전압 소자 형성영역과 코아 영역 전체에 고전압용 게이트 산화막을 형성하게 되는 바, 상기 코아 영역에는 주입된 질소이온에 의해 고전압용 게이트 산화막이 거의 형성되지 않게 함으로써, 추후 식각 공정 시, 코아 영역 하부의 필드 산화막에 대한 손실을 최소화 할 수 있게 되어, 소자의 전기적 특성을 높일 수 있도록 한 반도체소자의 듀얼 게이트 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체소자의 듀얼 게이트 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
-도면의 주요 부분에 대한 부호의 설명-
100 : 반도체 기판 110 : 소자 격리층
120 : 제 1 감광막 패턴 130 : 질소 이온
140 : 고전압용 게이트 산화막 150 : 제 2 감광막 패턴
160 : 코아용 게이트 산화막
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 듀얼 게이트형성방법은 고전압 소자 형성 영역과 코아 영역을 갖는 반도체 기판의 코아 영역에 질소이온을 주입하여 코아 영역 표면을 질화처리하는 단계와; 상기 반도체기판 전면에 고전압용 게이트 산화막을 성장시키는 단계와; 상기 코아 영역에 형성된 고전압용 게이트 산화막을 제거하는 단계와; 상기 고전압용 게이트 산화막이 제거된 결과물 전체에 세정공정을 진행하는 단계와; 상기 세정공정을 진행한 결과물 전체에 코아용 게이트 산화막을 성장시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법을 제공한다.
즉, 상기 본 발명에 의한 반도체소자의 듀얼 게이트 형성방법에 의하면, 상기 고전압 소자 형성 영역과 코아 영역을 갖는 반도체 기판 상에 고전압용 게이트 산화막을 성장시키기 전에, 미리 코아 영역에 질소이온을 주입하여 코아 영역의 기판 표면을 질화처리함으로써, 상기 고전압용 게이트 산화막 성장 공정 시, 질화처리된 코아 영역 기판 상부에는 산화막이 성장되는 것이 억제되어 고전압용 게이트 산화막이 거의 성장되지 않게 되며, 이로 인하여 추후, 코아 영역에 형성된 고전압용 게이트 산화막 제거 시, 코아 영역 하부의 필드 산화막에 대한 손실을 최소화 할 수 있게 되는 것이다.
상기 본 발명에 의한 반도체소자의 듀얼 게이트 형성방법에 있어서, 상기 질소이온을 주입하여 코아 영역 표면을 질화처리하는 단계는 1E14 ~ 5E15 정도의 질소 이온을 5KeV~ 30KeV의 에너지로 주입하여 코아 영역의 기판 표면을 질화처리하게 된다. 이에 따라, 추후, 고전압 소자 형성 영역과 코아 영역을 갖는 반도체 기판 상에 고전압용 게이트 산화막 성장 시에 코아 영역 상부에는 기판 표면에 주입된 질소이온에 의해 고전압용 게이트 산화막이 성장되는 것이 억제되는 바, 코아 영역 상부의 고전압용 게이트 산화막 식각 공정 시에 하부에 형성된 필드 산화막에 대한 손실을 최소화 할 수 있게 된다.
또한, 상기 본 발명에 의한 반도체소자의 듀얼 게이트 형성방법에 있어서, 상기 고전압용 게이트 산화막을 형성하는 단계는 750 ~ 850℃의 온도에서 습식산화를 진행하여 열산화막을 성장시킨 다음, 900 ~ 950℃의 온도에서 20 ~ 60분 동안 N2어닐 공정을 진행하여 이루어지게 된다. 이에 따라, 상기 고전압용 게이트 산화막의 특성을 향상시킬 수 있게 되는 것이다.
또한, 상기 본 발명에 의한 반도체소자의 듀얼 게이트 형성방법에 있어서, 상기 코아용 게이트 산화막을 형성하는 단계는 650 ~ 750℃의 온도에서 습식산화를 진행하여 열산화막을 성장시킨 다음, 800 ~ 900℃의 온도에서 20 ~ 60분 동안 NO와 N2를 혼합한 혼합가스 분위기 내에서 어닐을 진행하여 이루어지게 된다. 이에 따라, 상기 코아용 게이트 산화막의 특성을 향상시킬 수 있게 되는 것이다.
이하, 첨부한 도면을 참고로, 본 발명에 의한 반도체소자의 듀얼 게이트 형성방법의 일 실시예에 대해 상세히 설명하고자 한다. 다만, 본 발명의 권리 범위가 이에 한하여 정해지는 것은 아니며, 하나의 예시로 제시된 것이다.
도 1a 내지 도 1e는 본 발명에 의한 반도체소자의 듀얼 게이트 형성방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
상기 본 발명에 의한 제조방법에 따르면, 우선, 도 1a에 도시된 바와 같이, 반도체 기판(100) 상에 활성 영역을 가리도록 마스킹 처리를 한 다음, 노출된 반도체기판(100)을 일정 깊이 식각하여 트렌치(미도시함)를 형성하게 된다.
이어서, 상기 트렌치(미도시함)가 형성된 결과물 상에 트렌치를 매립하는 절연 물질을 증착하고 CMP 공정등으로 평탄화하여 고전압 소자 형성 영역과 코아 영역을 구분하는 소자 격리층(110)을 형성하게 된다.
상기 소자 격리층(110) 형성 공정을 진행하고 나서, 도 1b에 도시된 바와 같이, 로직 코아용 소자가 형성될 부분 즉, 코아 영역이 오픈되도록 고전압용 소자 형성영역 상부에 제 1 감광막 패턴(120)을 형성한 다음, 이를 이온주입 마스크로 질소이온(130)을 주입하여 코아 영역의 기판(100) 표면을 질화처리하게 된다. 이때, 상기 질소 이온(130)은 1E14 ~ 5E15 정도의 도즈량을 5KeV ~ 30KeV의 에너지로 코아 영역의 기판(100)에 주입하게 되며, 이에 따라, 추후, 고전압 소자 형성 영역과 코아 영역을 갖는 반도체 기판(100) 상에 고전압용 게이트 산화막 성장 시에 코아 영역 상부에는 기판(100) 표면에 주입된 질소이온(130)에 의해 고전압용 게이트 산화막이 성장되는 것이 억제되는 바, 코아 영역 상부의 고전압용 게이트 산화막 식각 공정 시에 하부에 형성된 소자 격리층(110) 즉, 필드 산화막에 대한 손실을 최소화 할 수 있게 된다.
그리고, 도 1c에 도시된 바와 같이, 상기 제 1 감광막 패턴(120)을 제거하고 나서, 결과물 전체에 고전압용 게이트 산화막(140)을 형성하게 된다. 이때, 상기 고전압용 게이트 산화막(140)은 750 ~ 850℃의 온도에서 습식산화를 진행하여 열산화막을 성장시킨 다음, 900 ~ 950℃의 온도에서 20 ~ 60분 동안 N2어닐 공정을 진행하여 형성하게 되며, 이에 따라, 상기 고전압용 게이트 산화막(140)의 특성이 향상되게 된다.
한편, 상기 고전압용 게이트 산화막(140) 성장 시에, 코아 영역 상부에는 주입된 질소이온(130)의 도즈량, 즉 주입 조건에 따라 변화되기는 하나, 5E15 정도의 도즈량을 주입할 경우, 약 100Å이하의 두께로 고전압용 게이트 산화막(140)의 성장 두께를 조절할 수 있게 된다.
이어서, 도 1d에 도시된 바와 같이, 상기 고전압용 게이트 산화막(140)이 형성된 고전압 소자 형성 영역을 제 2 감광막 패턴(150)에 의해 차단한 하고, 이를 마스크로 코아 영역에 형성된 고전압용 게이트 산화막(140)을 BOE 또는 HF 용액을 사용하여 습식식각하여 제거하게 된다.
그 후, 도 1e에 도시된 바와 같이, 상기 제 2 감광막(150)을 제거한 다음, 결과물 전체에 세정 공정을 진행하여 이전 공정 시, 발생된 이물질 또는 파티클 등을 제거하게 된다.
계속하여, 상기 세정공정을 진행한 결과물 전체에 코아용 게이트 산화막(160)을 성장시키게 된다. 이때, 상기 코아용 게이트 산화막(160)은 650 ~ 750℃의 온도에서 습식산화를 진행하여 열산화막을 성장시킨 다음, 800 ~ 900℃의 온도에서 20 ~ 60분 동안 NO와 N2를 전체 중 NO 가스가 20% 이하 되게 혼합된 혼합가스 분위기 내에서 어닐을 진행하여 형성하게 되며, 이에 따라, 상기 코아용 게이트 산화막(160)의 특성을 향상시킬 수 있게 된다.
한편, 상기 고전압용 게이트 산화막(140) 상부에도 코아용 게이트 산화막(160)이 약간 성장하게 되어 고전압용 게이트 산화막(140)의 두께를 조금 더 두껍게 형성하게 된다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.
이상에서 설명한 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법을 이용하게 되면, 코아 영역에 미리 형성된 질화산화막에 의해 고전압 용 산화막이 거의 형성되지 않게 되며, 이에 따라, 추후 코아 영역의 고전압용 게이트 산화막 식각 공정 시, 코아 영역 하부의 필드 산화막에 대한 손실을 최소화하여 게이트 산화막의 열화를 막게 되며, 그 결과, 소자의 동작 특성을 향상시키고, 신뢰성을 높이는 효과를 갖는다.

Claims (5)

  1. 고전압 소자 형성 영역과 코아 영역을 갖는 반도체 기판의 코아 영역에 질소이온을 주입하여 코아 영역 표면을 질화처리하는 단계와;
    상기 반도체기판 전면에 고전압용 게이트 산화막을 성장시키는 단계와;
    상기 코아 영역에 형성된 고전압용 게이트 산화막을 제거하는 단계와;
    상기 고전압용 게이트 산화막이 제거된 결과물 전체에 세정공정을 진행하는 단계와;
    상기 세정공정을 진행한 결과물 전체에 코아용 게이트 산화막을 성장시키는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  2. 제 1 항에 있어서, 상기 질소이온을 주입하여 코아 영역 표면을 질화처리하는 단계는 1E14 ~ 5E15 정도의 질소 이온을 5KeV~ 30KeV의 에너지로 기판에 주입하여 코아 영역의 기판 표면을 질화처리하게 됨을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  3. 제 1 항에 있어서, 상기 고전압용 게이트 산화막을 형성하는 단계는 750 ~850℃의 온도에서 습식산화를 진행하여 열산화막을 성장시킨 다음, 900 ~ 950℃의 온도에서 20 ~ 60분 동안 N2어닐 공정을 진행하여 이루어지게 됨을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  4. 제 1 항에 있어서, 상기 코아용 게이트 산화막을 형성하는 단계는 650 ~ 750℃의 온도에서 습식산화를 진행하여 열산화막을 성장시킨 다음, 800 ~ 900℃의 온도에서 20 ~ 60분 동안 NO와 N2를 혼합한 혼합가스 분위기 내에서 어닐을 진행하여 이루어지게 됨을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
  5. 제 4 항에 있어서, 상기 NO와 N2를 혼합하는 비율은 전체 중 NO 가스가 20% 이하로 혼합하게 됨을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100596883B1 (ko) * 2004-12-22 2006-07-05 동부일렉트로닉스 주식회사 반도체 소자의 게이트 산화막 형성 방법
KR101014962B1 (ko) * 2009-08-25 2011-02-15 임공영 알에프아이디를 이용한 제수밸브용 밸브정보 인식 시스템

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936243A (ja) * 1995-07-19 1997-02-07 Ricoh Co Ltd 半導体装置とその製造方法
KR19990002662A (ko) * 1997-06-20 1999-01-15 김영환 반도체 소자의 게이트 산화막 형성 방법
KR19990004657A (ko) * 1997-06-28 1999-01-15 김영환 반도체 소자의 제조방법
KR20000039735A (ko) * 1998-12-15 2000-07-05 김영환 반도체 소자의 게이트 절연막 형성방법
US6235590B1 (en) * 1998-12-18 2001-05-22 Lsi Logic Corporation Fabrication of differential gate oxide thicknesses on a single integrated circuit chip

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936243A (ja) * 1995-07-19 1997-02-07 Ricoh Co Ltd 半導体装置とその製造方法
KR19990002662A (ko) * 1997-06-20 1999-01-15 김영환 반도체 소자의 게이트 산화막 형성 방법
KR19990004657A (ko) * 1997-06-28 1999-01-15 김영환 반도체 소자의 제조방법
KR20000039735A (ko) * 1998-12-15 2000-07-05 김영환 반도체 소자의 게이트 절연막 형성방법
US6235590B1 (en) * 1998-12-18 2001-05-22 Lsi Logic Corporation Fabrication of differential gate oxide thicknesses on a single integrated circuit chip

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