KR20050003758A - 반도체 소자의 얕은 트랜치 소자분리막 형성방법 - Google Patents
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Abstract
본 발명은 얕은 트랜치 소자분리막 코너부의 엣지 모트(Edge Moat)를 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 개시한다. 개시된 본 발명은 반도체 기판상의 미리 정의된 활성영역에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 마스크로 하여 트랜치를 형성하는 단계; 상기 결과물의 전면에 제 1고밀도 플라즈마 산화막을 증착하는 단계; 상기 제 1고밀도 플라즈마 산화막을 소정의 온도로 제 1어닐링하는 단계; 상기 결과물의 전면에 제 2고밀도 플라즈마 산화막을 증착하는 단계; 상기 제 2고밀도 플라즈마 산화막을 상기 제 1어닐링 단계의 온도보다 낮은 소정의 온도로 제 2어닐링하는 단계; 상기 마스크 패턴이 노출되도록 상기 결과물을 화학기계적으로 연마하는 단계; 상기 노출된 마스크 패턴을 식각하여 제거하는 단계; 및 상기 결과물을 세정하여 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것으로, 특히, 얕은 트랜치 소자분리막(Shallow Trench Isolation) 코너부의 엣지 모트(Edge Moat)를 방지하는 얕은 트랜치 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체 메모리와 같은 반도체 소자를 제조할 시 다수의 소자들이 집적되는 활성영역을 전기적으로 서로 절연시키기 위해 소자분리 기술이 사용되고 있다. 최근 반도체 소자의 집적도가 증가하면서 전기적으로 절연성이 우수하며 또한 버즈빅(bird's beak)과 같은 현상으로부터 자유로우면서도 소자분리를 위한 필드영역의 면적을 감소시킬 수 있는 얕은 트랜치 소자분리막이 개발되어 널리 이용되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(10)상에 질화막과, 포토레지스트막(미도시)을 순차적으로 형성한다. 이어, 상기 포토레지스트막(미도시)을 패터닝하여 필드영역을 정의한 후 패터닝된 포토레지스트막을 마스크로 하고 플라즈마를 이용하여 상기 질화막을 건식식각함으로써 마스크 패턴(12)을 형성한다.
그 다음, 상기 마스크 패턴(12)을 마스크로 하고 플라즈마를 이용하여 반도체 기판(10)을 건식식각함으로써 트랜치(14)를 형성한다.
그 다음, 상기 결과물 전면에 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition)에 의한 평탄화용 고밀도 플라즈마 산화막(이하, HDP 산화막이라 함)(16)을 증착하여 상기 트랜치(14)가 HDP 산화막(16)으로 충분히 채워질 수 있도록 한다. 이러한 트랜치 갭필링의 결과로 활성영역과 소자분리영역간의 산화막 단차가 발생된다.
도 1b를 참조하면, 상기 트랜치(14)를 갭필링한 후 화학기계적연마(Chemicalmechanical polishing: 이하, CMP라 함.) 공정에 의해 마스크 패턴(12)이 노출될 때까지 상기 결과물을 연마한다. 도 1b에서 참조부호 16a는 CMP 후의 소자분리막을 나타낸다.
도 1c을 참조하면, 상기 CMP공정 후 마스크 패턴(12)을 제거하고, 각종의 세정 공정을 수행하면, 도 1d에 나타낸 바와 같은, 최종 토폴로지(topology)를 갖는 소자분리막을 얻을 수 있다. 도 1c에서 참조부호 16b는 질화막 제거 후의 소자분리막을 나타내고, 도 1d에서 참조부호 16c는 세정 공정 후의 소자분리막을 나타낸다.
그러나, 종래 기술에 따른 얕은 트랜치 소자분리막에서는 세정 공정시 소자분리막이 손실되어, 도 1d의 A부분에 나타낸 바와 같이, 소자분리막의 코너부에 엣지 모트가 발생된다. 이러한 엣지 모트는 험프(Hump) 및 역협폭효과(INWE: Inverse Narrow Width Effect)와 같은 현상을 유발시켜서 소자의 비정상적인 동작을 초래한다.
따라서, 본 발명의 목적은 상기 문제점을 해결하기 위해 HDP산화막의 증착을 의 2 스텝을 나누어 형성하며, 각 스텝에서 적정한 열처리를 실시하여 트랜치 코너부에 형성된 HDP산화막의 식각률을 열산화막 수준으로 높임으로써, 세정 공정시의 엣지 모트 발생을 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 제공하는 데 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.
*도면의 주요부분에 대한 부호설명
100: 반도체 기판 102: 마스크 패턴
104: 트랜치 106: 제 1HDP 산화막
108: 제 2HDP 산화막
상기 목적을 달성하기 위한 본 발명은, 반도체 기판상의 미리 정의된 활성영역에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 마스크로 하여 트랜치를 형성하는 단계; 상기 결과물의 전면에 제 1고밀도 플라즈마 산화막을 증착하는 단계; 상기 제 1고밀도 플라즈마 산화막을 소정의 온도로 제 1어닐링하는 단계; 상기 결과물의 전면에 제 2고밀도 플라즈마 산화막을 증착하는 단계; 상기 제 2고밀도 플라즈마 산화막을 상기 제 1어닐링 단계의 온도보다 낮은 소정의 온도로 제 2어닐링하는 단계; 상기 마스크 패턴이 노출되도록 상기 결과물을 화학기계적으로 연마하는 단계; 상기 노출된 질화막을 식각하여 제거하는 단계; 및 상기 결과물을 세정하여 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 도 2a 내지 도 2f를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 먼저, 반도체 기판(100)상에 질화막과, 포토레지스트막(미도시)을 순차적으로 형성한다. 이어, 상기 포토레지스트막(미도시)을 패터닝하여 필드영역을 정의한 후 패터닝된 포토레지스트막을 마스크로 하고 플라즈마를 이용하여 상기 질화막을 건식식각함으로써 마스크 패턴(102)을 형성한다.
상기 질화막을 증착할 시 기판의 스트레스를 줄이기 위해 상기 질화막을 증착하기 전에 패드 산화막이 증착될 수 있다.
그 다음, 상기 마스크 패턴(102)을 마스크로 하고 플라즈마를 이용하여 반도체 기판(100)을 건식식각함으로써 트랜치(104)를 형성한다.
도 2b를 참조하면, 상기 결과물 전면에 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition)에 의한 제 1고밀도 플라즈마 산화막(이하, HDP 산화막이라 함)(16)을 소정의 두께로 증착한다. 이 때, 제 1HDP 산화막(16)은 후속 세정공정에서 식각됨으로 인한 소자분리막의 손실을 고려하여 500Å 정도의 두께로 증착되는 것이 바람직하다.
그 다음, 제 1HDP 산화막(106)이 열 산화막(Thermal Oxide) 수준의 식각률을 갖도록 제 1HDP 산화막(106)을 소정의 온도로 제 1어닐링한다. 이 때, 제 1어닐링 공정은 1200℃에서 30분정도 실시되는 것이 바람직하다. 이 경우 후속 식각공정에서 99HF을 사용하면 분당 29Å의 식각률을 얻을 수 있고, 19HF를 사용하면 분당 175Å의 식각률을 얻을 수 있다.
상기 제 1어닐링 처리의 목적은 제 1HDP 산화막(106)의 식각률을 낮추어 후속 세정공정에서 트랜치(104) 코너부에 형성되는 소자분리막의 손실을 방지하기 위함이다.
도 2c를 참조하면, 상기 결과물의 전면에 제 2HDP 산화막(108)을 증착하여 트랜치(104)가 제 2HDP 산화막(106)으로 충분히 채워질 수 있도록 한다. 이러한 트랜치 갭필링의 결과로 활성영역과 소자분리영역간의 산화막 단차가 발생된다.
그 다음, 제 2HDP 산화막(108)을 제 1HDP 산화막(106)의 어닐링 온도보다 낮은 소정의 온도로 제 2어닐링 한다. 이 때, 제 2어닐링 온도는 제 1고밀도 플라즈마 산화막에 비해 높은 식각률을 갖도록 1000℃에서 30분 정도 실시되는 것이 바람직하다. 이 경우 후속 식각공정에서 99HF을 사용하면 분당 32Å의 식각률을 얻을 수 있고, 19HF를 사용하면 분당 205Å의 식각률을 얻을 수 있다.
도 2d를 참조하면, 상기 결과물을 화학기계적으로 연마하여 상기 마스크 패턴(102)을 노출시킨다. 이 때, 화학기계적연마(CMP)에 의해 제 1 및 제 2HDP 산호막(106,108)이 연마됨과 아울러 마스크 패턴(102)의 일부분이 연마된다. 도 2d에서 참조부호 102a는 CMP 후 노출된 마스크 패턴을 나타내고, 106a는 CMP 후 제 1HDP산화막을 나타내고, 108a는 CMP 후 제 2HDP 산화막을 각각이 나타낸다.
도 2e를 참조하면, 상기 노출된 마스크 패턴(102a)를 인산과 같은 식각제를 사용하여 제거하면, 활성영역 및 소자분리영역의 엣지에 연마된 제 2HDP 산화막(108a)이 잔류하게 된다. 이렇게 잔류된 제 2HDP 산화막(108a)은 후속 세정공정을 진행할 시 소자분리막의 식각을 방지하는 역할을 수행하게 된다.
도 2f를 참조하면, 상기 결과물에 대해 세정공정을 진행하면, 활성영역 및 소자분리영역의 엣지에 잔류된 제 2HDP 산화막(108a)이 트랜치(104) 내의 제 1HDP 산화막(106a)에 비해 낮은 식각률로 제거되고, 그 결과로서 트랜치 코너부의 소자분리막이 손실됨이 없이 평탄화된 토폴로지를 갖는 소자분리막(106b, 108b)을 얻을 수 있다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서와 같이, 본 발명은 HDP산화막의 증착을 2 스텝으로 나누어 형성하며, 각 스텝에서 적정한 열처리를 실시함에 의해 트랜치 코너부에 형성되는 HDP산화막의 식각률을 열산화막 수준으로 높여 후속 세정공정에서 트랜치 코너부의 모트 발생을 방지함으로써, 험프 및 역협폭효과의 발생을 억제할 수 있고, 결과적으로 소자 특성을 향상시킬 수 있다.
Claims (4)
- 반도체 기판상의 미리 정의된 활성영역에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 마스크로 하여 트랜치를 형성하는 단계;상기 결과물의 전면에 제 1고밀도 플라즈마 산화막을 증착하는 단계;상기 제 1고밀도 플라즈마 산화막을 소정의 온도로 제 1어닐링하는 단계;상기 결과물의 전면에 제 2고밀도 플라즈마 산화막을 증착하는 단계;상기 제 2고밀도 플라즈마 산화막을 상기 제 1어닐링 단계의 온도보다 낮은소정의 온도로 제 2어닐링하는 단계;상기 마스크 패턴이 노출되도록 상기 결과물을 화학기계적으로 연마하는 단계;상기 노출된 마스크 패턴을 식각하여 제거하는 단계; 및상기 결과물을 세정하여 소자분리막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 얕은 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제 1고밀도 플라즈마는 500Å 정도의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 얕은 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제 1어닐링 단계는 제 1고밀도 플라즈마 산화막이 열 산화막 수준의 식각률을 갖도록 1200℃에서 30분 정도 실시되는 것을 특징으로 하는 반도체 소자의 얕은 소자분리막 형성방법.
- 제 1 항에 있어서,상기 제 2어닐링 단계는 상기 제 1고밀도 플라즈마 산화막에 비해 높은 식각률을 갖도록 1000℃에서 30분 정도 실시되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8889566B2 (en) | 2012-09-11 | 2014-11-18 | Applied Materials, Inc. | Low cost flowable dielectric films |
| US8980382B2 (en) | 2009-12-02 | 2015-03-17 | Applied Materials, Inc. | Oxygen-doping for non-carbon radical-component CVD films |
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| US9285168B2 (en) | 2010-10-05 | 2016-03-15 | Applied Materials, Inc. | Module for ozone cure and post-cure moisture treatment |
| US9404178B2 (en) | 2011-07-15 | 2016-08-02 | Applied Materials, Inc. | Surface treatment and deposition for reduced outgassing |
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Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8980382B2 (en) | 2009-12-02 | 2015-03-17 | Applied Materials, Inc. | Oxygen-doping for non-carbon radical-component CVD films |
| US9285168B2 (en) | 2010-10-05 | 2016-03-15 | Applied Materials, Inc. | Module for ozone cure and post-cure moisture treatment |
| US10283321B2 (en) | 2011-01-18 | 2019-05-07 | Applied Materials, Inc. | Semiconductor processing system and methods using capacitively coupled plasma |
| US9404178B2 (en) | 2011-07-15 | 2016-08-02 | Applied Materials, Inc. | Surface treatment and deposition for reduced outgassing |
| US8889566B2 (en) | 2012-09-11 | 2014-11-18 | Applied Materials, Inc. | Low cost flowable dielectric films |
| US9018108B2 (en) | 2013-01-25 | 2015-04-28 | Applied Materials, Inc. | Low shrinkage dielectric films |
| US9412581B2 (en) | 2014-07-16 | 2016-08-09 | Applied Materials, Inc. | Low-K dielectric gapfill by flowable deposition |
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