KR20040110793A - 반도체 소자의 얕은 트랜치 소자분리막 형성방법 - Google Patents
반도체 소자의 얕은 트랜치 소자분리막 형성방법 Download PDFInfo
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Abstract
본 발명은 얕은 트랜치 소자분리막 코너부의 엣지 모트(Edge Moat)를 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 개시한다. 개시된 본 발명은 반도체 기판상의 미리 정의된 활성영역에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 하여 트랜치를 형성하는 단계와, 상기 결과물의 상부에 평탄화 산화막을 증착하여 상기 트랜치를 갭필링하는 단계와 상기 마스크 패턴이 노출되도록 상기 증착된 평탄화 산화막을 화학기계적으로 연마하는 단계와, 상기 마스크 패턴을 식각하여 제거하는 단계와, 상기 결과물의 전면에 질화막을 소정의 두께로 형성하는 단계와, 상기 질화막을 식각하여 상기 활성영역의 가장자리부에 연마된 질화막 스페이서를 형성하는 단계와, 상기 질화막 스페이서를 보호막으로 하여 상기 결과물을 세정하는 단계를 구비하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 얕은 트랜치 소자분리막 형성방법에 관한 것으로, 특히, 얕은 트랜치 소자분리막(Shallow Trench Isolation) 코너부의 엣지 모트(Edge Moat)를 방지하는 얕은 트랜치 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체 메모리와 같은 반도체 소자를 제조할 시 다수의 소자들이 집적되는 활성영역을 전기적으로 서로 절연시키기 위해 소자분리 기술이 사용되고 있다. 최근 반도체 소자의 집적도가 증가하면서 전기적으로 절연성이 우수하며 또한 버즈빅(bird's beak)과 같은 현상으로부터 자유로우면서도 소자분리를 위한 필드영역의 면적을 감소시킬 수 있는 얕은 트랜치 소자분리막이 개발되어 널리 이용되고 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 1a를 참조하면, 반도체 기판(10)상에 질화막과, 포토레지스트막(미도시)을 순차적으로 형성한다. 이어, 상기 포토레지스트막(미도시)을 패터닝하여 필드영역을 정의한 후 패터닝된 포토레지스트막을 마스크로 하고 플라즈마를 이용하여 상기 질화막을 건식식각함으로써 마스크 패턴(12)을 형성한다.
그 다음, 상기 마스크 패턴(12)을 마스크로 하고 플라즈마를 이용하여 반도체 기판(10)을 건식식각함으로써 트랜치(14)를 형성한다.
그 다음, 상기 결과물 전면에 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition)에 의한 평탄화 산화막(16) 즉, HDP 산화막을 증착하여 상기 트랜치(14)가 평탄화 산화막(16)으로 충분히 채워질 수 있도록 한다. 이러한 트랜치 갭필링의 결과로 활성영역과 소자분리영역간의 산화막 단차가 발생된다.
도 1b를 참조하면, 상기 트랜치(14)를 갭필링한 후 화학기계적연마(Chemicalmechanical polishing: 이하, CMP라 함.) 공정에 의해 마스크 패턴(12)이 노출될 때까지 상기 결과물을 연마한다. 도 1b에서 참조부호 16a는 CMP 후의 소자분리막을 나타낸다.
도 1c을 참조하면, 상기 CMP공정 후 마스크 패턴(12)을 제거하고, 각종의 세정 공정을 수행하면, 도 1d에 나타낸 바와 같은, 최종 토폴로지(topology)를 갖는 소자분리막을 얻을 수 있다. 도 1c에서 참조부호 16b는 질화막 제거 후의 소자분리막을 나타내고, 도 1d에서 참조부호 16c는 세정 공정 후의 소자분리막을 나타낸다.
그러나, 종래 기술에 따른 얕은 트랜치 소자분리막에서는 세정 공정시 소자분리막이 손실되어, 도 1d의 A부분에 나타낸 바와 같이, 소자분리막의 코너부에 엣지 모트가 발생된다. 이러한 엣지 모트는 험프(Hump) 및 역협폭효과(INWE: Inverse Narrow Width Effect)와 같은 현상을 유발시켜서 소자의 비정상적인 동작을 초래한다.
따라서, 본 발명의 목적은 활성영역의 가장자리에 질화막 스페이서를 형성함으로써, 세정 공정시의 소자분리막의 손실을 방지하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 제공하는 데 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도.
*도면의 주요부분에 대한 부호설명
100: 반도체 기판 102: 마스크 패턴
104: 트랜치 106: 평탄화 산화막
108: 질화막 108a: 질화막 스페이서
상기 목적을 달성하기 위한 본 발명은, 반도체 기판상의 미리 정의된 활성영역에 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 마스크로 하여 트랜치를 형성하는 단계; 상기 결과물의 상부에 평탄화 산화막을 증착하여 상기 트랜치를 갭필링하는 단계; 상기 마스크 패턴이 노출되도록 상기 증착된 평탄화 산화막을 화학기계적으로 연마하는 단계; 상기 마스크 패턴을 식각하여 제거하는 단계; 상기 결과물의 전면에 질화막을 소정의 두께로 형성하는 단계; 상기 질화막을 식각하여 상기 활성영역의 가장자리부에 연마된 질화막 스페이서를 형성하는 단계; 및 상기 질화막 스페이서를 보호막으로 하여 상기 결과물을 세정하는 단계를 구비하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체 소자의 얕은 트랜치 소자분리막 형성방법을 도 2a 내지 도 2g를 참조하여 설명하면 다음과 같다.
도 2a를 참조하면, 먼저, 반도체 기판(100)상에 질화막과, 포토레지스트막(미도시)을 순차적으로 형성한다. 이어, 상기 포토레지스트막(미도시)을 패터닝하여 필드영역을 정의한 후 패터닝된 포토레지스트막을 마스크로 하고 플라즈마를 이용하여 상기 질화막을 건식식각함으로써 마스크 패턴(102)을 형성한다.
상기 질화막을 증착할 시 기판의 스트레스를 줄이기 위해 상기 질화막을 증착하기 전에 패드 산화막이 증착될 수 있다.
그 다음, 상기 마스크 패턴(102)을 마스크로 하고 플라즈마를 이용하여 반도체 기판(100)을 건식식각함으로써 트랜치(104)를 형성한다.
도 2b를 참조하면, 상기 결과물 전면에 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition)에 의해 평탄화 산화막(106) 즉, HDP 산화막을 증착하여 상기 트랜치(104)가 평탄화 산화막(106)으로 충분히 채워질 수 있도록 한다. 이러한 트랜치 갭필링의 결과로 활성영역과 소자분리영역간의 산화막 단차가 발생된다.
도 2c를 참조하면, 상기 트랜치(104)를 갭필링한 후 CMP공정에 의해 마스크 패턴(12)이 노출될 때까지 상기 평탄화 산화막(106)을 연마한다.
도 2c에서 참조부호 106a는 CMP공정 후의 연마된 평탄화 산화막을 나타낸다. 통상적으로, CMP공정시 평탄화 산화막(106)과 함께 마스크 패턴의 일부도 연마되며, 평탄화 산화막(106)의 단차로 인해 연마된 평탄화 산화막(106a)에 디싱(dishing)이 발생된다.
도 2d을 참조하면, 상기 CMP공정 후 불화수소(HF)와 인산이 조합된 식각액을 사용하여 마스크 패턴(102)을 제거한다.
도 2e를 참조하면, 상기 마스크 패턴(102)을 제거한 결과물의 전면에 질화막을(108) 증착한다. 이 때, 질화막(10b)의 두께는 약 300Å정도 증착되는 것이 바람직하다.
도 2f를 참조하면, CHF3과 CF4가스를 이용하여 상기 증착된 질화막(108)을 식각함에 의해 질화막 스페이서(108a)를 형성한다. 이 때, 상기 질화막(108)과 연마된 평탄화 산화막(106a)의 선택비가 1:1정도가 되도록 저압 및 저파워의 상태에서 CF4의 비율을 낮추면서 질화막 스페이서(108a) 형성 공정을 실시한다.
상기 질화막 스페이서(108a)를 보호막으로 하여 후속 세정공정을 진행하면, 도 2g에 나타낸 바와 같이, 엣지 모트의 발생이 억제된 최종의 토폴로지(topology)를 갖는 소자분리막(106b)을 얻을 수 있다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
이상에서와 같이, 본 발명은 활성영역의 가장자리에 질화막 스페이서를 형성하여 후속 세정공정에서 소자분리막의 손실을 방지함으로써, 소자분리막 코너부의 모트 발생으로 인한 험프 및 역협폭효과의 발생을 억제할 수 있고, 결과적으로 소자 특성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판상의 미리 정의된 활성영역에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 마스크로 하여 트랜치를 형성하는 단계;상기 결과물의 상부에 평탄화 산화막을 증착하여 상기 트랜치를 갭필링하는 단계;상기 마스크 패턴이 노출되도록 상기 증착된 평탄화 산화막을 화학기계적으로 연마하는 단계;상기 마스크 패턴을 식각하여 제거하는 단계;상기 결과물의 전면에 질화막을 소정의 두께로 형성하는 단계;상기 질화막을 식각하여 상기 활성영역의 가장자리부에 연마된 질화막 스페이서를 형성하는 단계; 및상기 질화막 스페이서를 보호막으로 하여 상기 결과물을 세정하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
- 제 1 항에 있어서,상기 마스크 패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
- 제 1 항에 있어서,상기 평탄화 산화막은 고밀도 플라즈마 화학기상증착에 의해 형성되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
- 제 1 항에 있어서,상기 질화막은 약 300Å 정도의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
- 제 1 항에 있어서,상기 질화막 스페이서 형성시 CHF3과 CF4가스를 이용하며, 상기 질화막과 상기 연마된 평탄화 산화막의 선택비가 1:1이 되도록 저압 및 저파워 상태에서 상기 CHF3가스의 비율을 낮추는 것을 특징으로 하는 반도체 소자의 얕은 트랜치 소자분리막 형성방법.
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