KR100532961B1 - 반도체 소자의 소자분리막 형성방법 - Google Patents

반도체 소자의 소자분리막 형성방법 Download PDF

Info

Publication number
KR100532961B1
KR100532961B1 KR10-2003-0064360A KR20030064360A KR100532961B1 KR 100532961 B1 KR100532961 B1 KR 100532961B1 KR 20030064360 A KR20030064360 A KR 20030064360A KR 100532961 B1 KR100532961 B1 KR 100532961B1
Authority
KR
South Korea
Prior art keywords
trench
film
mask pattern
device isolation
semiconductor substrate
Prior art date
Application number
KR10-2003-0064360A
Other languages
English (en)
Other versions
KR20050028084A (ko
Inventor
이상호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2003-0064360A priority Critical patent/KR100532961B1/ko
Publication of KR20050028084A publication Critical patent/KR20050028084A/ko
Application granted granted Critical
Publication of KR100532961B1 publication Critical patent/KR100532961B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02293—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process formation of epitaxial layers by a deposition process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Element Separation (AREA)

Abstract

본 발명은 얕은 트랜치 소자분리막의 엣지 모트를 억제하는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명은 반도체 기판의 상부에 패드산화막과 소자분리영역을 정의하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 패드 산화막 및 반도체 기판를 식각함에 의해 트랜치를 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 및 상기 트랜치 내부에 탄소성분을 함유한 절연막을 선택적 에피텍셜 성장에 의해 성장시키는 단계를 구비하는 것을 특징으로 한다.

Description

반도체 소자의 소자분리막 형성방법{Method for forming isolation layer of semiconductor device}
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 특히, 선택적 에피텍셜 성장(Selective Epitaxial Growth: 이하, SEG라 함.) 공정을 이용하여 얕은 트랜치 소자분리막의 엣지 모트를 억제하는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
일반적으로, 반도체 메모리 소자를 제조할 시 다수의 소자들이 집적되는 활성영역을 전기적으로 서로 절연시키기 위해 소자분리 기술이 사용되고 있다. 256메가급 이하의 경우 소자분리를 위해 로코스(LOCOS) 방법이 주로 사용되었으나, 버즈빅(bird's beak)과 같은 현상으로 인해 집적도를 증가시키는 데 한계점에 도달하였다. 이에 따라 이러한 문제점을 극복하기 위해 전기적 절연성이 우수하며 반도체 소자의 집적도를 높일 수 있는 STI 소자분리 기술이 개발되었으며, 현재 서브미크론(Submicron) 이하로 줄어드는 대용량의 메모리 소자의 제조에 적용되고 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
먼저, 도 1a에 나타낸 바와 같이, 반도체 기판(10)상에 패드산화막(12)과 질화막(14)과 포토레지스트막(미도시)을 순차적으로 형성한 후 상기 포토레지스트막(미도시)을 패터닝하여 소자분리영역을 정의하는 포토레지스트 패턴(16)을 형성한다.
그 다음, 도 1b에 나타낸 바와 같이, 포토레지스트 패턴(16)을 마스크로 하고 플라즈마를 이용하여 질화막(14) 및 패드산화막(12)을 건식 식각함으로써 질화막 패턴(14a)을 형성하고, 이어 포토레지스트 패턴(16)을 스트립한 후 질화막 패턴(14a)을 식각 마스크로하고 플라즈마를 이용한 건식식각을 진행하여 반도체 기판(10)에 얕은 트랜치(18)를 형성한다. 도 1b에서 참조부호 12a는 식각후 잔류하는 패드산화막을 나타낸다.
이와같이 트랜치(18) 형성공정이 완료되면, 도 1c에 나타낸 바와 같이, 산화공정을 통해 트랜치(18)의 내벽을 따라 측벽 산화막(20)을 형성한다. 이는 기판내의 트렌치 식각시 발생되는 손상을 보상하면서 안정적인 식각 표면과 소자 분리막간 계면의 프로파일을 얻기 위함이다. 이러한 표면 손상을 보상하기 위해 희생산화막을 먼저 형성한 후 그 위헤 측벽 산화막(20)을 형성하기도 한다.
그 다음, 도 1d에 나타낸 바와 같이, 상기 결과물 전면에 고밀도 플라즈마 화학기상증착(High Density Plasma Chemical Vapor Deposition)에 의한 평탄화용 고밀도 플라즈마 산화막(이하, HDP 산화막이라 함)(22)을 증착하여 상기 트랜치(18)가 HDP 산화막(24)으로 충분히 채워질 수 있도록 한다.
그 다음, 도 1e에 나타낸 바와 같이, 상기 트랜치(18)를 갭필링한 후 질화막 패턴(14a)을 연마정지막으로 하여 화학기계적연마(Chemical mechanical polishing: 이하, CMP라 함.) 공정을 진행한다. 이 때, HDP 산화막(22)의 평탄화와 함께 패드질화막(14)의 일부가 연마되어 잔류질화막(14b)이 형성된다. 도 1e에서 참조부호 22a는 CMP 후 평탄화된 HDP 산화막을 나타낸다.
그 다음, 도 1f에 나타낸 바와 같이, 상기 CMP 공정 후 후세정(Post Cleaning) 공정과 잔류질화막(14b)을 제거하는 질화막 스트립 공정을 진행하고, 이어 전세정(Pre Cleaning) 공정을 진행한다. 그러면, 평탄화된 HDP 산화막(22a)의 일부와 반도체 기판(10) 상부의 잔류패드산화막(12a)이 식각되고, 그 결과로서 도 1g와 같은 최종 토폴로지(topology)를 갖는 소자분리막(22b)이 형성된다.
도 2는 종래 기술에 따른 반도체 소자분리막의 에지 모트를 나타낸 이차전자현미경 사진이다. 동도면에, 참조부호 A는 엣지 모트의 발생 부위를 나타낸다.
그런데, 종래 기술에 따른 소자분리막 형성방법에서는 CMP 후에 실시되는 후속 세정공정으로 인해 소자분리막의 손실이 발생되고, 그 결과로 도 1d의 A에 나타낸 바와 같이, 소자분리막의 코너부에 엣지 모트(Moat)가 발생된다. 이러한 엣지 모트는 셀 문턱전압의 변화, 리프레시 저하, 험프(Hump) 및 역협폭효과(INWE: Inverse Narrow Width Effect)와 같은 현상을 발생시켜 소자의 전기적 특성 열화를 초래한다.
따라서, 본 발명은 상기 문제점을 해결하기 위해 SEG공정을 이용하여 탄소 성분을 포함한 절연막을 트랜치 내부에 형성시킴으로써, 엣지 모트의 발생을 억제하는 반도체 소자의 소자분리막 형성방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 소자분리막 형성방법은, 반도체 기판의 상부에 패드산화막과 소자분리영역을 정의하는 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 패드 산화막 및 반도체 기판를 식각함에 의해 트랜치를 형성하는 단계; 상기 마스크 패턴을 제거하는 단계; 및 상기 트랜치의 내부를 채우도록 탄소성분을 함유한 절연막을 선택적 에피텍셜 성장방법으로 성장시키는 단계를 구비하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자분리막 형성방법을 설명하기 위한 공정단면도이다.
도 2a를 참조하면, 먼저 반도체 기판(100)상에 패드산화막(102)과 포토레지스트막(미도시)을 순차적으로 형성한 후 상기 포토레지스트막(미도시)을 패터닝하여 소자분리영역을 정의하는 포토레지스트 패턴(104)을 형성한다.
도 2b를 참조하면, 포토레지스트 패턴(104)을 마스크로 하고 플라즈마를 이용한 패드산화막(102)과 반도체 기판(100)을 건식 식각함으로써 얕은 깊이의 트랜치(106)를 형성하고, 이어 포토레지스트 패턴(104)을 스트립한다. 이 때, 트랜치(106)는 HBr, Cl2, O2 및 H2 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각함에 의해 형성되는 것이 바람직하다. 도 2b에서 참조부호 102a는 식각후 잔류하는 패드산화막을 나타낸다.
여기서, 본 발명의 일 실시예에 따라 트랜치 형성을 위한 식각용 마스크 패턴으로 포토레지스트막을 사용하였지만, 이에 한정되지 않는다. 트랜치 형성을 위한 다른 실시예로 질화막이 마스크 패턴으로 적용될 수 있다.
도 2c를 참조하면, 상기 포토레지스트 스트립 공정이 완료된 후 상기 트랜치(106) 내부에 탄소성분(C)을 함유한 절연막(108)을 선택적 에피텍셜 성장(SEG)에 의해 성장시킨다. 이 때, 절연막(108)은 상기 트랜치의 바닥부에서 상기 반도체 기판의 표면까지 성장되는 것이 바람직하다.
여기서, 탄소성분(C)을 함유한 절연막(108)은 탄소성분(C)을 함유하지 않은 HDP 산화막에 비해 전기적인 저항성 및 경도(hardness)가 높은 물성을 보유하며, 또한 케미컬 반응에 불활성의 특성을 갖는다. 예컨대, 다이아몬드나 다이아몬드와 같은 재료는 주지된 바와 같이 1×1010(Ω-cm) 이상의 전기적인 저항성과 3000(Hv) 이상의 경도를 갖는다.
도 2d를 참조하면, 절연막(108) 성장 후 잔류패드산화막(102a)을 제거하면, 트랜치 코너부 즉, 도 2d의 a, b, c, d부위에 엣지 모트가 발생되지 않는 최종 토폴로지(topology)의 소자분리막을 얻을 수 있다.
이상에서와 같이, 본 발명은 SEG공정을 이용하여 탄소 성분을 포함한 절연막을 트랜치 내부에 형성시킴에 따라 종래의 화학기계적연마, 후속 세정공정 및 질화막 스트립공정이 생략가능해지므로, 소자분리막의 손실로 기인하는 엣지모트의 발생을 미연에 방지할 수 있고, 그 결과로 셀 문턱전압의 변화, 리프레시 저하, 험프 및 역협폭효과와 관련된 소자의 전기적 특성 열화를 방지할 수 있다.
상기에서 본 발명의 특정 실시예가 설명 및 도시되었지만, 본 발명이 당업자에 의해 다양하게 변형되어 실시될 가능성이 있는 것은 자명한 일이다. 이와 같은 변형된 실시예들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안되며, 본 발명에 첨부된 특허청구범위 안에 속한다 해야 할 것이다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자분리막 형성방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 소자분리막 형성방법을 설명하기 위한 공정단면도.
*도면의 주요부분에 대한 부호설명
100: 반도체 기판 102: 패드산화막
102a: 잔류패드산화막 104: 포토레지스트 패턴
106: 트랜치 108: 절연막

Claims (5)

  1. 반도체 기판의 상부에 패드산화막과 소자분리영역을 정의하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 패드 산화막 및 반도체 기판를 식각함에 의해 트랜치를 형성하는 단계;
    상기 마스크 패턴을 제거하는 단계; 및
    상기 트랜치의 내부를 채우도록 탄소성분을 함유한 절연막을 선택적 에피텍셜 성장방법으로 성장시키는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서,
    상기 마스크 패턴은 포토레지스트막으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서,
    상기 마스크 패턴은 질화막으로 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  4. 제 1 항에 있어서,
    상기 트랜치는 HBr, Cl2, O2 및 H2 가스의 조합으로 활성화된 플라즈마를 이용하여 건식식각함에 의해 형성되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  5. 제 1 항에 있어서,
    상기 절연막은 상기 트랜치의 바닥부에서 상기 반도체 기판의 표면까지 성장되는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
KR10-2003-0064360A 2003-09-17 2003-09-17 반도체 소자의 소자분리막 형성방법 KR100532961B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0064360A KR100532961B1 (ko) 2003-09-17 2003-09-17 반도체 소자의 소자분리막 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0064360A KR100532961B1 (ko) 2003-09-17 2003-09-17 반도체 소자의 소자분리막 형성방법

Publications (2)

Publication Number Publication Date
KR20050028084A KR20050028084A (ko) 2005-03-22
KR100532961B1 true KR100532961B1 (ko) 2005-12-01

Family

ID=37385126

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0064360A KR100532961B1 (ko) 2003-09-17 2003-09-17 반도체 소자의 소자분리막 형성방법

Country Status (1)

Country Link
KR (1) KR100532961B1 (ko)

Also Published As

Publication number Publication date
KR20050028084A (ko) 2005-03-22

Similar Documents

Publication Publication Date Title
JP2003197787A (ja) フラッシュメモリセル及びその製造方法
JP2002016156A (ja) 不揮発性メモリの製造方法
KR100951463B1 (ko) 향상된 ｓｔｉ 코너 라운딩을 위한 얕은 트랜치 절연 방식
KR20080095621A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20020036298A (ko) 트렌치 소자분리막 및 그 제조방법
US6893940B2 (en) Method of manufacturing semiconductor device
KR100532961B1 (ko) 반도체 소자의 소자분리막 형성방법
KR20080084256A (ko) 반도체 소자의 ｓｔｉ 형성공정
KR20070057576A (ko) 반도체 소자의 변형된 얕은 트렌치 소자 분리 형성 방법
KR100895824B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100500943B1 (ko) 선택적 실리콘 리세스로 모우트를 방지한 반도체 소자의제조방법
KR100675879B1 (ko) 반도체장치의 ｓｔｉ형 소자분리막 형성방법
KR20070058122A (ko) 반도체 소자의 소자분리막 형성방법
US7067390B2 (en) Method for forming isolation layer of semiconductor device
KR100486875B1 (ko) 반도체 소자의 소자 분리막 및 그 형성 방법
KR20060075402A (ko) 반도체 소자의 소자 분리막 형성 방법
KR100587597B1 (ko) 반도체 소자의 소자분리막 형성방법
KR100430582B1 (ko) 반도체 소자의 제조 방법
KR20030057886A (ko) 반도체 소자의 소자 분리막 형성 방법
KR20080062560A (ko) 반도체 소자의 소자분리막 형성방법
KR20050002037A (ko) 반도체 소자의 소자분리막 형성 방법
KR20050002070A (ko) 패드질화막 대신 패드폴리실리콘을 사용한 반도체 소자의트렌치 소자분리막 형성방법
KR20030006425A (ko) 반도체장치의 소자격리영역 및 그의 형성방법
KR20040036752A (ko) 반도체 소자의 소자분리막 형성방법
KR20050012652A (ko) 반도체 소자의 소자분리막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101025

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee