JPS63155769A - フローティングゲート素子の製造方法 - Google Patents
フローティングゲート素子の製造方法Info
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- JPS63155769A JPS63155769A JP62307357A JP30735787A JPS63155769A JP S63155769 A JPS63155769 A JP S63155769A JP 62307357 A JP62307357 A JP 62307357A JP 30735787 A JP30735787 A JP 30735787A JP S63155769 A JPS63155769 A JP S63155769A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/90—MOSFET type gate sidewall insulating spacer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
（産業上の利用分野）
本発明は、ＥＰＲＯＭ、、ＥＩＥＩ）ＲＯＭや他同様ノ
モのなどのデバイス製造中に形成される少なくとも二つ
の重複トポロジ一層をもつ半導体デバイスの製造に関し
、より詳細には、その下部層の側面に隣接するフィラメ
ントの形成を低減させることに関する。
モのなどのデバイス製造中に形成される少なくとも二つ
の重複トポロジ一層をもつ半導体デバイスの製造に関し
、より詳細には、その下部層の側面に隣接するフィラメ
ントの形成を低減させることに関する。
（従来の技術）
多結晶シリコン（ポリシリコン）の複数の層をもつ半導
体デバイスの製造において、ポリシリコン形成の問題点
は、第二ポリシリコン層（ポリ２）ででき、かつ、下部
ポリシリコン線（ポリ１）を横切る線がエツチングされ
る段階中に、ポリシリコンのフィラメントが形成される
ごとにあった。
体デバイスの製造において、ポリシリコン形成の問題点
は、第二ポリシリコン層（ポリ２）ででき、かつ、下部
ポリシリコン線（ポリ１）を横切る線がエツチングされ
る段階中に、ポリシリコンのフィラメントが形成される
ごとにあった。
従来の技術ではＥＰＲＯＭあるいはＥＥＰＲＯＭデバイ
ス、即ち中間位誘電体の形成は、付着したポリ１の層の
頂部に付着される。次に中間位誘電体とポリ１層は下部
ポリ１構造体を形成するため共にエツチングなされる。
ス、即ち中間位誘電体の形成は、付着したポリ１の層の
頂部に付着される。次に中間位誘電体とポリ１層は下部
ポリ１構造体を形成するため共にエツチングなされる。
この前記中間位誘電体とポリ１のエツチングの間ポリ１
層の側部ば露呈され、下記に説明なされることとなるが
、これによりこのポリ１の側壁上にそれに引続＜に面の
剥離と酸化物の作用が起こる。第一ゲート酸化物は湿式
エツチングをなされ、ポリ１の線上に下部切取部をつく
る。次に周辺のデバイスのゲート酸化物が形成され、ポ
リ１層の頂部に厚い酸化物を形成し、さらにポリシリコ
ン２（ポリ２）の第二層がイー１着されエツチングされ
る。フィラメントを形成するこの流れ即ち一連の製造段
階中には三つの過程がある。第一に、熱酸化物がポリ１
側壁にできるのでポリｌフィラメントが形成される。こ
のことは、例えばＥＰＲＯＭまたはＥＥＰＲＯＭＩ−ラ
ンジスタの積層したゲートをエツチングする間、ポリ１
があとでエツチングなされる際フィラメントを隠すこと
となるポリ１の頂部隅にさらに厚い酸化物を形成する。
層の側部ば露呈され、下記に説明なされることとなるが
、これによりこのポリ１の側壁上にそれに引続＜に面の
剥離と酸化物の作用が起こる。第一ゲート酸化物は湿式
エツチングをなされ、ポリ１の線上に下部切取部をつく
る。次に周辺のデバイスのゲート酸化物が形成され、ポ
リ１層の頂部に厚い酸化物を形成し、さらにポリシリコ
ン２（ポリ２）の第二層がイー１着されエツチングされ
る。フィラメントを形成するこの流れ即ち一連の製造段
階中には三つの過程がある。第一に、熱酸化物がポリ１
側壁にできるのでポリｌフィラメントが形成される。こ
のことは、例えばＥＰＲＯＭまたはＥＥＰＲＯＭＩ−ラ
ンジスタの積層したゲートをエツチングする間、ポリ１
があとでエツチングなされる際フィラメントを隠すこと
となるポリ１の頂部隅にさらに厚い酸化物を形成する。
第二に、例えばＥＦＲＯＭあるいはＥＥＰＲＯＭ）ラン
ジスタの積層したゲートのエツチングの間、又はＤＲＡ
ＭやＳＲＡＭや論理回路などにおいての場合の如（ＭＯ
３＋−ランジスタのポリ２のエツチングの間、−に面剥
離の間に形成されたポリ１の下部切取部分は、ポリ２が
あとでエツチングなされる際、ポリ２を隠すこととなる
。第三に、ポリ２の垂直方向の厚さは、ポリ１の線など
のように、下部微細構成上の段階に隣接してはるかに大
きいので、例えば小さな幾何配置が要求され、かつ、等
方性エツチングが使えないｖｌ、３１回路のポリ２エツ
チングの間Ｇこ、異方性ポリ２エツチングが使われるな
らば、フィラメントが形成されることとなる。
ジスタの積層したゲートのエツチングの間、又はＤＲＡ
ＭやＳＲＡＭや論理回路などにおいての場合の如（ＭＯ
３＋−ランジスタのポリ２のエツチングの間、−に面剥
離の間に形成されたポリ１の下部切取部分は、ポリ２が
あとでエツチングなされる際、ポリ２を隠すこととなる
。第三に、ポリ２の垂直方向の厚さは、ポリ１の線など
のように、下部微細構成上の段階に隣接してはるかに大
きいので、例えば小さな幾何配置が要求され、かつ、等
方性エツチングが使えないｖｌ、３１回路のポリ２エツ
チングの間Ｇこ、異方性ポリ２エツチングが使われるな
らば、フィラメントが形成されることとなる。
従来の技術においては、フィラメントを排除するために
異方性ポリ２エツチングを使うか、またはフィラメント
切断マスクが使われるかである。
異方性ポリ２エツチングを使うか、またはフィラメント
切断マスクが使われるかである。
異方性ポリシリコンエツチングはよりゆるやかな設計を
要求するという欠点があり、それゆえ高密度が問題とな
るＶ Ｌ Ｓ Ｉ回路に用いることができない。フィラ
メン］・切断マスクは、下部層への重要アラインメント
を有する余分なマスクを必要とし、さらに多くの処理工
程を加える欠点をもつ。
要求するという欠点があり、それゆえ高密度が問題とな
るＶ Ｌ Ｓ Ｉ回路に用いることができない。フィラ
メン］・切断マスクは、下部層への重要アラインメント
を有する余分なマスクを必要とし、さらに多くの処理工
程を加える欠点をもつ。
それゆえ、以下の事が容易に明らかになる。上記の形の
デバイスを製造する方法は、ポリ１とポリ２の両方のフ
ィラメントが除去されあるいは初めに形成されないこと
がのぞましく、そして異方性ポリシリコンエツチングあ
るいはフィラメントマスクの使用を必要としないことが
のぞましい。
デバイスを製造する方法は、ポリ１とポリ２の両方のフ
ィラメントが除去されあるいは初めに形成されないこと
がのぞましく、そして異方性ポリシリコンエツチングあ
るいはフィラメントマスクの使用を必要としないことが
のぞましい。
（本発明の要約）
簡潔に言うと、本発明によれば、従来技術の上記問題は
最小化される。そして隣接のポリ１のゲート間のポリ１
フイラメントを排除し、かつ、異方性エツチングまたは
フィラメントマスクを使用することなく、隣接のポリ２
のワードライン間のポリ２フイラメントを排除する」二
記の形の半導体デバイスの製造の方法を与えている。
最小化される。そして隣接のポリ１のゲート間のポリ１
フイラメントを排除し、かつ、異方性エツチングまたは
フィラメントマスクを使用することなく、隣接のポリ２
のワードライン間のポリ２フイラメントを排除する」二
記の形の半導体デバイスの製造の方法を与えている。
ポリ１フイラメントの排除は、ポリ１がエツチングなさ
れた後（中間位誘電体とポリ１の両方が共にエツチング
され、望ましいことではないが、ポリ１の側壁を上部剥
離と酸化物に対し露呈する従来技術とは逆である）、垂
直あるいは後退したポリ１の側壁上に中間位の酸化物／
窒化物誘電体を付着することにより、なされる。中間位
の酸化物／窒化物誘電体によって、上記の如く、フィラ
メントの形成を引き起すポリ１の側壁上への従来技術に
よる厚さをもつ酸化物の形成が排除される。
れた後（中間位誘電体とポリ１の両方が共にエツチング
され、望ましいことではないが、ポリ１の側壁を上部剥
離と酸化物に対し露呈する従来技術とは逆である）、垂
直あるいは後退したポリ１の側壁上に中間位の酸化物／
窒化物誘電体を付着することにより、なされる。中間位
の酸化物／窒化物誘電体によって、上記の如く、フィラ
メントの形成を引き起すポリ１の側壁上への従来技術に
よる厚さをもつ酸化物の形成が排除される。
またポリ１の側壁が垂直または後退していることが必要
である。ざもなければ蒸着された中間位の酸化物／窒化
物誘電体は下部ポリ】の隅を隠し、ＥＦＲＯＭまたはＥ
Ｅ Ｐ ＲＯＭ ＋−ランジスタの積層ゲートのエツ
チングの間にポリ１フィラメン１−の形成を引き起す。
である。ざもなければ蒸着された中間位の酸化物／窒化
物誘電体は下部ポリ】の隅を隠し、ＥＦＲＯＭまたはＥ
Ｅ Ｐ ＲＯＭ ＋−ランジスタの積層ゲートのエツ
チングの間にポリ１フィラメン１−の形成を引き起す。
ポリ２フイラメン１〜の排除は、ポリ１が既にエツチン
グなされた後、ポリ１層上に酸化物を付着させることに
よりなされる。この酸化物は次に異方性酸化物エツチン
グを使いエツチングされ、これがポリ１の幾何学的形状
の側面に側壁酸化物（ＳＷＯＸ）を形成する。この側壁
酸化物は二つの機能を司る。即ち、第一に、これは上部
剥離の間に形成された下部切取部に充満する。第二に、
これは下部トポロジーの側壁の隣のポリ２の垂直方向の
厚さを減少させる。そして第三に、これは、後退した横
面がポリ１フイラメントを排除するのに使われるなら、
ポリ１の後退した側壁下の領域に充満する。
グなされた後、ポリ１層上に酸化物を付着させることに
よりなされる。この酸化物は次に異方性酸化物エツチン
グを使いエツチングされ、これがポリ１の幾何学的形状
の側面に側壁酸化物（ＳＷＯＸ）を形成する。この側壁
酸化物は二つの機能を司る。即ち、第一に、これは上部
剥離の間に形成された下部切取部に充満する。第二に、
これは下部トポロジーの側壁の隣のポリ２の垂直方向の
厚さを減少させる。そして第三に、これは、後退した横
面がポリ１フイラメントを排除するのに使われるなら、
ポリ１の後退した側壁下の領域に充満する。
（１）中間位の酸化物／窒化物誘電体のある垂直または
後退したポリ１側壁と（２）ポリ１の側壁の側壁酸化物
との組合せを使えば、ポリ１とポリ２両方のフィラメン
トを排除できる。
後退したポリ１側壁と（２）ポリ１の側壁の側壁酸化物
との組合せを使えば、ポリ１とポリ２両方のフィラメン
トを排除できる。
この発明を採用したＥＰＲＯＭの例示用工程フローが下
記に説明されている。
記に説明されている。
初めに、堀（トランジスタが形成されることとなる領域
）と電界分離領域とが標準的方法で決定される。次にし
きい電圧調整用注入がポリ１トランジスタになされ、第
一ゲート酸化物が形成され、ポリ１ば再び標準的方法で
蒸着される。次に、ポリ１は垂直方向あるいは後退方向
の方法にてエツチングされ、側壁酸化物はポリ１の側壁
に形成され、中間位の酸化物／窒化物誘電体は、それぞ
れの段階について標準的なよく知られた工程方法を使い
、蒸着される。もしトランジスタを含むポリ２が周辺部
で作られるなら、ここで重要でないパターンは周辺域か
ら中間位の誘電体を除去するために使われる。しきい電
圧調整と、注入と、第二ゲート酸化とを伴い、ここでポ
リ２ば蒸着され普通の方法でドープされる。ポリ２ば、
ここで下部ポリ１の微細構成の側面に沿うポリ２フイラ
メントを残すことなく通常のオーバエツチングの異方性
ポリシリコンエツチングを使い、エツチングなされるこ
とが可能となり、実際にエツチングなされる。さらに、
浮遊ゲー）ＥＦＲＯＭあるいはＥＥＰＲＯＭ構造の形成
における如く、もしポリ２とポリ１を重ねた構造が同一
のエツチング方法でエツチングなされるとずれば、ポリ
１とポリ２の両方のフィラメントが排除されることとな
る。
）と電界分離領域とが標準的方法で決定される。次にし
きい電圧調整用注入がポリ１トランジスタになされ、第
一ゲート酸化物が形成され、ポリ１ば再び標準的方法で
蒸着される。次に、ポリ１は垂直方向あるいは後退方向
の方法にてエツチングされ、側壁酸化物はポリ１の側壁
に形成され、中間位の酸化物／窒化物誘電体は、それぞ
れの段階について標準的なよく知られた工程方法を使い
、蒸着される。もしトランジスタを含むポリ２が周辺部
で作られるなら、ここで重要でないパターンは周辺域か
ら中間位の誘電体を除去するために使われる。しきい電
圧調整と、注入と、第二ゲート酸化とを伴い、ここでポ
リ２ば蒸着され普通の方法でドープされる。ポリ２ば、
ここで下部ポリ１の微細構成の側面に沿うポリ２フイラ
メントを残すことなく通常のオーバエツチングの異方性
ポリシリコンエツチングを使い、エツチングなされるこ
とが可能となり、実際にエツチングなされる。さらに、
浮遊ゲー）ＥＦＲＯＭあるいはＥＥＰＲＯＭ構造の形成
における如く、もしポリ２とポリ１を重ねた構造が同一
のエツチング方法でエツチングなされるとずれば、ポリ
１とポリ２の両方のフィラメントが排除されることとな
る。
ソースとドレインの注入、即ち多段イ」着と金属被覆の
工程は、次に普通の方法にて成しとげられる。
工程は、次に普通の方法にて成しとげられる。
本発明は下部ポリ１の微細構成に沿うポリフィラメント
を排除することを特に開示するが、これは下部ポリシリ
コンの微細構成上の金属線間からの金属フィラメント−
・、あるいは他の同様な相互接続の組み合わせへ容易に
拡大できる。
を排除することを特に開示するが、これは下部ポリシリ
コンの微細構成上の金属線間からの金属フィラメント−
・、あるいは他の同様な相互接続の組み合わせへ容易に
拡大できる。
（実施例）
まず第１図には、ＢＮ’酸化物表面のフィラメントが望
まぬ電流を半導体デバイスの隣接素子間に動かしてしま
う従来技術に従った半導体デバイスの平面図が示されて
いる。基板に配置された埋込まれたＮ″Ｍ（ＢＨ３）
４がしめされている。
まぬ電流を半導体デバイスの隣接素子間に動かしてしま
う従来技術に従った半導体デバイスの平面図が示されて
いる。基板に配置された埋込まれたＮ″Ｍ（ＢＨ３）
４がしめされている。
ＢＮ”酸化物（図示されておらず）は基板上とその上の
第一ポリシリコン層（ポリ１）で埋められた層４上に配
置される。第二ポリシリコン層２はワードラインとして
作用し、酸化物層ならびに窒化物層（図示されておらず
）により第一ポリシリコン層から分離される。破線で示
した長溝３は第一ポリシリコン層１にエツチングされ、
フィラメント５はチップの隣接素子の制御ゲート間の伝
導体として作用すべく第二ポリシリコン層２内に示され
ている。第一ポリシリコン層により形成される浮動ゲー
トを共に接続する第一ポリシリコン層１内のフィラメン
ト６もまた示されている。フィラメント５と６が、小さ
な電流から重大な短絡へと変化させてしまう隣接する素
子間に望まぬ電流の伝導を引き起すことば容易に明らか
である。これら望ましからぬフィラメントを減少させそ
して／あるいば排除するためにそのようなフィラメント
形成の原因が本質的に排除されるデバイス製造の方法が
与えられている。
第一ポリシリコン層（ポリ１）で埋められた層４上に配
置される。第二ポリシリコン層２はワードラインとして
作用し、酸化物層ならびに窒化物層（図示されておらず
）により第一ポリシリコン層から分離される。破線で示
した長溝３は第一ポリシリコン層１にエツチングされ、
フィラメント５はチップの隣接素子の制御ゲート間の伝
導体として作用すべく第二ポリシリコン層２内に示され
ている。第一ポリシリコン層により形成される浮動ゲー
トを共に接続する第一ポリシリコン層１内のフィラメン
ト６もまた示されている。フィラメント５と６が、小さ
な電流から重大な短絡へと変化させてしまう隣接する素
子間に望まぬ電流の伝導を引き起すことば容易に明らか
である。これら望ましからぬフィラメントを減少させそ
して／あるいば排除するためにそのようなフィラメント
形成の原因が本質的に排除されるデバイス製造の方法が
与えられている。
本発明の好適な実施例に基づくデバイスの形成を含む段
階を示す第２ａ図から２ｈ図については半導体デバイス
のＢＮ”酸化物領域１１が示されている。ＢＮ’酸化物
は、半導体基板１に位置し、そして基板それ自体に形成
されるかまたは電界酸化物上に形成される伝導領域を除
いて、各個別の回路素子を互いに分離することが判る。
階を示す第２ａ図から２ｈ図については半導体デバイス
のＢＮ”酸化物領域１１が示されている。ＢＮ’酸化物
は、半導体基板１に位置し、そして基板それ自体に形成
されるかまたは電界酸化物上に形成される伝導領域を除
いて、各個別の回路素子を互いに分離することが判る。
このことの全ては本技術分野ではよく知られている。
第２ａ［ｆｆｌで判るが、標準的方法で形成されるＢＮ
″酸化物であるＢＮ”酸化物１１の基板が示されている
。望ましくは約３００オングストロームの厚さをもち垂
直あるいはやや後退する横面をもつ第一ポリシリコン層
１３ （ポリ１）は、例えばよく知られた化学蒸着技術
を用い付着される。
″酸化物であるＢＮ”酸化物１１の基板が示されている
。望ましくは約３００オングストロームの厚さをもち垂
直あるいはやや後退する横面をもつ第一ポリシリコン層
１３ （ポリ１）は、例えばよく知られた化学蒸着技術
を用い付着される。
よく知られており第２ｂ図に示された層１３の側面に隣
接の増加した厚さをもつ酸化物層である酸化物層１５は
、次にＴＥ０１によるまたは炉中のプラツクを用いるな
どの標準的方法で、ポリシリコン層１３」二とＢＮ”ｌ
ｌ上に付着される。ＴＥＯＳイ」着は等方性であり、Ｔ
Ｅ０１は薄片上に均一に付着される。酸化物は、ポリ１
の線に直接隣接して、酸化物の垂直方向の厚さは基板上
あるいはポリ１それ自体上よりもはるかに厚い。このこ
とによって、望みの側壁酸化物フィラメントが引続く異
方性酸化物エツチング中に形成される。（それは後のエ
ツチング中にポリ２フイラメントの形成を妨げる後退し
たポリ１に充満する。）次に酸化物層Ｉ５ば、第２Ｃ図
に示されているようにポリシリコン層１３＋の酸化物層
が除去されてしまうまで、シリコン酸化物用の標準エツ
チング剤を使い異方的にエツチングなされる。酸化物は
ポリシリコン層１３の側壁のところでより厚いので、側
壁酸化物１７はポリシリコン層１３の側壁とに留まる。
接の増加した厚さをもつ酸化物層である酸化物層１５は
、次にＴＥ０１によるまたは炉中のプラツクを用いるな
どの標準的方法で、ポリシリコン層１３」二とＢＮ”ｌ
ｌ上に付着される。ＴＥＯＳイ」着は等方性であり、Ｔ
Ｅ０１は薄片上に均一に付着される。酸化物は、ポリ１
の線に直接隣接して、酸化物の垂直方向の厚さは基板上
あるいはポリ１それ自体上よりもはるかに厚い。このこ
とによって、望みの側壁酸化物フィラメントが引続く異
方性酸化物エツチング中に形成される。（それは後のエ
ツチング中にポリ２フイラメントの形成を妨げる後退し
たポリ１に充満する。）次に酸化物層Ｉ５ば、第２Ｃ図
に示されているようにポリシリコン層１３＋の酸化物層
が除去されてしまうまで、シリコン酸化物用の標準エツ
チング剤を使い異方的にエツチングなされる。酸化物は
ポリシリコン層１３の側壁のところでより厚いので、側
壁酸化物１７はポリシリコン層１３の側壁とに留まる。
第２ｄ図では、窒化シリコン（ＩＬ、Ｎ）２１の２５０
オングストロームの中間層を従えた二酸化シリコンの２
５０オングストロームの中間ＪｉがＢＮ＋酸化物１１上
に蒸着され、ここでは側壁酸化物１７と第一ポリシリコ
ン層１３が露呈され、そしてさらにここでは化学蒸着に
より露呈される。
オングストロームの中間層を従えた二酸化シリコンの２
５０オングストロームの中間ＪｉがＢＮ＋酸化物１１上
に蒸着され、ここでは側壁酸化物１７と第一ポリシリコ
ン層１３が露呈され、そしてさらにここでは化学蒸着に
より露呈される。
ｒＬｏ／ＩＬＮ層は、引続くポリ１のエツチング中にポ
リ１フイラメントを生じさせることとなるポリｌの酸化
を妨げる。それはまた、窒化物がフッ化水素酸素エツチ
ングを妨げるので、ポリ１の下部切取部が後に酸化物の
半面剥離するのを予防する。第２ｅ図に示す如く、次に
ポリシリコン２３の４５００オングストロームの第二層
が中間層１９と２１との上に付着される。第２ｅ図の構
造は本来の位置に積層したゲーｌ〜エツチングによりエ
ツチングされる。標準的異方性シリコンエ・７チング剤
を使い、かつ、ポリ２フイラメントの形成を避ける標準
オーハエソチングで、第２ｆ図に示されているように、
第二ポリシリコン層２３がエツチングされる。中間シリ
コン窒化物２１と二酸化シリコン１９との層は、次に異
方性エソチング剤を使いエツチングなされる。ポリ１層
の垂直またはやや後退した横面ゆえに、ポリ１フイラメ
ントは形成されない。第２ｈ図から明示される如く、最
終的結果は、全ポリシリコンがＢＮ”酸化物領域から除
去され、隣接素子間の電界酸化物上に電流を伝導させる
フィラメントを残さないということである。
リ１フイラメントを生じさせることとなるポリｌの酸化
を妨げる。それはまた、窒化物がフッ化水素酸素エツチ
ングを妨げるので、ポリ１の下部切取部が後に酸化物の
半面剥離するのを予防する。第２ｅ図に示す如く、次に
ポリシリコン２３の４５００オングストロームの第二層
が中間層１９と２１との上に付着される。第２ｅ図の構
造は本来の位置に積層したゲーｌ〜エツチングによりエ
ツチングされる。標準的異方性シリコンエ・７チング剤
を使い、かつ、ポリ２フイラメントの形成を避ける標準
オーハエソチングで、第２ｆ図に示されているように、
第二ポリシリコン層２３がエツチングされる。中間シリ
コン窒化物２１と二酸化シリコン１９との層は、次に異
方性エソチング剤を使いエツチングなされる。ポリ１層
の垂直またはやや後退した横面ゆえに、ポリ１フイラメ
ントは形成されない。第２ｈ図から明示される如く、最
終的結果は、全ポリシリコンがＢＮ”酸化物領域から除
去され、隣接素子間の電界酸化物上に電流を伝導させる
フィラメントを残さないということである。
第３図では、本発明の第２の実施例が示されている。こ
の実施例は側壁酸化物３１がＢＮ’酸化物３５上の二つ
の隣接第一ポリシリコン層間の長溝に全スペースを占有
するようになされる他は第２図のそれに同様である。こ
のことは、酸化物エツチングの後に残っている側壁酸化
物が第一ポリシリコン層の二つの部分間の全スペースを
充満するように、二つの隣接第一ポリシリコン層３３の
二つの部分間に厚い酸化物層を付着することにより達成
される。この方法は、第二ポリシリコン層３９と基板に
埋められたＮ゛ビツト線の間の実効酸化物厚を増加させ
る。酸化物の増加した厚さは、制御ゲートのキャパシタ
ンスをビット線寄生キャパシタンスと同じくし、これに
よりデバイスのプログラミングと読取り速度とを増加さ
せる。
の実施例は側壁酸化物３１がＢＮ’酸化物３５上の二つ
の隣接第一ポリシリコン層間の長溝に全スペースを占有
するようになされる他は第２図のそれに同様である。こ
のことは、酸化物エツチングの後に残っている側壁酸化
物が第一ポリシリコン層の二つの部分間の全スペースを
充満するように、二つの隣接第一ポリシリコン層３３の
二つの部分間に厚い酸化物層を付着することにより達成
される。この方法は、第二ポリシリコン層３９と基板に
埋められたＮ゛ビツト線の間の実効酸化物厚を増加させ
る。酸化物の増加した厚さは、制御ゲートのキャパシタ
ンスをビット線寄生キャパシタンスと同じくし、これに
よりデバイスのプログラミングと読取り速度とを増加さ
せる。
また、埋められたＮ＋酸化物層３５の厚さは、プログラ
ミングあるいは読取り速度を低減させることなく、最終
側壁酸化物の厚さと同一の厚さほど減少させられる。酸
化物層３５の厚さの減少はより浅いＦＡＭＯ３のソース
／ドレインを生ずる（Ｎ”ビット線）。より浅いＦＡ’
ＭＯ３のソース／トレインは短チヤネル効果を低減させ
、実効チャネル長とセルのサイズとの低減を可能とする
。
ミングあるいは読取り速度を低減させることなく、最終
側壁酸化物の厚さと同一の厚さほど減少させられる。酸
化物層３５の厚さの減少はより浅いＦＡＭＯ３のソース
／ドレインを生ずる（Ｎ”ビット線）。より浅いＦＡ’
ＭＯ３のソース／トレインは短チヤネル効果を低減させ
、実効チャネル長とセルのサイズとの低減を可能とする
。
また低減された接合の深さはプログラミングの速度を増
加させる。
加させる。
電解酸化物領域上のフィラメント形成を実質的に低減す
る半導体製造の方法が与えられていることが判る。
る半導体製造の方法が与えられていることが判る。
本発明はその好適な実施例に関して説明されてきたが、
当業者には多くの変更態様や修正態様が直ちに想起でき
ることであろう。それゆえ添付の特許請求の範囲がそれ
ら変更態様や修正態様などすべてを含む従来技術に鑑み
て可能な限り広汎に解釈されることを意図する。
当業者には多くの変更態様や修正態様が直ちに想起でき
ることであろう。それゆえ添付の特許請求の範囲がそれ
ら変更態様や修正態様などすべてを含む従来技術に鑑み
て可能な限り広汎に解釈されることを意図する。
以上の記載に関連して、以下に各項を開示する。
１、 半導体基板からポリシリコンを除去する方法にお
いて、 ａ）半導体基板上に第一の電気的伝導性をもつ層を形成
し、前記第一層が露呈した垂直またはやや後退した側壁
をもつことと、 ｂ）前記第一層の前記露呈側壁上に酸化物の層を形成す
ることと、 Ｃ）前記側壁上の前記酸化物層と前記第一層の露呈表面
との上に絶縁物質層を形成することと、 ｄ）前記第一層のパターン化した部分を除去することと
を含むことを特徴とする方法。
いて、 ａ）半導体基板上に第一の電気的伝導性をもつ層を形成
し、前記第一層が露呈した垂直またはやや後退した側壁
をもつことと、 ｂ）前記第一層の前記露呈側壁上に酸化物の層を形成す
ることと、 Ｃ）前記側壁上の前記酸化物層と前記第一層の露呈表面
との上に絶縁物質層を形成することと、 ｄ）前記第一層のパターン化した部分を除去することと
を含むことを特徴とする方法。
２．０）方法（ｄ）に先立ち、前記絶縁物質上に第二電
気的伝導層を形成することと、 ｆ）前記第二層のパターン化した部分を除去することと
、 ｇ）前記側壁に沿うものの他は絶縁層を除去することと
、 Ｑ ｈ）前記第一層を除去することとをさらに含むことを特
徴とする前記第１項記載の方法。
気的伝導層を形成することと、 ｆ）前記第二層のパターン化した部分を除去することと
、 ｇ）前記側壁に沿うものの他は絶縁層を除去することと
、 Ｑ ｈ）前記第一層を除去することとをさらに含むことを特
徴とする前記第１項記載の方法。
３、前記第一層がポリシリコンであることを特徴とする
前記第１項記載の方法。
前記第１項記載の方法。
４、 前記第一層と第二層とがポリシリコンであること
を特徴とする前記第２項記載の方法。
を特徴とする前記第２項記載の方法。
５、段階（ｃ）が異方性酸化物エツチング剤で前記酸化
物層をエツチングすることを含み、段階（ｄ）が異方性
エツチング剤で前記第一層を工・ノチングすることを含
むこととを特徴とする前記第１項記載の方法。
物層をエツチングすることを含み、段階（ｄ）が異方性
エツチング剤で前記第一層を工・ノチングすることを含
むこととを特徴とする前記第１項記載の方法。
６４ 段階（ｃ）が異方性酸化物エツチング剤で前記
酸化物層をエツチングすることを含み、段階（ｄ）が異
方性エツチング剤で前記第一層を工・ノチングすること
を含むこととを特徴とする前記第２項記載の方法。
酸化物層をエツチングすることを含み、段階（ｄ）が異
方性エツチング剤で前記第一層を工・ノチングすること
を含むこととを特徴とする前記第２項記載の方法。
７゜段階（ｃ）が異方性酸化物エツチング剤で前記酸化
物層をエツチングすることを含み、段階（ｄ）が前記異
方性シリコンエツチング剤で前記第一層をエツチングす
ることを含むこととを特徴とする前記第３項記載の方法
。
物層をエツチングすることを含み、段階（ｄ）が前記異
方性シリコンエツチング剤で前記第一層をエツチングす
ることを含むこととを特徴とする前記第３項記載の方法
。
８、段階（ｃ）が異方性酸化物エツチング剤で前記酸化
物層をエツチングすることを含み、段階（ｄ）が異方性
シリコンエツチング剤で前記第一ポリシリコン層をエツ
チングすることを含むこととを特徴とする前記第４項記
載の方法。
物層をエツチングすることを含み、段階（ｄ）が異方性
シリコンエツチング剤で前記第一ポリシリコン層をエツ
チングすることを含むこととを特徴とする前記第４項記
載の方法。
９、段階（ｆ）が異方性エツチング剤で前記第二層をエ
ツチングすることと異方性絶縁層工・７チング剤で前記
絶縁層を除去することとを含むことを特徴とする前記第
２項記載の方法。
ツチングすることと異方性絶縁層工・７チング剤で前記
絶縁層を除去することとを含むことを特徴とする前記第
２項記載の方法。
１０、段階（ｆ）が異方性シリコンエツチング剤で前記
第二ポリシリコン層をエツチングすることと異方性絶縁
層エツチング剤で前記絶縁層を除去することとを含むこ
とを特徴とする前記第４項記載の方法。
第二ポリシリコン層をエツチングすることと異方性絶縁
層エツチング剤で前記絶縁層を除去することとを含むこ
とを特徴とする前記第４項記載の方法。
１１、段階（ｆ）が異方性酸化物エツチング剤で前記第
二層をエツチングすることと異方性絶縁層エツチング剤
で前記絶縁層を除去することとを含むことを特徴とする
前記第６項記載の方法。
二層をエツチングすることと異方性絶縁層エツチング剤
で前記絶縁層を除去することとを含むことを特徴とする
前記第６項記載の方法。
１２、段階（ｆ）が異方性シリコンエツチング剤で前記
第二ポリシリコン層をエツチングすることと異方性絶縁
層エツチング剤が前記絶縁層を除去することとを含むこ
とを特徴とする前記第８項記載の方法。
第二ポリシリコン層をエツチングすることと異方性絶縁
層エツチング剤が前記絶縁層を除去することとを含むこ
とを特徴とする前記第８項記載の方法。
１３、さらに、堀領域上の段階（ａ）の前記第一層と前
記電界酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁−１延びる段階（ｂ）の前記酸化物層
とを同時に形成し、前記酸化物層の残る部分よりはるか
に厚い厚さの前記側壁間に延びる前記酸化物層の前記部
分を含むことを特徴とする前記第１項記載の方法。
記電界酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁−１延びる段階（ｂ）の前記酸化物層
とを同時に形成し、前記酸化物層の残る部分よりはるか
に厚い厚さの前記側壁間に延びる前記酸化物層の前記部
分を含むことを特徴とする前記第１項記載の方法。
１４、さらに、堀領域上の段階（ａ）の前記第一層と前
記電界酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残る部分よりはるかに
厚い厚さの前記側壁間に延びる前記酸化物層の前記部分
を含むことを特徴とする前記第２項記載の方法。
記電界酸化物上の前記第一層の側壁から前記堀領域上の
前記第一層の側壁へ延びる段階（ｂ）の前記酸化物層と
を同時に形成し、前記酸化物層の残る部分よりはるかに
厚い厚さの前記側壁間に延びる前記酸化物層の前記部分
を含むことを特徴とする前記第２項記載の方法。
１５、さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電界酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成し
、前記酸化物層の残りの部分よりはるかに厚い厚さの前
記側壁間に延びる前記酸化物層の前記部分を含むことを
特徴とする前記第３項記載の方法。
リコン層と前記電界酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成し
、前記酸化物層の残りの部分よりはるかに厚い厚さの前
記側壁間に延びる前記酸化物層の前記部分を含むことを
特徴とする前記第３項記載の方法。
１６、さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電界酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成し
、前記酸化物層の残りの部分よりはるかに厚い厚さの前
記側壁間に延びる前記酸化物層の前記部分を含むことを
特徴とする前記第４項記載の方法。
リコン層と前記電界酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域上の前記第一ポリシリコン層の側
壁へ延びる段階（ｂ）の前記酸化物層とを同時に形成し
、前記酸化物層の残りの部分よりはるかに厚い厚さの前
記側壁間に延びる前記酸化物層の前記部分を含むことを
特徴とする前記第４項記載の方法。
１７、さらに、堀領域上に段階（ａ）の１１１記第一層
と前記電界酸化物上の前記第一層の側壁から前記堀領域
上の前記第一層の側壁へ延びる段階（ｂ）の前記酸化物
層とを同時に形成し、前記酸化物層の残りの部分よりは
るかに厚い厚さの前記側壁間に延びる前記酸化物層の前
記部分を含むことを特徴とする前記第６項記載の方法。
と前記電界酸化物上の前記第一層の側壁から前記堀領域
上の前記第一層の側壁へ延びる段階（ｂ）の前記酸化物
層とを同時に形成し、前記酸化物層の残りの部分よりは
るかに厚い厚さの前記側壁間に延びる前記酸化物層の前
記部分を含むことを特徴とする前記第６項記載の方法。
１８、さらに、堀領域上に段階（ａ）の前記第一ポリシ
リコン層と前記電界酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域」二の前記第一・ポリシリコン層
の側壁へ延びる段階（ｂ）の前記酸化物層とを同時に形
成し、前記酸化物層よりはるかに厚い厚さの前記側壁間
に延びる前記酸化物層の前記部分を含むことを特徴とす
る前記第８項記載の方法。
リコン層と前記電界酸化物上の前記第一ポリシリコン層
の側壁から前記堀領域」二の前記第一・ポリシリコン層
の側壁へ延びる段階（ｂ）の前記酸化物層とを同時に形
成し、前記酸化物層よりはるかに厚い厚さの前記側壁間
に延びる前記酸化物層の前記部分を含むことを特徴とす
る前記第８項記載の方法。
１９、実質的にフィラメント無しの半導体集積回路にお
いて、 ａ）半導体基板上の一部分に第一ポリシリコン層を形成
することと、 ｂ）前記第一ポリシリコン層の側壁に側壁酸化物を形成
することと、 Ｃ）前記第一ポリシリコン層から絶縁なされ前記側壁に
沿い延びる第二ポリシリコン層を形成することと、 ｄ）前記第一ポリシリコン層と第二ポリシリコン層との
パターン化された部分を除去することとを含むことを特
徴とする方法。
いて、 ａ）半導体基板上の一部分に第一ポリシリコン層を形成
することと、 ｂ）前記第一ポリシリコン層の側壁に側壁酸化物を形成
することと、 Ｃ）前記第一ポリシリコン層から絶縁なされ前記側壁に
沿い延びる第二ポリシリコン層を形成することと、 ｄ）前記第一ポリシリコン層と第二ポリシリコン層との
パターン化された部分を除去することとを含むことを特
徴とする方法。
２０、前記第一ポリシリコン層と第二ポリシリコン層と
が段階（ｄ）にて同時に除去されることを特徴とする前
記第１９項記載の方法。
が段階（ｄ）にて同時に除去されることを特徴とする前
記第１９項記載の方法。
２１、段階（ｄ）が前記第一ポリシリコン層と第二ポリ
シリコン層とを異方性シリコンエツチング剤でエツチン
グすることを含むことを特徴とする前記第１９項記載の
方法。
シリコン層とを異方性シリコンエツチング剤でエツチン
グすることを含むことを特徴とする前記第１９項記載の
方法。
２２、段階（ｄ）が前記第一ポリシリコン層と第二ポリ
シリコン層とを異方性シリコンエツチング剤でエツチン
グすることを含むことを特徴とする前記第２０項記載の
方法。
シリコン層とを異方性シリコンエツチング剤でエツチン
グすることを含むことを特徴とする前記第２０項記載の
方法。
２３゜
本開示は、後に続く中間絶縁層の形成と、第二ポリシリ
コン層の形成と、電界酸化物上の全てのポリシリコンを
除去するために与えられる後の異方性エツチングとに先
立ち、第一ポリシリコン層の側壁に側壁酸化物が形成さ
れる半導体デバイスのＢＮ”酸化物上のフィラメント形
成を低減するための方法に関する。
コン層の形成と、電界酸化物上の全てのポリシリコンを
除去するために与えられる後の異方性エツチングとに先
立ち、第一ポリシリコン層の側壁に側壁酸化物が形成さ
れる半導体デバイスのＢＮ”酸化物上のフィラメント形
成を低減するための方法に関する。
第１図は従来技術の半導体素子をもつ半導体チップ部分
の平面図であり、第一ポリシリコン層と第二ポリシリコ
ン層によりＢＮ’酸化物（埋め込まれたＢＮ”酸化物）
上に形成されたフィラメントを示す図である。 第２ａ図から２ｈ図は本発明に基づく半導体デバイスを
製造するために必要となる工程段階を示す一連の概略図
である。 第３図は本発明に基づく半導体デバイスの第二実施例の
概略図である。 １・・・・・・第一ポリシリコン層 ２・・・・・・第二ポリシリコン層 ５．６・・・・・・フィラメント １１・・・・・・ＢＮ”酸化物 １３・・・・・・第一ポリシリコン層 １５・・・・・・酸化物。
の平面図であり、第一ポリシリコン層と第二ポリシリコ
ン層によりＢＮ’酸化物（埋め込まれたＢＮ”酸化物）
上に形成されたフィラメントを示す図である。 第２ａ図から２ｈ図は本発明に基づく半導体デバイスを
製造するために必要となる工程段階を示す一連の概略図
である。 第３図は本発明に基づく半導体デバイスの第二実施例の
概略図である。 １・・・・・・第一ポリシリコン層 ２・・・・・・第二ポリシリコン層 ５．６・・・・・・フィラメント １１・・・・・・ＢＮ”酸化物 １３・・・・・・第一ポリシリコン層 １５・・・・・・酸化物。
Claims (1)
- （１）半導体基板からポリシリコンを除去する方法にお
いて、 （ａ）半導体基板上に第一の電気的伝導性をもつ層を形
成し、前記第一層が露呈した垂直またはやや後退した側
壁をもつことと、 （ｂ）前記第一層の前記露呈側壁上に酸化物の層を形成
することと、 （ｃ）前記側壁上の前記酸化物層と前記第一層の露呈表
面との上に絶縁物質層を形成することと、 （ｄ）前記第一層のパターン化した部分を除去すること
とを含むことを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/937,758 US4749443A (en) | 1986-12-04 | 1986-12-04 | Sidewall oxide to reduce filaments |
| US937758 | 1986-12-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63155769A true JPS63155769A (ja) | 1988-06-28 |
| JP2865289B2 JP2865289B2 (ja) | 1999-03-08 |
Family
ID=25470354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62307357A Expired - Lifetime JP2865289B2 (ja) | 1986-12-04 | 1987-12-04 | フローティングゲート素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4749443A (ja) |
| JP (1) | JP2865289B2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4878996A (en) * | 1986-12-04 | 1989-11-07 | Texas Instruments Incorporated | Method for reduction of filaments between electrodes |
| FR2634318B1 (fr) * | 1988-07-13 | 1992-02-21 | Commissariat Energie Atomique | Procede de fabrication d'une cellule de memoire integree |
| IT1227989B (it) * | 1988-12-05 | 1991-05-20 | Sgs Thomson Microelectronics | Matrice di celle di memoria eprom con struttura a tovaglia con migliorato rapporto capacitivo e processo per la sua fabbricazione |
| US5296396A (en) * | 1988-12-05 | 1994-03-22 | Sgs-Thomson Microelectronics S.R.L. | Matrix of EPROM memory cells with a tablecloth structure having an improved capacitative ratio and a process for its manufacture |
| US5010028A (en) * | 1989-12-29 | 1991-04-23 | Texas Instruments Incorporated | Method of making hot electron programmable, tunnel electron erasable contactless EEPROM |
| US5204835A (en) * | 1990-06-13 | 1993-04-20 | Waferscale Integration Inc. | Eprom virtual ground array |
| US5151375A (en) * | 1990-06-13 | 1992-09-29 | Waferscale Integration, Inc. | EPROM virtual ground array |
| JP3002309B2 (ja) * | 1990-11-13 | 2000-01-24 | ウエハスケール インテグレーション， インコーポレイテッド | 高速ｅｐｒｏｍアレイ |
| US5285131A (en) * | 1990-12-03 | 1994-02-08 | University Of California - Berkeley | Vacuum-sealed silicon incandescent light |
| US5493177A (en) * | 1990-12-03 | 1996-02-20 | The Regents Of The University Of California | Sealed micromachined vacuum and gas filled devices |
| US5327378A (en) * | 1992-03-04 | 1994-07-05 | Waferscale Integration, Inc. | Easily manufacturable compact EPROM |
| US5397725A (en) * | 1993-10-28 | 1995-03-14 | National Semiconductor Corporation | Method of controlling oxide thinning in an EPROM or flash memory array |
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