KR0170509B1 - 마스크롬 제조방법 - Google Patents
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Abstract
본 발명은 낸드형 마스크롬 제조 방법에 있어서, 반도체 기판(11)을 선택적으로 식각하여 돌출부를 가지도록 단차를 형성하는 제1단계; 상기 반도체 기판의 돌출부 측벽에 절연층 스페이서(12')를 형성하는 제2단계; 및 노출된 상기 기판의 표면에 게이트 산화층(14)을 형성한 후, 게이트 전극(15, 16)을 형성하는 제3단계를 포함하는 것을 특징으로 하는 마스크롬 제조 방법에 관한 것으로, 종래에 비하면 약 30%정도의 셀 면적을 감소시킬 수 있어 집적도를 향상시키며, 접적화시버즈 빅에 의한 액티브 영역의 감소를 고려할 필요 없고, 또한 얕은 결함 트랜지스터로 메모리 셀을 구성할 경우, 기판의 식각 깊이를 낮출 수 있어, 소자간 단차를 감소시킬 수 있도록 한 것이다.
Description
제1도는 종래 마스크롬의 평면도.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 마스크롬의 제조 과정도.
제3도는 본 발명에 의해 마스크롬의 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 기판 12' : 질화층 스페이서
14 : 게이트 산화층 15 : 폴리실리콘층
16 : 텅스턴 실리사이드 층
본 발명은 마스크롬 제조 방법에 관한 것으로, 특히 낸드(NAND)형 마스크롬 제조 방법에 관한 것이다.
제1도는 종래 NAND형 마스크롬의 일예시 평면도로서, 이를 참조로 하여 종래 기술을 살펴보기로 한다.
종래에는 도면에 도시된 바와 같이 액티브 영역(2), 필드 산화 영역(1) 및 게이트 영역(3)으로 형성된다.
이때, 필드 산화막 영역(1)은 소자간을 전기적으로 절연시켜 주는 역할을 수행한다.
그러나, 필드 산화 영역은 실제메모리 셀 지역의 상당 부분을 차지할 뿐만 아니라, 버즈 빅(bird's beak)의 발생으로 인하여 집적도를 저하시키게 되는 문제점을 초래한다. 이러한 문제점은 전체 칩 사이즈를 증가시키는 주 원인이 된다.
따라서, 본 발명은 상기 제반 문제점을 해결하기 위하여 안출된 것으로, 기판을 식각하여 단차를 생성시킨 후 단차 측벽에 절연 스페이서를 형성하여 인접하는 셀 스트링간을 전기적으로 격리시킴으로써, 집적도를 향상시키는 마스크롬 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 당성하기 위하여 본 발명은, 낸드형 마스크롬 제조 방법에 있어서, 반도체 기판을 선택적으로 식각하여 돌출부를 가지도록 단차를 형성하는 제1 단계; 상기 반도체 기판의 돌출부 측벽에 절연층 스페이서를 형성하는 제2 단계; 및 노출된 상기 기판의 표면에 게이트 산화층을 형성한 후, 게이트 전극을 형성하는 제3 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제2a도 내지 제2d도는 본 발명의 일실시예에 따른 NAND형 마스크롬의 제조 과정도이다.
본 실시예는 먼저, 제2a도에 도시된 바와 같이 실리콘 기판(11)을 선택적으로 식각하여 돌출부를 가지도록 단차를 형성한다.
이어서, 제2b도에 도시된 바와 같이 단차가 형성된 기판(11)의 표면을 따라 절연층인 질화층(12)을 형성한다.
계속해서, 제2c도에 도시된 바와 같이 전면 식각을 수행하여 돌출부의 측벽에 질화층 스페이서(12')를 형성한다. 이때, 노출되는 기판(11)의 표면에는 산화층(13)이 얇게 형성되어 표면을 안정화 시킨다. 이 산화층(13)은 습식식각 법으로 제거한다. 질화층 스페이서(12')의 크기는 노출되는 기판(11)의 크기(A,A')가 동일하도록, 즉 A=A'가 되도록 한다.
다음으로, 제2d도에 도시된 바와 같이 노출된 기판의 표면에 게이트 산화층(14)을 형성한 후, 전체구조 상에 폴리실리콘층(15), 텅스턴 실리사이드층(16)이 차례로 적층된 구조의 게이트 전극을 형성한다.
전술한 과정을 거쳐 제조되는 마스크롬에 있어서, 특히 제2d 도에 도시된 바와 같이 질화층 스페이서(12')가 소자간 분리층으로 사용됨으로써, 평면적으로 차지하는 면적이 종래 필드 산화층에 비해 작을 것임이 분명하다. 특히, 본 발명은 버즈 빅이 존재하지 않아 보다 넓은 액티브 영역을 확보할 수 있도록 한다. 이러한 특징은 본 마스크롬의 평면도인 제3 도를 살펴보면 쉽게 알 수 있다. 참고적으로, 도면(제3 도)에서 21은 돌출부, 22는 식각되어 단차를 형성하는 부분, 23은 게이트 전극, 24는 전원 전압(Vcc)콘택부, 25는 비트 라인(bit line)콘택부를 각각 나타낸다.
상기와 같이 이루어지는 본 발명은 다음의 효과가 있다.
첫째, 종래에 비하여 약 30% 정도의 셀 면적을 감소시킬 수 있어 집적도를 향상시킨다.
둘째, 집적화시 버즈 빅에 의한 액티브 영역의 감소를 고려할 필요없다.
셋째, 얕은 결합(shallow junction) 트랜지스터로 메모리 셀을 구성할 경우, 기판의 식각 깊이를 낮출 수 있어, 소자간 단차를 감소시킬 수 있다.
Claims (2)
- 낸드형 마스크롬 제조 방법에 있어서, 반도체 기판을 선택적으로 식각하여 돌출부를 가지도록 단차를 형성하는 제1단계; 상기 반도체 기판의 돌출부 측벽에 절연층 스페이서를 형성하는 제2단계; 및 노출된 상기 기판의 표면에 게이트 산화층을 형성한 후, 게이트 전극을 형성하는 제3단계를 포함하는 것을 특징으로 하는 마스크롬 제조 방법.
- 제1항에 있어서, 상기 절연층 스페이서는 질화층 스페이서인 것을 특징으로 하는 마스크롬 제조 방법.
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