KR20020061255A - 고전압 트랜지스터와 저전압 트랜지스터를 갖는 반도체소자 및 그 제조방법 - Google Patents
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Abstract
고전압 트랜지스터와 저전압 트랜지스터를 동시에 갖는 반도체 소자 및 그 제조방법이 개시되어 있다. 그 제조방법은, 서로 다른 두께의 게이트절연막을 가지며, 두꺼운 제1 게이트절연막을 갖는 제1 트랜지스터와, 제1 게이트절연막보다 얇은 제2 게이트절연막을 갖는 제2 트랜지스터를 포함하는 반도체 소자의 제조방법에 있어서, 반도체기판 상에 제1 내지 제3 절연막을 형성하는 단계와, 제1 트랜지스터의 게이트 영역의 제3 및 제2 절연막을 식각하는 단계와, 제2 및 제3 절연막의 측면에 스페이서를 형성하는 단계와, 반도체기판을 산화시켜 제1 게이트절연막을 형성하는 단계와, 제3 내지 제1 절연막을 식각하는 단계와, 결과물 상에 제2 게이트절연막을 형성하는 단계로 이루어진다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 특히 고전압 트랜지스터와 저전압 트랜지스터를 동시에 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
플래쉬(flash) 메모리소자는 터널링(tunneling)에 의해 데이터를 저장 및 소거하는 셀 트랜지스터와 이의 구동을 위한 주변회로로 구성되어 있다. 주변회로부에는 저전압이 인가되는 저전압 트랜지스터와, 터널링시 필요한 20V 정도의 고전압에 내성을 가진 고전압 트랜지스터가 존재한다.
고전압 트랜지스터의 경우, 고전압에 내성을 가지기 위해서는 300Å 정도의 두꺼운 게이트산화막을 필요로 한다. 그러나, 이렇게 두꺼운 게이트산화막은 후속 공정에서 소오스/드레인 영역에 오믹콘택(ohmic contact) 형성을 위한 이온주입시 주입에너지를 높게 해야 하는 문제점을 유발하며, 이는 얕은 접합(shallow junction)을 필요로 하는 고집적 플래쉬 메모리소자의 개발에 제한을 준다.
이의 개선을 위한 종래의 일 방법을 보면, 도 1에 도시된 바와 같이, 먼저 반도체기판(2) 상에 두께가 두꺼운 고전압 트랜지스터의 게이트산화막(이하, "고전압 게이트산화막"이라 칭함)(4a)을 성장시킨다. 사진공정 및 습식식각 공정을 이용하여 콘택이 형성될 부분의 고전압 게이트산화막을 제거한 후, 두께가 얇은 저전압 트랜지스터의 게이트산화막(이하, "저전압 게이트산화막"이라 칭함)(4b)을 성장시킨다. 이 때, 게이트에 인접한 소오스/드레인 영역은 두꺼운 산화막(4a)에 의해 얕은 접합이 가능해지며 콘택 주위의 소오스/드레인 영역은 얇은 산화막(4b)에 의해 깊은 접합에 의한 오믹 콘택의 형성이 가능해진다(국내 출원번호 97-80849호 참조). 참조번호 "6"은 게이트용 도전층을 나타낸다.
그러나, 이 공정을 자기정합-쉘로우 트렌치 소자분리(self-align shallow trench isolation) 공정에 적용할 경우, 화학적 물리적 연마(Chemical Mechanical Polishing: CMP) 공정 후 도 2와 같이 고전압 영역에서 게이트산화막(4a)과 필드산화막(8a) 사이의 단차(참조부호 "a")가 저전압 영역에서의 단차(참조부호 "A)에 비해 부족하여 고전압 게이트산화막의 불량(fail)을 야기할 수 있다. 참조번호 "6a" 및 "6b"는 각각 고전압 트랜지스터의 게이트와 저전압 트랜지스터의 게이트를 나타내고, "8a" 및 "8b"는 필드산화막을 나타낸다.
현재 자기정합-쉘로우 트렌치 소자분리(self-align STI) 기술을 적용하고 있는 256Mb 이상의 고집적 플래쉬 메모리에서는, 이러한 단차 문제를 줄이기 위하여 고전압 리세스(recess)라는 공정을 진행하고 있는데, 도면을 참조하여 보다 상세히 설명한다.
도 3a 내지 도 3f는 종래의 고전압 리세스 공정을 설명하기 위한 단면도들로서, 국내 출원번호 제99-61929호를 참조하였다.
도 3a를 참조하면, 반도체기판(12)의 표면을 산화시켜 패드 산화막(14)을 110Å 정도 성장시킨 후, 실리콘질화막(SiN)(16)과 중온산화막(MTO)(18)을 각각 100Å씩 차례로 증착하여 하드 마스크를 형성한다. 이어서, 고전압 트랜지스터 영역을 리세스시키기 위한 포토레지스트 패턴(20)을 형성한 다음, 상기 포토레지스트 패턴(20)을 마스크로 사용하여 상기 중온산화막(18)을 습식식각한다.
도 3b를 참조하면, 포토레지스트 패턴을 제거한 후, 패터닝된 중온산화막을 마스크로 사용하여 실리콘질화막(16)을 식각한다. 다음에, 식각된 실리콘질화막(16)을 마스크로 사용하여 노출된 영역의 패드산화막(14)을 제거한다. 이 때, 잔류하던 중온산화막도 함께 식각되어 제거된다.
도 3c 내지 도 3e를 참조하면, 고전압 게이트산화막(22a)을 450Å 정도 성장시킨 다음(도 3c), 불산(HF) 용액과 인산을 사용하여 실리콘질화막을 제거하고, 이어서 상기 고전압 게이트산화막(22a)을 150Å 정도 식각한다(도 3d). 이어서, 결과물의 전면에 저전압 게이트산화막(22b)을 75Å 정도 성장시킨다(도 3e).
도 3f를 참조하면, 고전압 트랜지스터 영역에 폴리실리콘(24)과 텅스텐 실리사이드(26)로 이루어진 게이트를 형성한 다음, 상기 반도체기판에 불순물을 이온주입하여 소오스/드레인 영역(도시되지 않음)을 형성한다. 기판에 층간 절연막을 적층하고, 저전압 트랜지스터 영역에 콘택(28)을 형성한다. 도시된 바와 같이, 소오스/드레인 영역을 형성하기 위한 이온주입시 콘택이 형성될 영역에는 75Å의 저전압 게이트산화막(22b)이 형성되어 있기 때문에, 콘택 형성시 약간의 반도체기판의 손실이 있어도 충분히 오믹콘택을 형성할 수 있다.
그러나, 상기한 방법은 도 3c 및 도 3d에 도시된 바와 같이, 버즈비크(bird's beak)와 스네이크 헤드(snake head) 현상으로 인해 고전압 산화막과 저전압 산화막의 경계부위에 국부적으로 산화막 두께의 차이를 발생시킨다. 이러한, 산화막 두께의 차이로 인해, 불순물 이온주입시 경계부위에서 실리콘 기판에 대한 불순물의 주입이 억제되고 도 3e와 같이 저전압 산화막과 고전압 산화막의 경계부위에서 불순물의 농도 프로파일(profile)(참조부호 "L1")이 산화막 하부에 걸치게 된다. 이는, 도 3f에 도시된 바와 같이 저전압 산화막과 고전압 산화막의 경계부위에 급격한 얕은 접합을 형성시켜(원으로 표시됨) 트랜지스터의 전류를 감소시키는 원인을 초래한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 저전압 트랜지스터와 저전압 게이트산화막과 고전압 게이트산화막의 경계부위에서 급격한 얕은 접합이 발생하는 것을 개선하여 트랜지스터의 전류가 감소하는 것을 방지할 수 있는 구조의 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 저전압 게이트산화막과 고전압 게이트산화막의 경계부위에서 급격한 얕은 접합이 발생하는 것을 개선하여 트랜지스터의 전류가 감소하는 것을 방지할 수 있는 구조의 반도체 소자의 적합한 제조방법을 제공하는 것이다.
도 1 및 도 2는 종래의 플래쉬 메모리의 제조방법의 문제점을 설명하기 위한 단면도들이다.
도 3a 내지 도 3f는 종래의 고전압 리세스 공정을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명에 의한 반도체 메모리소자의 제조방법을 설명하기 위한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 반도체 소자는, 서로 다른 두께의 게이트절연막을 가지며, 두꺼운 제1 게이트절연막을 갖는 제1 트랜지스터와, 상기 제1 게이트절연막보다 얇은 제2 게이트절연막을 갖는 제2 트랜지스터로 구성된 반도체 소자에 있어서, 상기 제1 게이트절연막의 바닥면이 상기 제2 게이트절연막의 바닥면보다 낮고, 상기 제1 트랜지스터의 활성영역에는 상기 제2 게이트절연막이 형성되어 있으며, 상기 제1 게이트절연막과 제2 게이트절연막의 경계부분이 상기 제1 게이트절연막보다 얇은 두께를 갖는 것을 특징으로 한다.
상기 다른 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조방법은, 서로 다른 두께의 게이트절연막을 가지며, 두꺼운 제1 게이트절연막을 갖는 제1 트랜지스터와, 상기 제1 게이트절연막보다 얇은 제2 게이트절연막을 갖는 제2 트랜지스터를 포함하는 반도체 소자의 제조방법에 있어서, 반도체기판 상에 제1 내지 제3 절연막을 형성하는 단계와, 제1 트랜지스터의 게이트 영역의 제3 및 제2 절연막을식각하는 단계와, 제2 및 제3 절연막의 측면에 스페이서를 형성하는 단계와, 반도체기판을 산화시켜 제1 게이트절연막을 형성하는 단계와, 제3 내지 제1 절연막을 식각하는 단계와, 결과물 상에 제2 게이트절연막을 형성하는 단계를 포함한다.
본 발명에 있어서, 상기 제3 절연막은 소정의 식각공정에 대해 상기 제2 절연막과 식각률이 다르며, 상기 제1 절연막과 식각률이 비슷한 물질로 형성한다. 이 때,상기 제1 및 제3 절연막은 산화막으로 형성하고, 상기 제2 절연막은 질화막으로 형성하는 것이 바람직하다. 그리고, 상기 스페이서는 산화공정시 산화가 가능한 물질로 형성하는데, 예를 들어 폴리실리콘으로 형성할 수 있다. 그리고, 상기 제1 내지 제3 절연막은 등방성 습식식각으로 식각하는 것이 바람직하다.
본 발명에 따르면, 고전압과 저전압 게이트산화막의 경계부위에서의 급격한 얕은 접합의 형성을 방지하여 트랜지스터의 전류가 감소하는 문제를 해소할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 4a 내지 도 4e는 본 발명에 의한 고전압 트랜지스터와 저전압 트랜지스터를 갖는 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체기판(42)의 표면을 산화시켜 패드 산화막(44)을 110Å 정도 성장시킨 후, 예를 들어 실리콘질화막(46)과 중온산화막(MTO)(48)을 100Å과 80Å 정도씩 차례로 증착하여 하드 마스크를 형성한다. 이어서, 고전압 트랜지스터 영역을 리세스(recess)시키기 위한 포토레지스트 패턴(50)을 형성한 다음, 상기 포토레지스트 패턴(50)을 마스크로 사용하여 상기 중온산화막(48)을 습식식각한다.
도 4b를 참조하면, 포토레지스트 패턴을 제거한 후, 패터닝된 중온산화막을 마스크로 사용하여 실리콘질화막(46)을 식각한다. 다음에, 식각된 실리콘질화막(46)을 마스크로 사용하여 노출된 영역의 패드산화막(44)을 80Å 정도 식각한다. 이 때, 잔류하던 80Å 두께의 중온산화막도 함께 식각되어 제거된다.
결과물의 전면에, 산화가 가능하며 소정의 식각공정에서 실리콘질화막(46)과 패드산화막(44)에 대해 식각 선택비를 갖는 물질, 예를 들어 폴리실리콘을 700Å 정도의 두께로 증착한 다음, 상기 폴리실리콘막에 대해 이방성 식각을 실시하여 상기 패터닝된 실리콘질화막(46)과 패드산화막(44)의 측벽에 스페이서(52)를 형성한다.
도 4c를 참조하면, 상기 이방성 식각공정시 손상되었던 노출된 패드산화막을 습식식각으로 제거한다. 반도체기판의 표면을 산화시켜 450Å 정도 두께의 게이트산화막(54)을 형성한다. 이 때, 가산화물질, 즉 폴리실리콘으로 이루어진 스페이서도 산화되는데, 이로 인해 버즈비크의 형성이 억제된다.
도 4d를 참조하면, 불산(HF), SC1 및 인산용액을 사용하여 실리콘질화막을 제거하고 상기 게이트산화막을 150Å 정도 식각한다. 이 때, 스페이서가 산화되었던 부분의 식각률은 반도체기판이 산화된 부분의 식각률보다 높기 때문에, 스페이서가 산화된 부분이 대부분 제거된다.
도 4e를 참조하면, 결과물의 전면에 산화막을 75Å 정도 성장시킨다. 그러면, 저전압 트랜지스터 영역에서는 이전 공정에서 산화막의 대부분이 제거되었기때문에 75Å 정도의 얇은 저전압 게이트산화막(56)이 형성되고, 고전압 트랜지스터 영역에서는 게이트산화막(54a)이 더욱 두꺼워진다. 다음, 고전압 트랜지스터 영역에, 예를 들어 폴리실리콘(58)과 텅스텐 실리사이드(WSi)(60)로 이루어진 게이트를 형성한다. 이어서, 상기 반도체기판에 불순물을 이온주입하여 소오스/드레인 영역(도시되지 않음)을 형성한 다음, 저전압 트랜지스터 영역에 콘택(62)을 형성한다.
도면 참조부호 "L2"는 소오스/드레인 영역을 형성하기 위하여 주입된 불순물(인)의 농도 프로파일을 도시한 것으로, 고전압 영역과 저전압 영역의 경계부위에서의 산화막의 두께증가에 의해 불순물의 농도 프로파일이 산화막에 걸치는 치우치는 현상이 개선되었음을 알 수 있다.
이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않으며 본 발명이 속하는 기술적 사상내에서 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.
상술한 본 발명에 의한 반도체 소자 및 그 제조방법에 의하면, 이와 같이 본 발명에서는 도 4d에 도시된 바와 같이, 스페이서가 산화된 부분의 식각률이 반도체기판이 산화된 부분의 식각률보다 높기 때문에 고전압 트랜지스터보다 낮은 두께의 산화막을 형성할 수 있다. 이에 따라, 종래의 고전압 리세스 공정에서 나타나는 버즈비크 현상이나 스네이크 헤드에 의한 국부적인 산화막 두께의 차이를 해결할 수 있다. 도 4e에 보는 바와 같이, 산화막 두께의 증가 문제를 해결함으로써 고전압과 저전압 게이트산화막의 경계부위에서 불순물의 농도 프로파일이 산화막 방향으로치우치는 현상을 개선할 수 있다. 이로써, 고전압과 저전압 게이트산화막의 경계부위에서의 급격한 얕은 접합의 형성을 방지하여 트랜지스터의 전류가 감소하는 문제를 해소할 수 있다.
Claims (11)
- 서로 다른 두께의 게이트절연막을 가지며, 두꺼운 제1 게이트절연막을 갖는 제1 트랜지스터와, 상기 제1 게이트절연막보다 얇은 제2 게이트절연막을 갖는 제2 트랜지스터로 구성된 반도체 소자에 있어서,상기 제1 게이트절연막의 바닥면이 상기 제2 게이트절연막의 바닥면보다 낮고,상기 제1 트랜지스터의 활성영역에는 상기 제2 게이트절연막이 형성되어 있으며,상기 제1 게이트절연막과 제2 게이트절연막의 경계부분이 상기 제1 게이트절연막보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제1 게이트절연막의 두께는 300Å 정도인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서,상기 제2 게이트절연막의 두께는 75Å 정도인 것을 특징으로 하는 반도체 소자.
- 서로 다른 두께의 게이트절연막을 가지며, 두꺼운 제1 게이트절연막을 갖는 제1 트랜지스터와, 상기 제1 게이트절연막보다 얇은 제2 게이트절연막을 갖는 제2 트랜지스터를 포함하는 반도체 소자의 제조방법에 있어서,반도체기판 상에 제1 내지 제3 절연막을 형성하는 단계;상기 제1 트랜지스터의 게이트 영역의 제3 및 제2 절연막을 식각하는 단계;상기 제2 및 제3 절연막의 측면에 스페이서를 형성하는 단계;상기 반도체기판을 산화시켜 제1 게이트절연막을 형성하는 단계;상기 제3 내지 제1 절연막을 식각하는 단계;결과물 상에 제2 게이트절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제3 절연막은,소정의 식각공정에 대해 상기 제2 절연막과 식각률이 다르며, 상기 제1 절연막과 식각률이 비슷한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 및 제3 절연막은 산화막으로 형성하고,상기 제2 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의제조방법.
- 제 4 항에 있어서,상기 스페이서는 산화공정시 산화가 가능한 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 7 항에 있어서,상기 스페이서는 폴리실리콘으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 내지 제3 절연막은 등방성 습식식각으로 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제1 게이트절연막은 300Å 정도의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 4 항에 있어서,상기 제2 게이트절연막은 75Å 정도의 두께로 형성하는 것을 특징으로 하는반도체 소자의 제조방법.
Priority Applications (1)
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| KR1020010002211A KR20020061255A (ko) | 2001-01-15 | 2001-01-15 | 고전압 트랜지스터와 저전압 트랜지스터를 갖는 반도체소자 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020010002211A KR20020061255A (ko) | 2001-01-15 | 2001-01-15 | 고전압 트랜지스터와 저전압 트랜지스터를 갖는 반도체소자 및 그 제조방법 |
Publications (1)
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| KR20020061255A true KR20020061255A (ko) | 2002-07-24 |
Family
ID=27691727
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| KR1020010002211A KR20020061255A (ko) | 2001-01-15 | 2001-01-15 | 고전압 트랜지스터와 저전압 트랜지스터를 갖는 반도체소자 및 그 제조방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR20020061255A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10297455B2 (en) * | 2016-10-13 | 2019-05-21 | United Microelectronics Corp. | Gate oxide structure and method for fabricating the same |
| CN110854121A (zh) * | 2019-11-27 | 2020-02-28 | 上海华力微电子有限公司 | 半导体制作方法 |
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2001
- 2001-01-15 KR KR1020010002211A patent/KR20020061255A/ko not_active Application Discontinuation
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