KR20010059992A - 트랜지스터 및 그의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 19
- 238000004519 manufacturing process Methods 0.000 title description 18
- 239000000758 substrate Substances 0.000 claims abstract description 63
- 238000002955 isolation Methods 0.000 claims abstract description 56
- 238000005530 etching Methods 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 34
- 150000004767 nitrides Chemical class 0.000 abstract description 25
- 230000000694 effects Effects 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 238000005498 polishing Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28114—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor characterised by the sectional shape, e.g. T, inverted-T
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
Abstract
본 발명은 소자 분리 산화막을 형성한 후 활성 영역을 식각하여 게이트 전극을 형성하므로 누설 전류, 지오아이(Gate Oxide Integrality:GOI) 손상 및 트랜지스터의 역 협소 폭 효과를 방지하기 위한 트랜지스터 및 그의 제조 방법에 관한 것이다.
본 발명의 트랜지스터 및 그의 제조 방법은 소자 분리 산화막을 형성하고 활성 영역을 식각하여 게이트 전극을 형성하므로, 로코스(LOCOS) 공정 또는 에스티아이(Shallow Trench Isolation:STI) 공정 시 소오스/드레인의 누설 전류 발생을 방지하여 DRAM의 리프레시(Refresh) 특성을 향상시키고 게이트 산화막의 손상을 방지하며 역 협소 폭 효과, 접합 L/C 및 GOI을 감소시켜 트랜지스터의 특성을 향상시키므로 소자의 특성 및 수율을 향상시키는 특징이 있다.
Description
본 발명은 트랜지스터 및 그의 제조 방법에 관한 것으로, 특히 소자 분리 산화막을 형성한 후 활성 영역을 식각하고 게이트 전극을 형성하여 소자의 특성 및 수율을 향상시키는 트랜지스터 및 그의 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 트랜지스터를 나타낸 레이아웃도이다.
그리고, 도 2는 도 1의 Ⅰ-Ⅰ선상의 트랜지스터를 나타낸 구조 단면도이고, 도 3은 도 1의 Ⅱ-Ⅱ선상의 트랜지스터를 나타낸 구조 단면도이다.
종래의 기술에 따른 트랜지스터는 도 1 그리고 도 2 및 도 3에서와 같이, p형이며 소자 분리 영역과 활성 영역이 정의된 반도체 기판(11), 상기 반도체기판(11) 표면내의 소자 분리 영역에 형성되는 소자 분리 산화막(14), 상기 소자 분리 산화막(14)과 활성 영역의 일부 부위의 반도체 기판(11)상에 게이트 산화막(15)을 개재하며 막대 모양의 일 방향으로 형성된 다수개의 게이트 전극들(16), 상기 각 게이트 전극(16) 양측의 반도체 기판(11) 표면내의 활성 영역에 형성되는 엘디디(Lightly Doped Drain:LDD) 영역(17), 상기 각 게이트 전극(16) 양측의 반도체 기판(11)상에 형성되는 제 2 질화막 측벽(18) 및 상기 제 2 질화막 측벽(18)을 포함한 각 게이트 전극(16) 양측의 반도체 기판(11) 표면내의 활성 영역에 형성되는 소오스/드레인 영역(19)으로 구성된다.
도 4a 내지 도 4d는 도 1의 Ⅰ-Ⅰ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도이고, 도 5a 내지 도 5d는 도 1의 Ⅱ-Ⅱ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 4a 및 도 5a에서와 같이, 일반적인 에스티아이(Shallow Trench Isolation:STI) 방법으로 소자 분리 영역이 정의되며 p형인 반도체 기판(11)상에 패드(Pad) 산화막(12), 질화막(13) 및 제 1 감광막을 차례로 형성한다.
그리고, 상기 제 1 감광막을 상기 소자 분리 영역 상측에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(13), 제 1 산화막(12) 및 반도체 기판(11)을 선택적 식각하여 트렌치를 형성한다.
이어, 상기 제 1 감광막을 제거한 다음, 상기 트렌치를 포함한 전면에 소자분리 산화막(14)을 성장시키고, 상기 제 1 질화막(13)을 식각 종말점으로 하여 상기 소자 분리 산화막(14)을 시엠피(Chemical Mechanical Polishing:CMP) 방법 또는 에치 백(Etch Back) 방법을 사용하여 상기 트렌치내에만 남으면서 평탄화 시킨다.
도 4b 및 도 5b에서와 같이, 상기 반도체 기판(11)상에 형성된 제 1 질화막(13) 및 제 1 산화막(12)을 제거하고, 상기 소자 분리 산화막(14)을 포함한 반도체 기판(11)상에 채널 조절 이온의 이온주입 공정을 하여 상기 반도체 기판(11) 표면내에 채널 영역(C)을 형성한다.
그리고, 전면의 열산화 공정으로 상기 반도체 기판(11)상에 제 2 산화막을 성장시킨 다음, 상기 제 2 산화막상에 다결정 실리콘층(16a)과 텅스텐(W)층(16b)을 형성한다.
이어, 상기 텅스텐층(16b)상에 제 2 감광막을 도포하고, 상기 제 2 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 텅스텐층(16b), 다결정 실리콘층(16a) 및 제 2 산화막을 선택적으로 식각하여 게이트 산화막(15)과 게이트 전극(16)을 형성한 후, 상기 제 2 감광막을 제거한다.
도 4c 및 도 5c에서와 같이, 상기 게이트 전극(16)을 마스크로 전면에 저농도 n형 불순물 이온주입 공정을 실시하고, 드라이브-인(Drive-in) 확산함으로써 상기 게이트 전극(16) 양측의 반도체 기판(11) 표면내의 활성 영역에 LDD 영역(17)을 형성한다.
도 4d 및 도 5d에서와 같이, 상기 게이트 전극(16)을 포함한 전면에 제 2 질화막을 형성하고, 상기 제 2 질화막을 에치 백하여 상기 게이트 전극(16) 양측의 반도체 기판(11)상에 제 2 질화막 측벽(18)을 형성한다.
그리고, 상기 게이트 전극(16)과 제 2 질화막 측벽(18)을 마스크로 고농도 n형 불순물 이온주입 공정을 실시하고, 드라이브 인 확산하므로써 상기 제 2 질화막 측벽(18)을 포함한 게이트 전극(16) 양측의 반도체 기판(11) 표면내의 활성 영역에 소오스/드레인 영역(19)을 형성한다.
그러나 종래의 트랜지스터 및 그의 제조 방법은 다음과 같은 문제점이 있었다.
첫째, 로코스(LOCOS) 공정 또는 STI 공정, 이온주입 공정 및 후속 열처리 공정 시 소자 분리 산화막의 측벽이 손상되어 누설 전류가 증가하므로 DRAM의 리프레시(Refresh) 특성이 저하된다.
둘째, 소자 분리 산화막과의 단차로 활성 영역의 중심 부위보다 가장자리의 게이트 산화막의 두께가 얇아져 지오아이(Gate Oxide Integrality:GOI) 손상 및 트랜지스터의 역 협소 폭 효과가 발생한다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 소자 분리 산화막을 형성한 후 활성 영역을 식각하여 게이트 전극을 형성하므로 누설 전류, GOI 손상 및 트랜지스터의 역 협소 폭 효과를 방지하는 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 트랜지스터를 나타낸 레이아웃도
도 2는 도 1의 Ⅰ-Ⅰ선상의 트랜지스터를 나타낸 구조 단면도
도 3은 도 1의 Ⅱ-Ⅱ선상의 트랜지스터를 나타낸 구조 단면도
도 4a 내지 도 4d는 도 1의 Ⅰ-Ⅰ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 5a 내지 도 5d는 도 1의 Ⅱ-Ⅱ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 6은 본 발명의 실시 예에 따른 트랜지스터를 나타낸 레이아웃도
도 7은 도 6의 Ⅲ-Ⅲ선상의 트랜지스터를 나타낸 구조 단면도
도 8은 도 6의 Ⅳ-Ⅳ선상의 트랜지스터를 나타낸 구조 단면도
도 9a 내지 도 9f는 도 6의 Ⅲ-Ⅲ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 10a 내지 도 10f는 도 6의 Ⅳ-Ⅳ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도
<도면의 주요부분에 대한 부호의 설명>
31: 반도체 기판 32: 소자 분리 산화막
33: 제 1 감광막 34: 게이트 산화막
35a: 제 1 다결정 실리콘층 35: 제 1 게이트 전극
36: 제 2 감광막 37: 제 1 산화막
38: LDD 영역 39: 질화막 측벽
40: 소오스/드레인 영역 41: 제 2 산화막
42: 제 3 산화막 43a: 제 2 다결정 실리콘층
43: 제 2 게이트 전극 44: 하드 마스크층
45: 제 3 감광막,
본 발명의 트랜지스터는 제 1 도전형이며 소자 분리 영역과 활성 영역이 정의된 기판, 상기 소자 분리 영역의 기판상에 형성되는 소자 분리막, 상기 활성 영역의 일부 부위의 기판상에 게이트 절연막을 개재하고 그 표면이 산화되며 막대 모양의 일 방향으로 형성된 게이트 전극, 상기 게이트 전극 양측의 기판 표면내의 활성 영역에 형성되는 LDD 영역, 상기 게이트 전극 양측과 소자 분리 분리막 측벽의 상기 게이트 전극 양측의 기판상에 형성되는 제 1 절연막 측벽, 상기 제 1 절연막 측벽을 포함한 게이트 전극 양측의 기판 표면내의 활성 영역에 형성되는 소오스/드레인 영역 및 상기 제 1 절연막 측벽을 포함한 게이트 전극과 소자 분리 산화막 사이의 기판상에 형성된 제 2, 제 3 절연막을 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 트랜지스터의 제조 방법은 제 1 도전형이며 소자 분리 영역과 활성 영역이 정의된 기판을 마련하는 단계, 상기 소자 분리 영역의 기판상에 소자 분리막을 형성하는 단계, 상기 활성 영역의 일부 부위의 기판상에 게이트 절연막을 개재하고 그 표면이 산화된 제 1 게이트 전극을 형성하는 단계, 상기 제 1 게이트 전극 양측의 기판 표면내의 활성 영역에 LDD 영역을 형성하는 단계, 상기 제 1 게이트 전극 양측과 소자 분리 분리막 측벽의 기판상에 제 1 절연막 측벽을 형성하는 단계, 상기 제 1 절연막 측벽을 포함한 제 1 게이트 전극 양측의 기판 표면내의 활성 영역에 소오스/드레인 영역을 형성하는 단계, 상기 제 1 절연막 측벽을 포함한 제 1 게이트 전극과 소자 분리 산화막 사이의 기판상에 평탄화용 제 2 절연막을 형성하는 단계, 상기 제 2 절연막상에 제 2 게이트 전극 형성용 도전층과 하드 마스크층을 형성하는 단계 및 상기 하드 마스크층과 도전층을 선택 식각하여상기 제 1 게이트 전극상에 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 6은 본 발명의 실시 예에 따른 트랜지스터를 나타낸 레이아웃도이다.
그리고, 도 7은 도 6의 Ⅲ-Ⅲ선상의 트랜지스터를 나타낸 구조 단면도이고, 도 8은 도 6의 Ⅳ-Ⅳ선상의 트랜지스터를 나타낸 구조 단면도이다.
본 발명의 실시 예에 따른 트랜지스터는 도 6 그리고 도 7 및 도 8에서와 같이, p형이며 소자 분리 영역과 활성 영역이 정의된 반도체 기판(31), 상기 소자 분리 영역의 반도체 기판(31)상에 형성되는 소자 분리 산화막(32), 상기 활성 영역의 일부 부위의 반도체 기판(31)상에 게이트 산화막(34)을 개재하고 그 표면이 산화되며 막대 모양의 일 방향으로 형성된 게이트 전극, 상기 게이트 전극 양측의 반도체 기판(31) 표면내의 활성 영역에 형성되는 LDD 영역(38), 상기 게이트 전극 양측의 반도체 기판(31)상에 형성되는 질화막 측벽(39), 상기 질화막 측벽(39)을 포함한 게이트 전극 양측의 반도체 기판(31) 표면내의 활성 영역에 형성되는 소오스/드레인 영역(40) 및 상기 질화막 측벽(39)을 포함한 게이트 전극과 소자 분리 산화막(32) 사이의 반도체 기판(31)상에 형성된 제 2, 제 3 산화막(41,42)으로 구성된다.
도 9a 내지 도 9f는 도 6의 Ⅲ-Ⅲ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도이고, 도 10a 내지 도 10f는 도 6의 Ⅳ-Ⅳ선상의 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 9a 및 도 10a에서와 같이, p형이며 소자 분리 영역과 활성 영역이 정의된 반도체 기판(31)상에 소자 분리 산화막(32)과 제 1 감광막(33)을 형성한다.
그리고, 상기 제 1 감광막(33)을 상기 활성 영역 상측에만 제거되도록 선택적으로 노광 및 현상한다.
여기서, 상기 소자 분리 산화막(32)을 10 ∼ 300Å 두께로 형성한 후, 전면에 웰(Well) 이온, 필드 스톱(Field Stop) 이온 및 문턱 전압(Vt) 조절 이온의 이온주입 공정을 한 다음, 상기 제 1 감광막(33)을 도포한다.
도 9b 및 도 10b에서와 같이, 상기 선택적으로 노광 및 현상된 제 1 감광막(33)을 마스크로 상기 소자 분리 산화막(32)을 선택적으로 식각하여 홈을 형성한다.
여기서, 상기 홈의 바닥 부위가 라운딩(Rounding)되도록 상기 소자 분리 산화막(32)을 식각하여 GOI 저하 및 트랜지스터 역 협소 폭 효과를 방지한다.
그리고, 상기 제 1 감광막(33)을 제거한 다음, 상기 노출된 반도체 기판(31)상에 게이트 산화막(34)을 성장시킨다.
이어, 상기 소자 분리 산화막(32)과 (34)상에 홈을 포함한 전면에 제 1 다결정 실리콘층(35a)을 형성한다.
도 9c 및 도 10c에서와 같이, 상기 다결정 실리콘층(35a)을 상기 소자 분리 산화막(32)의 식각 종말점의 시엠피(Chemical Mechanical Polishing:CMP) 공정으로평탄화 한 후, 전면에 제 2 감광막(36)을 도포한다.
그리고, 상기 제 2 감광막(36)을 상기 제 1 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
도 9d 및 도 10d에서와 같이, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기 제 1 다결정 실리콘층(35a)을 선택적으로 식각하여 제 1 게이트 전극(35)을 형성한 후, 상기 제 2 감광막(36)을 제거한다.
그리고, 상기 제 1 게이트 전극(35)을 열산화하여 그 표면상에 제 1 산화막(37)을 성장시킨 후, 상기 소자 분리 산화막(32)과 제 1 게이트 전극(35)을 마스크로 전면에 저농도 n형 불순물 이온주입 공정을 실시하고, 드라이브-인(Drive-in) 확산함으로써 상기 제 1 게이트 전극(35) 양측의 반도체 기판(31) 표면내의 활성 영역에 LDD 영역(38)을 형성한다.
이어, 전면에 질화막을 형성하고, 상기 질화막을 에치 백하여 상기 제 1 게이트 전극(35) 양측과 소자 분리 산화막(32) 측벽의 반도체 기판(31)상에 질화막 측벽(39)을 형성한다.
그 후, 상기 제 1 게이트 전극(35)과 질화막 측벽(39)을 마스크로 고농도 n형 불순물 이온주입 공정을 실시하고, 드라이브 인 확산하므로써 상기 질화막 측벽(39)을 포함한 제 1 게이트 전극(35) 양측의 반도체 기판(31) 표면내의 활성 영역에 소오스/드레인 영역(40)을 형성한다.
도 9e 및 도 10e에서와 같이, 상기 질화막 측벽(39)을 포함한 전면에 제 2, 제 3 산화막(41,42)을 형성하고, 상기 제 1 게이트 전극(35)이 노출되도록 상기 소자 분리 산화막(32)의 식각 종말점의 CMP 공정으로 평탄화 한다.
그리고, 상기 평탄화된 전면에 제 2 다결정 실리콘층(43a), 하드 마스크층(44) 및 제 3 감광막(45)을 형성한다.
이어, 상기 제 3 감광막(45)을 상기 제 2 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
도 9f 및 도 10f에서와 같이, 상기 선택적으로 노광 및 현상된 제 3 감광막(45)을 마스크로 상기 하드 마스크층(44)과 제 2 다결정 실리콘층(43a)을 선택적으로 식각하여 제 2 게이트 전극(43)을 형성한 후, 상기 제 3 감광막(45)을 제거한다.
상기와 같이, 본 발명의 게이트 전극은 상기 제 1, 제 2 게이트 전극(35,43)으로 형성하며 특히 도 10f에서와 같이, 상기 제 1, 제 2 게이트 전극(35,43)의 구조가 “T”자 모양을 갖는다.
본 발명의 트랜지스터 및 그의 제조 방법은 소자 분리 산화막을 형성하고 활성 영역을 식각하여 게이트 전극을 형성하므로, 로코스 공정 또는 STI 공정 시 소오스/드레인의 누설 전류 발생을 방지하여 DRAM의 리프레시 특성을 향상시키고 게이트 산화막의 손상을 방지하며 역 협소 폭 효과, 접합 L/C 및 GOI을 감소시켜 트랜지스터의 특성을 향상시키므로 소자의 특성 및 수율을 향상시키는 효과가 있다.
Claims (3)
- 제 1 도전형이며 소자 분리 영역과 활성 영역이 정의된 기판;상기 소자 분리 영역의 기판상에 형성되는 소자 분리막;상기 활성 영역의 일부 부위의 기판상에 게이트 절연막을 개재하고 그 표면이 산화되며 막대 모양의 일 방향으로 형성된 게이트 전극;상기 게이트 전극 양측의 기판 표면내의 활성 영역에 형성되는 LDD 영역;상기 게이트 전극 양측과 소자 분리 분리막 측벽의 상기 게이트 전극 양측의 기판상에 형성되는 제 1 절연막 측벽;상기 제 1 절연막 측벽을 포함한 게이트 전극 양측의 기판 표면내의 활성 영역에 형성되는 소오스/드레인 영역;상기 제 1 절연막 측벽을 포함한 게이트 전극과 소자 분리 산화막 사이의 기판상에 형성된 제 2, 제 3 절연막을 포함하여 구성됨을 특징으로 하는 트랜지스터.
- 제 1 도전형이며 소자 분리 영역과 활성 영역이 정의된 기판을 마련하는 단계;상기 소자 분리 영역의 기판상에 소자 분리막을 형성하는 단계;상기 활성 영역의 일부 부위의 기판상에 게이트 절연막을 개재하고 그 표면이 산화된 제 1 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극 양측의 기판 표면내의 활성 영역에 LDD 영역을 형성하는 단계;상기 제 1 게이트 전극 양측과 소자 분리 분리막 측벽의 기판상에 제 1 절연막 측벽을 형성하는 단계;상기 제 1 절연막 측벽을 포함한 제 1 게이트 전극 양측의 기판 표면내의 활성 영역에 소오스/드레인 영역을 형성하는 단계;상기 제 1 절연막 측벽을 포함한 제 1 게이트 전극과 소자 분리 산화막 사이의 기판상에 평탄화용 제 2 절연막을 형성하는 단계;상기 제 2 절연막상에 제 2 게이트 전극 형성용 도전층과 하드 마스크층을 형성하는 단계;상기 하드 마스크층과 도전층을 선택 식각하여 상기 제 1 게이트 전극상에 제 2 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 소자 분리막을 10 ∼ 300Å 두께로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067988A KR100315728B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터 및 그의 제조 방법 |
| TW089127173A TW469577B (en) | 1999-12-31 | 2000-12-19 | Transistor and method for fabricating the same |
| JP2000398088A JP4629867B2 (ja) | 1999-12-31 | 2000-12-27 | トランジスタ及びその製造方法 |
| US09/751,939 US6794714B2 (en) | 1999-12-31 | 2001-01-02 | Transistor and method for fabricating the same |
| US10/889,067 US7071068B2 (en) | 1999-12-31 | 2004-07-13 | Transistor and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067988A KR100315728B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059992A true KR20010059992A (ko) | 2001-07-06 |
| KR100315728B1 KR100315728B1 (ko) | 2001-12-13 |
Family
ID=19635076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067988A KR100315728B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터 및 그의 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6794714B2 (ko) |
| JP (1) | JP4629867B2 (ko) |
| KR (1) | KR100315728B1 (ko) |
| TW (1) | TW469577B (ko) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2839203A1 (fr) * | 2002-04-26 | 2003-10-31 | St Microelectronics Sa | Zone active de circuit integre mos |
| US6893911B2 (en) * | 2003-03-16 | 2005-05-17 | Infineon Technologies Aktiengesellschaft | Process integration for integrated circuits |
| KR100636919B1 (ko) | 2005-08-26 | 2006-10-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US7494933B2 (en) * | 2006-06-16 | 2009-02-24 | Synopsys, Inc. | Method for achieving uniform etch depth using ion implantation and a timed etch |
| KR102185282B1 (ko) | 2014-01-06 | 2020-12-01 | 삼성전자 주식회사 | 고정 양전하 함유층을 가지는 반도체 소자 |
| US9183933B2 (en) * | 2014-01-10 | 2015-11-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory cell |
| CN108831919B (zh) * | 2018-05-04 | 2021-10-15 | 上海华力集成电路制造有限公司 | 平面栅mosfet |
| US10948583B2 (en) | 2018-10-23 | 2021-03-16 | Valeo Radar Systems, Inc. | Radar track initialization |
| US11105896B2 (en) | 2019-04-17 | 2021-08-31 | Valeo Radar Systems, Inc. | Trailer detection and estimation system and related techniques |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168675A (ja) * | 1983-03-15 | 1984-09-22 | Sony Corp | 半導体装置の製法 |
| JP2765031B2 (ja) * | 1989-04-08 | 1998-06-11 | 日本電気株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| JP3280734B2 (ja) * | 1993-02-16 | 2002-05-13 | 三菱電機株式会社 | 半導体装置及びその製造方法 |
| JPH08293543A (ja) * | 1995-04-25 | 1996-11-05 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US5682055A (en) * | 1995-06-07 | 1997-10-28 | Sgs-Thomson Microelectronics, Inc. | Method of forming planarized structures in an integrated circuit |
| JPH0955499A (ja) * | 1995-08-11 | 1997-02-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JPH09312391A (ja) * | 1996-05-22 | 1997-12-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP3220645B2 (ja) * | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
| US5777370A (en) * | 1996-06-12 | 1998-07-07 | Advanced Micro Devices, Inc. | Trench isolation of field effect transistors |
| FR2752644B1 (fr) * | 1996-08-21 | 1998-10-02 | Commissariat Energie Atomique | Procede de realisation d'un transistor a contacts auto-alignes |
| US5856227A (en) * | 1997-05-01 | 1999-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating a narrow polycide gate structure on an ultra-thin gate insulator layer |
| US6074921A (en) * | 1997-06-30 | 2000-06-13 | Vlsi Technology, Inc. | Self-aligned processing of semiconductor device features |
| JPH1187653A (ja) * | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6018180A (en) * | 1997-12-23 | 2000-01-25 | Advanced Micro Devices, Inc. | Transistor formation with LI overetch immunity |
| US6063680A (en) * | 1998-02-19 | 2000-05-16 | Texas Instruments - Acer Incorporated | MOSFETS with a recessed self-aligned silicide contact and an extended source/drain junction |
| US6001697A (en) * | 1998-03-24 | 1999-12-14 | Mosel Vitelic Inc. | Process for manufacturing semiconductor devices having raised doped regions |
| JPH11340457A (ja) * | 1998-05-26 | 1999-12-10 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
| JP4022989B2 (ja) * | 1998-06-12 | 2007-12-19 | ソニー株式会社 | 半導体装置及びその製造方法 |
| US6077748A (en) * | 1998-10-19 | 2000-06-20 | Advanced Micro Devices, Inc. | Advanced trench isolation fabrication scheme for precision polysilicon gate control |
| US5950090A (en) * | 1998-11-16 | 1999-09-07 | United Microelectronics Corp. | Method for fabricating a metal-oxide semiconductor transistor |
| US6194299B1 (en) * | 1999-06-03 | 2001-02-27 | Advanced Micro Devices, Inc. | Method for fabrication of a low resistivity MOSFET gate with thick metal on polysilicon |
| US6110787A (en) * | 1999-09-07 | 2000-08-29 | Chartered Semiconductor Manufacturing Ltd. | Method for fabricating a MOS device |
| US6261935B1 (en) * | 1999-12-13 | 2001-07-17 | Chartered Semiconductor Manufacturing Ltd. | Method of forming contact to polysilicon gate for MOS devices |
-
1999
- 1999-12-31 KR KR1019990067988A patent/KR100315728B1/ko not_active IP Right Cessation
-
2000
- 2000-12-19 TW TW089127173A patent/TW469577B/zh not_active IP Right Cessation
- 2000-12-27 JP JP2000398088A patent/JP4629867B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-02 US US09/751,939 patent/US6794714B2/en not_active Expired - Fee Related
-
2004
- 2004-07-13 US US10/889,067 patent/US7071068B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP4629867B2 (ja) | 2011-02-09 |
| US6794714B2 (en) | 2004-09-21 |
| US20040259313A1 (en) | 2004-12-23 |
| TW469577B (en) | 2001-12-21 |
| US20010018241A1 (en) | 2001-08-30 |
| KR100315728B1 (ko) | 2001-12-13 |
| JP2001223356A (ja) | 2001-08-17 |
| US7071068B2 (en) | 2006-07-04 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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|
| FPAY | Annual fee payment |
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| FPAY | Annual fee payment |
Payment date: 20141021 Year of fee payment: 14 |
|
| FPAY | Annual fee payment |
Payment date: 20151020 Year of fee payment: 15 |
|
| LAPS | Lapse due to unpaid annual fee |