JPH11340457A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11340457A JPH11340457A JP10144417A JP14441798A JPH11340457A JP H11340457 A JPH11340457 A JP H11340457A JP 10144417 A JP10144417 A JP 10144417A JP 14441798 A JP14441798 A JP 14441798A JP H11340457 A JPH11340457 A JP H11340457A
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Abstract
(57)【要約】
【課題】 トランジスタ同士の間隔が小さくなっても、
トランジスタ同士の間の領域に層間絶縁膜を確実に堆積
できるようにすると共に、化学的機械研磨を行なわなく
ても層間絶縁膜の表面が平坦になるようにする。 【解決手段】 シリコン基板１００に素子形成用凹部を
形成した後、該素子形成用凹部の底面上にゲート絶縁膜
１０４を介してゲート電極１０５をその表面がシリコン
基板１００の表面と面一になるように形成する。素子形
成用凹部の底部におけるゲート電極１０５の両側に低濃
度不純物領域１０６を形成した後、ゲート電極１０５に
サイドウォール１０９を形成する。素子形成用凹部の底
部におけるゲート電極１０５のサイドウォール１０９の
外側に高濃度不純物領域１１１を形成した後、高濃度不
純物領域１１１の上にソース又はドレインの電極１１３
を形成する。
トランジスタ同士の間の領域に層間絶縁膜を確実に堆積
できるようにすると共に、化学的機械研磨を行なわなく
ても層間絶縁膜の表面が平坦になるようにする。 【解決手段】 シリコン基板１００に素子形成用凹部を
形成した後、該素子形成用凹部の底面上にゲート絶縁膜
１０４を介してゲート電極１０５をその表面がシリコン
基板１００の表面と面一になるように形成する。素子形
成用凹部の底部におけるゲート電極１０５の両側に低濃
度不純物領域１０６を形成した後、ゲート電極１０５に
サイドウォール１０９を形成する。素子形成用凹部の底
部におけるゲート電極１０５のサイドウォール１０９の
外側に高濃度不純物領域１１１を形成した後、高濃度不
純物領域１１１の上にソース又はドレインの電極１１３
を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタを有する半導体装置及びその製造方法に関する。
ジスタを有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の微細化及び高集
積化が進んでおり、半導体集積回路が微細化及び高集積
化することによって、半導体装置の高速化及び低コスト
化が実現できる。
積化が進んでおり、半導体集積回路が微細化及び高集積
化することによって、半導体装置の高速化及び低コスト
化が実現できる。
【０００３】以下に、従来の半導体装置及びその製造方
法について図１２（ａ）〜（ｅ）を参照しながら説明す
る。
法について図１２（ａ）〜（ｅ）を参照しながら説明す
る。
【０００４】まず、図１２（ａ）に示すシリコンからな
る半導体基板１０の上に、図１２（ｂ）に示すように、
素子分離絶縁膜１１、ゲート絶縁膜１２及びゲート電極
１３を形成した後、ゲート電極１３をマスクにして半導
体基板１０にイオン注入して、図１２（ｃ）に示すよう
に、低濃度不純物領域１４を形成する。その後、全面に
亘って絶縁膜を堆積した後、該絶縁膜に対して異方性エ
ッチングを行なうことにより、ゲート電極１３の側面に
サイドウォール１５を形成する。
る半導体基板１０の上に、図１２（ｂ）に示すように、
素子分離絶縁膜１１、ゲート絶縁膜１２及びゲート電極
１３を形成した後、ゲート電極１３をマスクにして半導
体基板１０にイオン注入して、図１２（ｃ）に示すよう
に、低濃度不純物領域１４を形成する。その後、全面に
亘って絶縁膜を堆積した後、該絶縁膜に対して異方性エ
ッチングを行なうことにより、ゲート電極１３の側面に
サイドウォール１５を形成する。
【０００５】次に、ゲート電極１３及びサイドウォール
１５をマスクとして半導体基板１０にイオン注入して、
図１２（ｄ）に示すように、ソース又はドレイン領域と
なる高濃度不純物領域１６を形成した後、半導体基板１
０の上に全面に亘って層間絶縁膜１７を堆積する。
１５をマスクとして半導体基板１０にイオン注入して、
図１２（ｄ）に示すように、ソース又はドレイン領域と
なる高濃度不純物領域１６を形成した後、半導体基板１
０の上に全面に亘って層間絶縁膜１７を堆積する。
【０００６】
【発明が解決しようとする課題】ところが、従来の半導
体装置においては、トランジスタ素子及び素子分離絶縁
膜が半導体基板１０の表面から突出しているため、層間
絶縁膜１７の表面に凹凸部が形成されてしまう。
体装置においては、トランジスタ素子及び素子分離絶縁
膜が半導体基板１０の表面から突出しているため、層間
絶縁膜１７の表面に凹凸部が形成されてしまう。
【０００７】そして、層間絶縁膜１７の表面に凹凸部が
存在すると、リソグラフィー工程において焦点ずれに起
因してレジストパターンの形状に不良が発生したり、層
間絶縁膜１７にコンタクトホールを形成するためのドラ
イエッチング工程後にコンタクトホールの形状に異常が
発生したり、層間絶縁膜１７の上に形成される金属配線
に断線又は短絡が発生したりするので、半導体装置の信
頼性が低下するという問題が発生する。
存在すると、リソグラフィー工程において焦点ずれに起
因してレジストパターンの形状に不良が発生したり、層
間絶縁膜１７にコンタクトホールを形成するためのドラ
イエッチング工程後にコンタクトホールの形状に異常が
発生したり、層間絶縁膜１７の上に形成される金属配線
に断線又は短絡が発生したりするので、半導体装置の信
頼性が低下するという問題が発生する。
【０００８】そこで、表面が平坦な層間絶縁膜を得るた
めに、層間絶縁膜の表面を平坦化する化学的機械研磨法
が提案されている。この化学的機械研磨法は、多層金属
配線の上に堆積された層間絶縁膜の表面部を研磨して、
層間絶縁膜の表面を平坦化する技術である。化学的機械
研磨法によると、従来のドライエッチングによる平坦化
法に比べて良好な平坦性が得られる。このため、化学的
機械研磨法は多層金属配線上の層間絶縁膜に対してのみ
ならず、素子分離絶縁膜に対しても行なわれている。
めに、層間絶縁膜の表面を平坦化する化学的機械研磨法
が提案されている。この化学的機械研磨法は、多層金属
配線の上に堆積された層間絶縁膜の表面部を研磨して、
層間絶縁膜の表面を平坦化する技術である。化学的機械
研磨法によると、従来のドライエッチングによる平坦化
法に比べて良好な平坦性が得られる。このため、化学的
機械研磨法は多層金属配線上の層間絶縁膜に対してのみ
ならず、素子分離絶縁膜に対しても行なわれている。
【０００９】ところが、半導体集積回路の微細化及び高
集積化が一層進み、トランジスタ同士の間隔が小さくな
ると、トランジスタ同士の間の領域に層間絶縁膜が確実
に堆積されなくなるという問題が起きる。
集積化が一層進み、トランジスタ同士の間隔が小さくな
ると、トランジスタ同士の間の領域に層間絶縁膜が確実
に堆積されなくなるという問題が起きる。
【００１０】そこで、高密度プラズマＣＶＤ法によって
層間絶縁膜を堆積する方法が考慮される。
層間絶縁膜を堆積する方法が考慮される。
【００１１】ところが、この方法によると、トランジス
タ同士の間を絶縁膜で確実に埋めることはできるが、堆
積された絶縁膜の形状が下地のパターンに依存するとい
う問題が発生する。すなわち、パターンが密な領域は絶
縁膜が厚く堆積される一方、パターンが疎な領域には絶
縁膜が殆ど堆積されない。従って、絶縁膜の堆積後に、
パターンが密な領域と疎な領域との間で段差が発生して
しまい、この段差を平坦化することは困難である。
タ同士の間を絶縁膜で確実に埋めることはできるが、堆
積された絶縁膜の形状が下地のパターンに依存するとい
う問題が発生する。すなわち、パターンが密な領域は絶
縁膜が厚く堆積される一方、パターンが疎な領域には絶
縁膜が殆ど堆積されない。従って、絶縁膜の堆積後に、
パターンが密な領域と疎な領域との間で段差が発生して
しまい、この段差を平坦化することは困難である。
【００１２】また、ＢＰＳＧ膜を堆積した後に、該ＢＰ
ＳＧ膜を熱処理によってフローする方法も考慮される。
ＳＧ膜を熱処理によってフローする方法も考慮される。
【００１３】ＢＰＳＧ膜に対して８５０℃以上の温度下
での３０分の高温の熱処理を行なうと、ＢＰＳＧ膜がフ
ローされてトランジスタ同士の間を絶縁膜で覆うことは
できる。
での３０分の高温の熱処理を行なうと、ＢＰＳＧ膜がフ
ローされてトランジスタ同士の間を絶縁膜で覆うことは
できる。
【００１４】ところが、高温の熱処理によって下地のシ
リサイドが凝集して変質し、工程公になってしまうとい
う問題がある。従って、ＢＰＳＧ膜を堆積した後に高温
の熱処理を行なってＢＰＳＧ膜をフローする方法を用い
ることも困難である。
リサイドが凝集して変質し、工程公になってしまうとい
う問題がある。従って、ＢＰＳＧ膜を堆積した後に高温
の熱処理を行なってＢＰＳＧ膜をフローする方法を用い
ることも困難である。
【００１５】前記に鑑み、本発明は、トランジスタ同士
の間隔が小さくなっても、弊害を伴うことなく、トラン
ジスタ同士の間の領域に平坦な層間絶縁膜を確実に堆積
できるようにすることを目的とする。
の間隔が小さくなっても、弊害を伴うことなく、トラン
ジスタ同士の間の領域に平坦な層間絶縁膜を確実に堆積
できるようにすることを目的とする。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明に係る半導体装置は、半導体基板の内部に半
導体層を挟んで形成されたソース領域及びドレイン領域
と、半導体基板の表面部における半導体層の上に形成さ
れたゲート電極と、半導体基板の表面部におけるソース
領域の上に形成されたソース電極と、半導体基板の表面
部におけるドレイン領域の上に形成されたドレイン電極
とを備え、ゲート電極、ソース電極及びドレイン電極の
各表面は半導体基板の表面と面一である。
め、本発明に係る半導体装置は、半導体基板の内部に半
導体層を挟んで形成されたソース領域及びドレイン領域
と、半導体基板の表面部における半導体層の上に形成さ
れたゲート電極と、半導体基板の表面部におけるソース
領域の上に形成されたソース電極と、半導体基板の表面
部におけるドレイン領域の上に形成されたドレイン電極
とを備え、ゲート電極、ソース電極及びドレイン電極の
各表面は半導体基板の表面と面一である。
【００１７】本発明に係る半導体装置の製造方法は、半
導体基板の表面部におけるトランジスタ形成領域に素子
形成用凹部を形成する凹部形成工程と、素子形成用凹部
の底面上にゲート電極を、素子形成用凹部の壁面との間
に間隔をおき且つゲート電極の表面が半導体基板の表面
と面一になるように形成するゲート電極形成工程と、素
子形成用凹部の底部におけるゲート電極の両側にソース
領域及びドレイン領域を形成するソース・ドレイン領域
形成工程と、ソース領域の上にソース電極を該ソース電
極の表面が半導体基板の表面と面一になるように形成す
ると共に、ドレイン領域の上にドレイン電極を該ドレイ
ン電極の表面が半導体基板の表面と面一になるように形
成するソース・ドレイン電極形成工程とを備えている。
導体基板の表面部におけるトランジスタ形成領域に素子
形成用凹部を形成する凹部形成工程と、素子形成用凹部
の底面上にゲート電極を、素子形成用凹部の壁面との間
に間隔をおき且つゲート電極の表面が半導体基板の表面
と面一になるように形成するゲート電極形成工程と、素
子形成用凹部の底部におけるゲート電極の両側にソース
領域及びドレイン領域を形成するソース・ドレイン領域
形成工程と、ソース領域の上にソース電極を該ソース電
極の表面が半導体基板の表面と面一になるように形成す
ると共に、ドレイン領域の上にドレイン電極を該ドレイ
ン電極の表面が半導体基板の表面と面一になるように形
成するソース・ドレイン電極形成工程とを備えている。
【００１８】本発明の半導体装置の製造方法は、ソース
・ドレイン領域形成工程とソース・ドレイン電極形成工
程との間に、素子形成用凹部の底部の外側部分に素子分
離溝を形成する分離溝形成工程と、素子分離溝に絶縁性
材料を充填して素子分離絶縁膜を該素子分離絶縁膜の表
面が半導体基板の表面と面一になるように形成する素子
分離絶縁膜形成工程とをさらに備えていることが好まし
い。
・ドレイン領域形成工程とソース・ドレイン電極形成工
程との間に、素子形成用凹部の底部の外側部分に素子分
離溝を形成する分離溝形成工程と、素子分離溝に絶縁性
材料を充填して素子分離絶縁膜を該素子分離絶縁膜の表
面が半導体基板の表面と面一になるように形成する素子
分離絶縁膜形成工程とをさらに備えていることが好まし
い。
【００１９】この場合、素子分離絶縁膜形成工程は、半
導体基板の上に全面に亘って絶縁膜を堆積した後、該絶
縁膜に対して異方性エッチングを行なって、素子分離絶
縁膜とゲート電極のサイドウォールとを同時に形成する
工程を含むことが好ましい。
導体基板の上に全面に亘って絶縁膜を堆積した後、該絶
縁膜に対して異方性エッチングを行なって、素子分離絶
縁膜とゲート電極のサイドウォールとを同時に形成する
工程を含むことが好ましい。
【００２０】本発明の半導体装置の製造方法は、凹部形
成工程とゲート電極形成工程との間に、素子形成用凹部
の底部の外側部分に素子分離溝を形成する分離溝形成工
程と、素子分離溝に絶縁性材料を充填して素子分離絶縁
膜を形成する素子分離絶縁膜形成工程とをさらに備えて
いることが好ましい。
成工程とゲート電極形成工程との間に、素子形成用凹部
の底部の外側部分に素子分離溝を形成する分離溝形成工
程と、素子分離溝に絶縁性材料を充填して素子分離絶縁
膜を形成する素子分離絶縁膜形成工程とをさらに備えて
いることが好ましい。
【００２１】本発明の半導体装置の製造方法は、ソース
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に全面に亘って層間絶縁膜を形
成する層間絶縁膜形成工程と、層間絶縁膜にソース電極
及びドレイン電極に至るコンタクトホールを形成した
後、該コンタクトホールに導電性材料を充填することに
より、ソース電極及びドレイン電極とそれぞれ接続する
コンタクトを形成するコンタクト形成工程と、層間絶縁
膜の上にコンタクトと接続する金属配線を形成する金属
配線形成工程とをさらに備えていることが好ましい。
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に全面に亘って層間絶縁膜を形
成する層間絶縁膜形成工程と、層間絶縁膜にソース電極
及びドレイン電極に至るコンタクトホールを形成した
後、該コンタクトホールに導電性材料を充填することに
より、ソース電極及びドレイン電極とそれぞれ接続する
コンタクトを形成するコンタクト形成工程と、層間絶縁
膜の上にコンタクトと接続する金属配線を形成する金属
配線形成工程とをさらに備えていることが好ましい。
【００２２】本発明の半導体装置の製造方法は、ソース
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に全面に亘って層間絶縁膜を形
成する層間絶縁膜形成工程と、層間絶縁膜にソース電極
及びドレイン電極に至るコンタクトホール及び配線形成
用溝をそれぞれ形成した後、コンタクトホール及び配線
形成用溝に導電性材料を充填することにより、ソース電
極及びドレイン電極とそれぞれ接続するコンタクト及び
金属配線を形成する金属配線形成工程とをさらに備えて
いることが好ましい。
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に全面に亘って層間絶縁膜を形
成する層間絶縁膜形成工程と、層間絶縁膜にソース電極
及びドレイン電極に至るコンタクトホール及び配線形成
用溝をそれぞれ形成した後、コンタクトホール及び配線
形成用溝に導電性材料を充填することにより、ソース電
極及びドレイン電極とそれぞれ接続するコンタクト及び
金属配線を形成する金属配線形成工程とをさらに備えて
いることが好ましい。
【００２３】
【発明の実施の形態】（第１の実施形態）以下、本発明
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、のついて、図１〜図４を参照しながら説明す
る。
の第１の実施形態に係る半導体装置及びその製造方法に
ついて、のついて、図１〜図４を参照しながら説明す
る。
【００２４】まず、図１（ａ）に示すｐ+ 型のシリコン
基板１００におけるトランジスタ形成領域に対して例え
ばＣ2Ｆ6ガスを用いるドライエッチングを行なって、図
１（ｂ）に示すように、素子形成用凹部１０１を形成し
た後、図１（ｃ）に示すように、素子形成用凹部１０１
を含むシリコン基板１００の上に全面にＳｉＯ2 からな
る熱酸化膜１０２を形成する。その後、図１（ｄ）に示
すように、熱酸化膜１０２の上に素子形成用凹部１０１
が完全に埋まるように全面に亘って例えば１μｍの厚さ
を有するｎ+ 型の第１の導電性多結晶シリコン膜１０３
を堆積する。
基板１００におけるトランジスタ形成領域に対して例え
ばＣ2Ｆ6ガスを用いるドライエッチングを行なって、図
１（ｂ）に示すように、素子形成用凹部１０１を形成し
た後、図１（ｃ）に示すように、素子形成用凹部１０１
を含むシリコン基板１００の上に全面にＳｉＯ2 からな
る熱酸化膜１０２を形成する。その後、図１（ｄ）に示
すように、熱酸化膜１０２の上に素子形成用凹部１０１
が完全に埋まるように全面に亘って例えば１μｍの厚さ
を有するｎ+ 型の第１の導電性多結晶シリコン膜１０３
を堆積する。
【００２５】次に、熱酸化膜１０２及び第１の導電性多
結晶シリコン膜１０３に対してシリコン基板１００をス
トッパー面として化学機械研磨を行なって、図１（ｅ）
に示すように、熱酸化膜１０２及び第１の導電性多結晶
シリコン膜１０３におけるシリコン基板１００から突出
している部分を除去する。その後、熱酸化膜１０２及び
第１の導電性多結晶シリコン膜１０３をパターン化し
て、熱酸化膜１０２からなるゲート絶縁膜１０４及び第
１の導電性多結晶シリコン膜１０３からなるゲート電極
１０５を形成する。
結晶シリコン膜１０３に対してシリコン基板１００をス
トッパー面として化学機械研磨を行なって、図１（ｅ）
に示すように、熱酸化膜１０２及び第１の導電性多結晶
シリコン膜１０３におけるシリコン基板１００から突出
している部分を除去する。その後、熱酸化膜１０２及び
第１の導電性多結晶シリコン膜１０３をパターン化し
て、熱酸化膜１０２からなるゲート絶縁膜１０４及び第
１の導電性多結晶シリコン膜１０３からなるゲート電極
１０５を形成する。
【００２６】次に、ゲート電極１０５をマスクにしてシ
リコン基板１００に対してｐ型の不純物を１×１０18ｃ
ｍ-3のエネルギーでイオン注入して、図２（ａ）に示す
ように、低濃度不純物領域１０６を形成した後、シリコ
ン基板１００に対して選択的にドライエッチングを行な
って、図２（ｂ）に示すように、素子分離溝１０７を形
成する。その後、図２（ｃ）に示すように、シリコン基
板１００の上に、トランジスタ領域を覆うと共に素子分
離溝１０７を埋めるように全面に亘って絶縁膜１０８を
堆積する。
リコン基板１００に対してｐ型の不純物を１×１０18ｃ
ｍ-3のエネルギーでイオン注入して、図２（ａ）に示す
ように、低濃度不純物領域１０６を形成した後、シリコ
ン基板１００に対して選択的にドライエッチングを行な
って、図２（ｂ）に示すように、素子分離溝１０７を形
成する。その後、図２（ｃ）に示すように、シリコン基
板１００の上に、トランジスタ領域を覆うと共に素子分
離溝１０７を埋めるように全面に亘って絶縁膜１０８を
堆積する。
【００２７】次に、絶縁膜１０８に対して異方性エッチ
ングを行なって、図２（ｄ）に示すように、ゲート電極
１０５の側面にサイドウォール１０９を形成すると共に
素子分離溝１０７に素子分離絶縁膜１１０を形成する。
この場合、サイドウォール１０９及び素子分離絶縁膜１
１１の各表面はゲート電極１０５ひいてはシリコン基板
１００の表面と面一になる。その後、ゲート電極１０５
及びサイドウォール１０９をマスクとしてシリコン基板
１００に対してｐ型の不純物例えばＡｓを１×１０20ｃ
ｍ-3のエネルギーでイオン注入して、ソース領域又はド
レイン領域となる高濃度不純物領域１１１を形成する。
ングを行なって、図２（ｄ）に示すように、ゲート電極
１０５の側面にサイドウォール１０９を形成すると共に
素子分離溝１０７に素子分離絶縁膜１１０を形成する。
この場合、サイドウォール１０９及び素子分離絶縁膜１
１１の各表面はゲート電極１０５ひいてはシリコン基板
１００の表面と面一になる。その後、ゲート電極１０５
及びサイドウォール１０９をマスクとしてシリコン基板
１００に対してｐ型の不純物例えばＡｓを１×１０20ｃ
ｍ-3のエネルギーでイオン注入して、ソース領域又はド
レイン領域となる高濃度不純物領域１１１を形成する。
【００２８】次に、図２（ｅ）に示すように、シリコン
基板１００の上にサイドウォール１０９と素子分離絶縁
膜１１０との間の凹部が埋まるように全面に亘って第２
の導電性多結晶シリコン膜１１２を堆積した後、該第２
の導電性多結晶シリコン膜１１２に対してシリコン基板
１００をストッパーとして化学的機械研磨を行ない、図
２（ｆ）に示すように、第２の導電性多結晶シリコン膜
１１２におけるシリコン基板１００から突出している部
分を除去して、ソース又はドレインの電極１１３を形成
する。
基板１００の上にサイドウォール１０９と素子分離絶縁
膜１１０との間の凹部が埋まるように全面に亘って第２
の導電性多結晶シリコン膜１１２を堆積した後、該第２
の導電性多結晶シリコン膜１１２に対してシリコン基板
１００をストッパーとして化学的機械研磨を行ない、図
２（ｆ）に示すように、第２の導電性多結晶シリコン膜
１１２におけるシリコン基板１００から突出している部
分を除去して、ソース又はドレインの電極１１３を形成
する。
【００２９】以上の工程によって、ゲート電極１０５及
びソース又はドレインの電極１１３の表面がシリコン基
板１００の表面と面一であるトランジスタが得られる。
このため、図３（ａ）に示すように、トランジスタの上
に全面に亘って第１の層間絶縁膜１１４を堆積すると、
第１の層間絶縁膜１１４の表面は平坦になる。
びソース又はドレインの電極１１３の表面がシリコン基
板１００の表面と面一であるトランジスタが得られる。
このため、図３（ａ）に示すように、トランジスタの上
に全面に亘って第１の層間絶縁膜１１４を堆積すると、
第１の層間絶縁膜１１４の表面は平坦になる。
【００３０】次に、図３（ｂ）に示すように、第１の層
間絶縁膜１１４にソース又はドレインの電極１１３に至
る、コンタクトホール及び第１の配線形成用溝となる第
１の開口部１１５を形成する。その後、図３（ｃ）に示
すように、第１の層間絶縁膜１１４の上に全面に亘って
第１の金属膜１１６を堆積した後、該第１の金属膜１１
６における第１の層間絶縁膜１１４の上に露出している
部分を化学的機械研磨により除去して、図３（ｄ）に示
すように、ソース又はドレインの電極１１３と接続する
第１のコンタクト及び金属配線１１７を形成する。
間絶縁膜１１４にソース又はドレインの電極１１３に至
る、コンタクトホール及び第１の配線形成用溝となる第
１の開口部１１５を形成する。その後、図３（ｃ）に示
すように、第１の層間絶縁膜１１４の上に全面に亘って
第１の金属膜１１６を堆積した後、該第１の金属膜１１
６における第１の層間絶縁膜１１４の上に露出している
部分を化学的機械研磨により除去して、図３（ｄ）に示
すように、ソース又はドレインの電極１１３と接続する
第１のコンタクト及び金属配線１１７を形成する。
【００３１】次に、図４（ａ）に示すように、第１の層
間絶縁膜１１４の上に全面に亘って第２の層間絶縁膜１
１８を堆積した後、図４（ｂ）に示すように、第２の層
間絶縁膜１１８に第１の金属配線１１６に至る、コンタ
クトホール及び第２の配線形成用溝となる第２の開口部
１１９を形成する。その後、図４（ｃ）に示すように、
第２の層間絶縁膜１１８の上に全面に亘って第２の金属
膜１２０を堆積した後、該第２の金属膜１２０における
第２の層間絶縁膜１１８の上に露出している部分を化学
的機械研磨により除去して、図４（ｄ）に示すように、
第１の金属配線１１６と接続する第２のコンタクト及び
金属配線１２１を形成する。
間絶縁膜１１４の上に全面に亘って第２の層間絶縁膜１
１８を堆積した後、図４（ｂ）に示すように、第２の層
間絶縁膜１１８に第１の金属配線１１６に至る、コンタ
クトホール及び第２の配線形成用溝となる第２の開口部
１１９を形成する。その後、図４（ｃ）に示すように、
第２の層間絶縁膜１１８の上に全面に亘って第２の金属
膜１２０を堆積した後、該第２の金属膜１２０における
第２の層間絶縁膜１１８の上に露出している部分を化学
的機械研磨により除去して、図４（ｄ）に示すように、
第１の金属配線１１６と接続する第２のコンタクト及び
金属配線１２１を形成する。
【００３２】以上説明したように、第１の実施形態によ
ると、トランジスタのゲート電極１０５及びソース又は
ドレインの電極１１３の各表面がシリコン基板１００の
表面と面一であると共に、素子分離絶縁膜１１０の表面
もシリコン基板１００の表面と面一であるため、第１の
層間絶縁膜１１４の表面は化学機械研磨を行なわなくて
も平坦である。
ると、トランジスタのゲート電極１０５及びソース又は
ドレインの電極１１３の各表面がシリコン基板１００の
表面と面一であると共に、素子分離絶縁膜１１０の表面
もシリコン基板１００の表面と面一であるため、第１の
層間絶縁膜１１４の表面は化学機械研磨を行なわなくて
も平坦である。
【００３３】（第２の実施形態）以下、本発明の第２の
実施形態に係る半導体装置及びその製造方法について、
のついて、図５〜図８を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
のついて、図５〜図８を参照しながら説明する。
【００３４】まず、第１の実施形態と同様、図５（ａ）
に示すシリコン基板２００におけるトランジスタ形成領
域に対してドライエッチングを行なって、図５（ｂ）に
示すように、素子形成用凹部２０１を形成した後、図５
（ｃ）に示すように、素子形成用凹部２０１を含むシリ
コン基板２００の上に全面に熱酸化膜２０２を形成す
る。その後、図５（ｄ）に示すように、熱酸化膜２０２
の上に全面に亘って第１の導電性多結晶シリコン膜２０
３を堆積した後、熱酸化膜２０２及び第１の導電性多結
晶シリコン膜２０３に対して化学機械研磨を行なって、
図５（ｅ）に示すように、熱酸化膜２０２及び第１の導
電性多結晶シリコン膜２０３におけるシリコン基板２０
０から突出している部分を除去する。その後、熱酸化膜
２０２及び第１の導電性多結晶シリコン膜２０３をパタ
ーン化して、熱酸化膜２０２からなるゲート絶縁膜２０
４及び第１の導電性多結晶シリコン膜２０３からなるゲ
ート電極２０５を形成する。
に示すシリコン基板２００におけるトランジスタ形成領
域に対してドライエッチングを行なって、図５（ｂ）に
示すように、素子形成用凹部２０１を形成した後、図５
（ｃ）に示すように、素子形成用凹部２０１を含むシリ
コン基板２００の上に全面に熱酸化膜２０２を形成す
る。その後、図５（ｄ）に示すように、熱酸化膜２０２
の上に全面に亘って第１の導電性多結晶シリコン膜２０
３を堆積した後、熱酸化膜２０２及び第１の導電性多結
晶シリコン膜２０３に対して化学機械研磨を行なって、
図５（ｅ）に示すように、熱酸化膜２０２及び第１の導
電性多結晶シリコン膜２０３におけるシリコン基板２０
０から突出している部分を除去する。その後、熱酸化膜
２０２及び第１の導電性多結晶シリコン膜２０３をパタ
ーン化して、熱酸化膜２０２からなるゲート絶縁膜２０
４及び第１の導電性多結晶シリコン膜２０３からなるゲ
ート電極２０５を形成する。
【００３５】次に、ゲート電極２０５をマスクにしてシ
リコン基板２００に対してｐ型の不純物をイオン注入し
て、図６（ａ）に示すように、低濃度不純物領域２０６
を形成した後、シリコン基板２００に対して選択的にド
ライエッチングを行なって、図６（ｂ）に示すように、
素子分離溝２０７を形成する。その後、図６（ｃ）に示
すように、シリコン基板２００の上に全面に亘って絶縁
膜２０８を堆積した後、絶縁膜２０８に対して異方性エ
ッチングを行なって、図６（ｄ）に示すように、ゲート
電極２０５の側面にサイドウォール２０９を形成すると
共に素子分離溝２０７に素子分離絶縁膜２１０を形成す
る。その後、ゲート電極２０５及びサイドウォール２０
９をマスクとしてシリコン基板２００に対してｐ型の不
純物をイオン注入して、ソース領域又はドレイン領域と
なる高濃度不純物領域２１１を形成した後、図６（ｅ）
に示すように、シリコン基板２００の上に全面に亘って
第２の導電性多結晶シリコン膜２１２を堆積する。その
後、第２の導電性多結晶シリコン膜２１２に対して化学
的機械研磨を行なって、図６（ｆ）に示すように、第２
の導電性多結晶シリコン膜２１２におけるシリコン基板
２００から突出している部分を除去して、ソース又はド
レインの電極２１３を形成する。
リコン基板２００に対してｐ型の不純物をイオン注入し
て、図６（ａ）に示すように、低濃度不純物領域２０６
を形成した後、シリコン基板２００に対して選択的にド
ライエッチングを行なって、図６（ｂ）に示すように、
素子分離溝２０７を形成する。その後、図６（ｃ）に示
すように、シリコン基板２００の上に全面に亘って絶縁
膜２０８を堆積した後、絶縁膜２０８に対して異方性エ
ッチングを行なって、図６（ｄ）に示すように、ゲート
電極２０５の側面にサイドウォール２０９を形成すると
共に素子分離溝２０７に素子分離絶縁膜２１０を形成す
る。その後、ゲート電極２０５及びサイドウォール２０
９をマスクとしてシリコン基板２００に対してｐ型の不
純物をイオン注入して、ソース領域又はドレイン領域と
なる高濃度不純物領域２１１を形成した後、図６（ｅ）
に示すように、シリコン基板２００の上に全面に亘って
第２の導電性多結晶シリコン膜２１２を堆積する。その
後、第２の導電性多結晶シリコン膜２１２に対して化学
的機械研磨を行なって、図６（ｆ）に示すように、第２
の導電性多結晶シリコン膜２１２におけるシリコン基板
２００から突出している部分を除去して、ソース又はド
レインの電極２１３を形成する。
【００３６】次に、図７（ａ）に示すように、トランジ
スタの上に全面に亘って第１の層間絶縁膜２１４を堆積
すると、第１の層間絶縁膜２１４の表面は平坦になる。
その後、第１の層間絶縁膜２１４にソース又はドレイン
の電極２１３に至るコンタクトホールを形成した後、該
コンタクトホールに例えばタングステンを充填すること
により、図７（ｂ）に示すように、第１の層間絶縁膜２
１４にソース又はドレインの電極２１３と接続する第１
のコンタクト２１５を形成する。その後、第１の層間絶
縁膜２１４の上に全面に亘って例えばアルミニウム膜を
堆積した後、該アルミニウム膜をパターニングすること
により、第１のコンタクト２１５の上に第１の金属配線
２１６を形成する。
スタの上に全面に亘って第１の層間絶縁膜２１４を堆積
すると、第１の層間絶縁膜２１４の表面は平坦になる。
その後、第１の層間絶縁膜２１４にソース又はドレイン
の電極２１３に至るコンタクトホールを形成した後、該
コンタクトホールに例えばタングステンを充填すること
により、図７（ｂ）に示すように、第１の層間絶縁膜２
１４にソース又はドレインの電極２１３と接続する第１
のコンタクト２１５を形成する。その後、第１の層間絶
縁膜２１４の上に全面に亘って例えばアルミニウム膜を
堆積した後、該アルミニウム膜をパターニングすること
により、第１のコンタクト２１５の上に第１の金属配線
２１６を形成する。
【００３７】次に、図７（ｃ）に示すように、第１の層
間絶縁膜２１４の上に全面に亘って第２の層間絶縁膜２
１７を堆積すると、第２の層間絶縁膜２１７の表面には
凹凸が形成されているため、第２の層間絶縁膜２１７に
対して化学機械研磨を行なって、図７（ｄ）に示すよう
に、第２の層間絶縁膜２１７の表面を平坦にする。
間絶縁膜２１４の上に全面に亘って第２の層間絶縁膜２
１７を堆積すると、第２の層間絶縁膜２１７の表面には
凹凸が形成されているため、第２の層間絶縁膜２１７に
対して化学機械研磨を行なって、図７（ｄ）に示すよう
に、第２の層間絶縁膜２１７の表面を平坦にする。
【００３８】次に、図８（ａ）に示すように、第１のコ
ンタクト２１５と同様にして、第２の層間絶縁膜２１７
に第１の金属配線２１６と接続する第２のコンタクト２
１８を形成した後、第１の金属配線２１６と同様にし
て、第２のコンタクト２１８の上に第２の金属配線２１
９を形成する。その後、図８（ｂ）に示すように、第２
の層間絶縁膜２１７の上に全面に亘って第３の層間絶縁
膜２２０を堆積すると、第３の層間絶縁膜２２０の表面
には凹凸が形成されているので、第３の層間絶縁膜２２
０に対して化学機械研磨を行なって、図８（ｃ）に示す
ように、第３の層間絶縁膜２２０の表面を平坦にする。
尚、第３の層間絶縁膜２２０が最上層の絶縁膜になる場
合には、該第３の層間絶縁膜２２０に対して化学機械研
磨を行なう必要はない。
ンタクト２１５と同様にして、第２の層間絶縁膜２１７
に第１の金属配線２１６と接続する第２のコンタクト２
１８を形成した後、第１の金属配線２１６と同様にし
て、第２のコンタクト２１８の上に第２の金属配線２１
９を形成する。その後、図８（ｂ）に示すように、第２
の層間絶縁膜２１７の上に全面に亘って第３の層間絶縁
膜２２０を堆積すると、第３の層間絶縁膜２２０の表面
には凹凸が形成されているので、第３の層間絶縁膜２２
０に対して化学機械研磨を行なって、図８（ｃ）に示す
ように、第３の層間絶縁膜２２０の表面を平坦にする。
尚、第３の層間絶縁膜２２０が最上層の絶縁膜になる場
合には、該第３の層間絶縁膜２２０に対して化学機械研
磨を行なう必要はない。
【００３９】以上説明したように、第２の実施形態によ
ると、トランジスタのゲート電極２０５及びソース又は
ドレインの電極２１３がシリコン基板２００の表面と面
一であると共に、素子分離絶縁膜２１０もシリコン基板
２００の表面と面一であるため、第１の層間絶縁膜２１
４の表面は化学機械研磨を行なわなくても平坦である。
ると、トランジスタのゲート電極２０５及びソース又は
ドレインの電極２１３がシリコン基板２００の表面と面
一であると共に、素子分離絶縁膜２１０もシリコン基板
２００の表面と面一であるため、第１の層間絶縁膜２１
４の表面は化学機械研磨を行なわなくても平坦である。
【００４０】（第３の実施形態）以下、本発明の第３の
実施形態に係る半導体装置及びその製造方法について、
図９〜図１１を参照しながら説明する。
実施形態に係る半導体装置及びその製造方法について、
図９〜図１１を参照しながら説明する。
【００４１】まず、図９（ａ）に示すｐ+ 型のシリコン
基板３００におけるトランジスタ形成領域に対して例え
ばＣ2Ｆ6ガスを用いるドライエッチングを行なって、図
９（ｂ）に示すように、素子形成用凹部３０１を形成し
た後、図９（ｃ）に示すように、素子形成用凹部３０１
を含むシリコン基板３００の上に全面にＳｉＯ2 からな
る熱酸化膜３０２を形成する。その後、図９（ｄ）に示
すように、素子形成用凹部３０１の両端部に素子分離用
溝３０３を形成した後、図９（ｅ）に示すように、熱酸
化膜３０２の上に素子形成用凹部３０１が完全に埋まる
ように全面に亘って多結晶シリコン膜３０４を堆積す
る。
基板３００におけるトランジスタ形成領域に対して例え
ばＣ2Ｆ6ガスを用いるドライエッチングを行なって、図
９（ｂ）に示すように、素子形成用凹部３０１を形成し
た後、図９（ｃ）に示すように、素子形成用凹部３０１
を含むシリコン基板３００の上に全面にＳｉＯ2 からな
る熱酸化膜３０２を形成する。その後、図９（ｄ）に示
すように、素子形成用凹部３０１の両端部に素子分離用
溝３０３を形成した後、図９（ｅ）に示すように、熱酸
化膜３０２の上に素子形成用凹部３０１が完全に埋まる
ように全面に亘って多結晶シリコン膜３０４を堆積す
る。
【００４２】次に、熱酸化膜３０２及び多結晶シリコン
膜３０４に対してシリコン基板３００をストッパー面と
して化学機械研磨を行なって、図１０（ａ）に示すよう
に、熱酸化膜３０２及び多結晶シリコン膜３０４におけ
るシリコン基板３００から突出している部分を除去す
る。その後、図１０（ｂ）に示すように、熱酸化膜３０
２及び多結晶シリコン膜３０４をパターン化して、熱酸
化膜３０２からなるゲート絶縁膜３０５、並びに多結晶
シリコン膜３０４からなるゲート電極３０６及び素子分
離絶縁膜３０７を形成する。その後、図１０（ｃ）に示
すように、シリコン基板３００の上に、トランジスタ形
成領域に開口部を有するレジストパターン３０８を形成
した後、該レジストパターン３０８をマスクにしてシリ
コン基板３００に対してｐ型の不純物を１×１０18ｃｍ
-3のエネルギーでイオン注入して、ゲート電極３０６を
導電性にすると共に低濃度不純物領域３０９を形成す
る。その後、図１０（ｄ）に示すように、シリコン基板
３００の上に、トランジスタ領域を覆うように全面に亘
って絶縁膜３１０を堆積した後、該絶縁膜３１０に対し
て異方性エッチングを行なって、図１０（ｅ）に示すよ
うに、ゲート電極３０６の側面にサイドウォール３１１
を形成する。
膜３０４に対してシリコン基板３００をストッパー面と
して化学機械研磨を行なって、図１０（ａ）に示すよう
に、熱酸化膜３０２及び多結晶シリコン膜３０４におけ
るシリコン基板３００から突出している部分を除去す
る。その後、図１０（ｂ）に示すように、熱酸化膜３０
２及び多結晶シリコン膜３０４をパターン化して、熱酸
化膜３０２からなるゲート絶縁膜３０５、並びに多結晶
シリコン膜３０４からなるゲート電極３０６及び素子分
離絶縁膜３０７を形成する。その後、図１０（ｃ）に示
すように、シリコン基板３００の上に、トランジスタ形
成領域に開口部を有するレジストパターン３０８を形成
した後、該レジストパターン３０８をマスクにしてシリ
コン基板３００に対してｐ型の不純物を１×１０18ｃｍ
-3のエネルギーでイオン注入して、ゲート電極３０６を
導電性にすると共に低濃度不純物領域３０９を形成す
る。その後、図１０（ｄ）に示すように、シリコン基板
３００の上に、トランジスタ領域を覆うように全面に亘
って絶縁膜３１０を堆積した後、該絶縁膜３１０に対し
て異方性エッチングを行なって、図１０（ｅ）に示すよ
うに、ゲート電極３０６の側面にサイドウォール３１１
を形成する。
【００４３】次に、ゲート電極３０６及びサイドウォー
ル３１１をマスクとしてシリコン基板３００に対してｐ
型の不純物例えばＡｓを１×１０20ｃｍ-3のエネルギー
でイオン注入して、図１１（ａ）に示すように、ソース
領域又はドレイン領域となる高濃度不純物領域３１２を
形成する。その後、図１１（ｂ）に示すように、シリコ
ン基板３００の上に全面に亘って導電性多結晶シリコン
膜３１３を堆積した後、該導電性多結晶シリコン膜３１
３に対してシリコン基板３００をストッパーとして化学
的機械研磨を行ない、図１１（ｃ）に示すように、導電
性多結晶シリコン膜３１３におけるシリコン基板３００
から突出している部分を除去して、ソース又はドレイン
の電極３１４を形成する。
ル３１１をマスクとしてシリコン基板３００に対してｐ
型の不純物例えばＡｓを１×１０20ｃｍ-3のエネルギー
でイオン注入して、図１１（ａ）に示すように、ソース
領域又はドレイン領域となる高濃度不純物領域３１２を
形成する。その後、図１１（ｂ）に示すように、シリコ
ン基板３００の上に全面に亘って導電性多結晶シリコン
膜３１３を堆積した後、該導電性多結晶シリコン膜３１
３に対してシリコン基板３００をストッパーとして化学
的機械研磨を行ない、図１１（ｃ）に示すように、導電
性多結晶シリコン膜３１３におけるシリコン基板３００
から突出している部分を除去して、ソース又はドレイン
の電極３１４を形成する。
【００４４】以上の工程によって、ゲート電極３０６及
びソース又はドレインの電極３１４がシリコン基板３０
０の表面と面一であるトランジスタが得られる。このた
め、図１１（ｄ）に示すように、トランジスタの上に全
面に亘って第１の層間絶縁膜３１５を堆積すると、該第
１の層間絶縁膜３１５の表面は平坦になる。
びソース又はドレインの電極３１４がシリコン基板３０
０の表面と面一であるトランジスタが得られる。このた
め、図１１（ｄ）に示すように、トランジスタの上に全
面に亘って第１の層間絶縁膜３１５を堆積すると、該第
１の層間絶縁膜３１５の表面は平坦になる。
【００４５】尚、第１の層間絶縁膜３１５の上には、第
１の実施形態又は第２の実施形態と同様にして、第１の
金属配線、第２の層間絶縁膜、第２の金属配線等を形成
することができる。
１の実施形態又は第２の実施形態と同様にして、第１の
金属配線、第２の層間絶縁膜、第２の金属配線等を形成
することができる。
【００４６】以上説明したように、第３の実施形態によ
ると、トランジスタのゲート電極３０６及びソース又は
ドレインの電極３１４がシリコン基板３００の表面と面
一であるため、第１の層間絶縁膜３１５の表面は化学機
械研磨を行なわなくても平坦である。
ると、トランジスタのゲート電極３０６及びソース又は
ドレインの電極３１４がシリコン基板３００の表面と面
一であるため、第１の層間絶縁膜３１５の表面は化学機
械研磨を行なわなくても平坦である。
【００４７】尚、第１〜第３の実施形態においては、電
極を構成する導電性材料としては、多結晶シリコンを用
いたが、これに代えて、他の金属を用いてもよいことは
言うまでもない。
極を構成する導電性材料としては、多結晶シリコンを用
いたが、これに代えて、他の金属を用いてもよいことは
言うまでもない。
【００４８】
【発明の効果】本発明に係る半導体装置によると、半導
体基板の表面部における半導体層の上に形成されたゲー
ト電極、半導体基板の表面部におけるソース領域の上に
形成されたソース電極、半導体基板の表面部におけるド
レイン領域の上に形成されたドレイン電極の各表面は半
導体基板の表面と面一であるため、トランジスタ同士の
間の領域に層間絶縁膜を確実に堆積することができると
共に、層間絶縁膜の表面は化学的機械研磨を行なわなく
ても平坦である。
体基板の表面部における半導体層の上に形成されたゲー
ト電極、半導体基板の表面部におけるソース領域の上に
形成されたソース電極、半導体基板の表面部におけるド
レイン領域の上に形成されたドレイン電極の各表面は半
導体基板の表面と面一であるため、トランジスタ同士の
間の領域に層間絶縁膜を確実に堆積することができると
共に、層間絶縁膜の表面は化学的機械研磨を行なわなく
ても平坦である。
【００４９】本発明に係る半導体装置の製造方法は、半
導体基板の表面部に素子形成用凹部を形成した後、素子
形成用凹部の底面上にゲート電極をその表面が半導体基
板の表面と面一になるように形成し、その後、素子形成
用凹部の底部にソース領域及びドレイン領域を形成した
後、ソース領域の上にソース電極をその表面が半導体基
板の表面と面一になるように形成すると共に、ドレイン
領域の上にドレイン電極をその表面が半導体基板の表面
と面一になるように形成するため、ゲート電極、ソース
電極及びドレイン電極の各表面は半導体基板の表面と面
一であるので、トランジスタ同士の間隔が小さくなって
も、トランジスタ同士の間の領域に層間絶縁膜を確実に
堆積することができると共に、層間絶縁膜の表面を化学
的機械研磨を行なわなくても平坦にすることができる。
導体基板の表面部に素子形成用凹部を形成した後、素子
形成用凹部の底面上にゲート電極をその表面が半導体基
板の表面と面一になるように形成し、その後、素子形成
用凹部の底部にソース領域及びドレイン領域を形成した
後、ソース領域の上にソース電極をその表面が半導体基
板の表面と面一になるように形成すると共に、ドレイン
領域の上にドレイン電極をその表面が半導体基板の表面
と面一になるように形成するため、ゲート電極、ソース
電極及びドレイン電極の各表面は半導体基板の表面と面
一であるので、トランジスタ同士の間隔が小さくなって
も、トランジスタ同士の間の領域に層間絶縁膜を確実に
堆積することができると共に、層間絶縁膜の表面を化学
的機械研磨を行なわなくても平坦にすることができる。
【００５０】本発明の半導体装置の製造方法が、ソース
・ドレイン領域形成工程とソース・ドレイン電極形成工
程との間に、素子形成用凹部の底部の外側部分に素子分
離溝を形成した後、該素子分離溝に絶縁性材料を充填し
て素子分離絶縁膜をその表面が半導体基板の表面と面一
になるように形成する工程を備えていると、ソース電極
及びドレイン電極の両側の絶縁領域をソース電極及びド
レイン電極を形成する前に確実に形成することができ、
また、素子分離絶縁膜の表面が半導体基板の表面と面一
になるため、トランジスタ同士の間隔が小さくなって
も、トランジスタ同士の間の領域に層間絶縁膜をより確
実に堆積できると共に層間絶縁膜の表面をより平坦にす
ることができる。
・ドレイン領域形成工程とソース・ドレイン電極形成工
程との間に、素子形成用凹部の底部の外側部分に素子分
離溝を形成した後、該素子分離溝に絶縁性材料を充填し
て素子分離絶縁膜をその表面が半導体基板の表面と面一
になるように形成する工程を備えていると、ソース電極
及びドレイン電極の両側の絶縁領域をソース電極及びド
レイン電極を形成する前に確実に形成することができ、
また、素子分離絶縁膜の表面が半導体基板の表面と面一
になるため、トランジスタ同士の間隔が小さくなって
も、トランジスタ同士の間の領域に層間絶縁膜をより確
実に堆積できると共に層間絶縁膜の表面をより平坦にす
ることができる。
【００５１】この場合、素子分離絶縁膜を形成する工程
が、半導体基板の上に全面に亘って絶縁膜を堆積した
後、該絶縁膜に対して異方性エッチングを行なって、素
子分離絶縁膜とゲート電極のサイドウォールとを同時に
形成する工程を含むと、素子分離絶縁膜を形成する工程
とサイドウォールを形成する工程とを同時に行なえるの
で、工程数の増加を招くことなく、素子分離絶縁膜を形
成することができる。
が、半導体基板の上に全面に亘って絶縁膜を堆積した
後、該絶縁膜に対して異方性エッチングを行なって、素
子分離絶縁膜とゲート電極のサイドウォールとを同時に
形成する工程を含むと、素子分離絶縁膜を形成する工程
とサイドウォールを形成する工程とを同時に行なえるの
で、工程数の増加を招くことなく、素子分離絶縁膜を形
成することができる。
【００５２】本発明の半導体装置の製造方法が、凹部形
成工程とゲート電極形成工程との間に、素子形成用凹部
の底部の外側部分に素子分離溝を形成した後、素子分離
溝に絶縁性材料を充填して素子分離絶縁膜を形成する工
程を備えていると、ゲート電極にサイドウォールを形成
する際に素子分離絶縁膜の上にもサイドウォールを形成
できるので、ソース電極及びドレイン電極の両側の絶縁
領域をソース電極及びドレイン電極を形成する前に確実
に形成することができる。
成工程とゲート電極形成工程との間に、素子形成用凹部
の底部の外側部分に素子分離溝を形成した後、素子分離
溝に絶縁性材料を充填して素子分離絶縁膜を形成する工
程を備えていると、ゲート電極にサイドウォールを形成
する際に素子分離絶縁膜の上にもサイドウォールを形成
できるので、ソース電極及びドレイン電極の両側の絶縁
領域をソース電極及びドレイン電極を形成する前に確実
に形成することができる。
【００５３】本発明の半導体装置の製造方法が、ソース
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に層間絶縁膜を形成し、層間絶
縁膜にソース電極及びドレイン電極と接続するコンタク
トを形成し、層間絶縁膜の上にコンタクトと接続する金
属配線を形成する工程を備えていると、表面が平坦な層
間絶縁膜にコンタクトを形成できると共に表面が平坦な
層間絶縁膜の上に金属配線を形成できるので、ソース電
極及びドレイン電極と金属配線との接続の信頼性が向上
する。
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に層間絶縁膜を形成し、層間絶
縁膜にソース電極及びドレイン電極と接続するコンタク
トを形成し、層間絶縁膜の上にコンタクトと接続する金
属配線を形成する工程を備えていると、表面が平坦な層
間絶縁膜にコンタクトを形成できると共に表面が平坦な
層間絶縁膜の上に金属配線を形成できるので、ソース電
極及びドレイン電極と金属配線との接続の信頼性が向上
する。
【００５４】本発明の半導体装置の製造方法が、ソース
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に層間絶縁膜を形成し、層間絶
縁膜にソース電極及びドレイン電極に至るコンタクトホ
ール及び配線形成用溝を形成し、コンタクトホール及び
配線形成用溝に導電性材料を充填して、コンタクト及び
金属配線を形成する工程を備えていると、デュアルダマ
シン構造を確実に実現できる。
・ドレイン電極形成工程の後に、ゲート電極、ソース電
極及びドレイン電極の上に層間絶縁膜を形成し、層間絶
縁膜にソース電極及びドレイン電極に至るコンタクトホ
ール及び配線形成用溝を形成し、コンタクトホール及び
配線形成用溝に導電性材料を充填して、コンタクト及び
金属配線を形成する工程を備えていると、デュアルダマ
シン構造を確実に実現できる。
【図１】（ａ）〜（ｆ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図２】（ａ）〜（ｆ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図５】（ａ）〜（ｆ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図６】（ａ）〜（ｆ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図７】（ａ）〜（ｄ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図９】（ａ）〜（ｅ）は本発明の第３の実施形態に係
る半導体装置の製造方法の各工程を示す断面図である。
る半導体装置の製造方法の各工程を示す断面図である。
【図１０】（ａ）〜（ｅ）は本発明の第３の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に
係る半導体装置の製造方法の各工程を示す断面図であ
る。
係る半導体装置の製造方法の各工程を示す断面図であ
る。
【図１２】（ａ）〜（ｅ）は従来の半導体装置の製造方
法の各工程を示す断面図である。
法の各工程を示す断面図である。
１００ シリコン基板 １０１ 素子形成用凹部 １０２ 熱酸化膜 １０３ 第１の導電性多結晶シリコン膜 １０４ ゲート絶縁膜 １０５ ゲート電極 １０６ 低濃度不純物領域 １０７ 素子分離溝 １０８ 絶縁膜 １０９ サイドウォール １１０ 素子分離絶縁膜 １１１ 高濃度不純物領域 １１２ 第２の導電性多結晶シリコン膜 １１３ ソース又はドレインの電極 １１４ 第１の層間絶縁膜 １１５ 第１の開口部 １１６ 第１の金属膜 １１７ 第１のコンタクト及び金属配線 １１８ 第２の層間絶縁膜 １１９ 第２の開口部 １２０ 第２の金属膜 １２１ 第２のコンタクト及び金属配線 ２００ シリコン基板 ２０１ 素子形成用凹部 ２０２ 熱酸化膜 ２０３ 導電性多結晶シリコン膜 ２０４ 第１の導電性多結晶シリコン膜 ２０５ ゲート電極 ２０６ 低濃度不純物領域 ２０７ 素子分離溝 ２０８ 絶縁膜 ２０９ サイドウォール ２１０ 素子分離絶縁膜 ２１１ 高濃度不純物領域 ２１２ 第２の導電性多結晶シリコン膜 ２１３ ソース又はドレインの電極 ２１４ 第１の層間絶縁膜 ２１５ 第１のコンタクト ２１６ 第１の金属配線 ２１７ 第２の層間絶縁膜 ２１８ 第２のコンタクト ２１９ 第２の金属配線 ２２０ 第３の層間絶縁膜 ３００ シリコン基板 ３０１ 素子形成用凹部 ３０２ 熱酸化膜 ３０３ 素子分離用溝 ３０４ 多結晶シリコン膜 ３０５ ゲート絶縁膜 ３０６ ゲート電極 ３０７ 素子分離絶縁膜 ３０８ レジストパターン ３０９ 低濃度不純物領域 ３１０ 絶縁膜 ３１１ サイドウォール ３１２ 高濃度不純物領域 ３１３ 導電性多結晶シリコン膜 ３１４ ソース又はドレインの電極 ３１５ 第１の層間絶縁膜
Claims (7)
- 【請求項１】 半導体基板の内部に半導体層を挟んで形
成されたソース領域及びドレイン領域と、前記半導体基
板の表面部における前記半導体層の上に形成されたゲー
ト電極と、前記半導体基板の表面部における前記ソース
領域の上に形成されたソース電極と、前記半導体基板の
表面部における前記ドレイン領域の上に形成されたドレ
イン電極とを備え、前記ゲート電極、ソース電極及びド
レイン電極の各表面は前記半導体基板の表面と面一であ
ることを特徴とする半導体装置。 - 【請求項２】 半導体基板の表面部におけるトランジス
タ形成領域に素子形成用凹部を形成する凹部形成工程
と、 前記素子形成用凹部の底面上にゲート電極を、前記素子
形成用凹部の壁面との間に間隔をおき且つ前記ゲート電
極の表面が前記半導体基板の表面と面一になるように形
成するゲート電極形成工程と、 前記素子形成用凹部の底部における前記ゲート電極の両
側にソース領域及びドレイン領域を形成するソース・ド
レイン領域形成工程と、 前記ソース領域の上にソース電極を該ソース電極の表面
が前記半導体基板の表面と面一になるように形成すると
共に、前記ドレイン領域の上にドレイン電極を該ドレイ
ン電極の表面が前記半導体基板の表面と面一になるよう
に形成するソース・ドレイン電極形成工程とを備えてい
ることを特徴とする半導体装置の製造方法。 - 【請求項３】 前記ソース・ドレイン領域形成工程と前
記ソース・ドレイン電極形成工程との間に、 前記素子形成用凹部の底部の外側部分に素子分離溝を形
成する素子分離溝形成工程と、 前記素子分離溝に絶縁性材料を充填して素子分離絶縁膜
を該素子分離絶縁膜の表面が前記半導体基板の表面と面
一になるように形成する素子分離絶縁膜形成工程とをさ
らに備えていることを特徴とする請求項２に記載の半導
体装置の製造方法。 - 【請求項４】 前記素子分離絶縁膜形成工程は、前記半
導体基板の上に全面に亘って絶縁膜を堆積した後、該絶
縁膜に対して異方性エッチングを行なって、前記素子分
離絶縁膜と前記ゲート電極のサイドウォールとを同時に
形成する工程を含むことを特徴とする請求項３に記載の
半導体装置の製造方法。 - 【請求項５】 前記凹部形成工程と前記ゲート電極形成
工程との間に、 前記素子形成用凹部の底部の外側部分に素子分離溝を形
成する素子分離溝形成工程と、 前記素子分離溝に絶縁性材料を充填して素子分離絶縁膜
を形成する素子分離絶縁膜形成工程とをさらに備えてい
ることを特徴とする請求項２に記載の半導体装置の製造
方法。 - 【請求項６】 前記ソース・ドレイン電極形成工程の後
に、 前記ゲート電極、ソース電極及びドレイン電極の上に全
面に亘って層間絶縁膜を形成する層間絶縁膜形成工程
と、 前記層間絶縁膜に前記ソース電極及びドレイン電極に至
るコンタクトホールを形成した後、該コンタクトホール
に導電性材料を充填することにより、前記ソース電極及
びドレイン電極とそれぞれ接続するコンタクトを形成す
るコンタクト形成工程と、 前記層間絶縁膜の上に前記コンタクトと接続する金属配
線を形成する金属配線形成工程とをさらに備えているこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 前記ソース・ドレイン電極形成工程の後
に、 前記ゲート電極、ソース電極及びドレイン電極の上に全
面に亘って層間絶縁膜を形成する層間絶縁膜形成工程
と、 前記層間絶縁膜に、前記ソース電極及びドレイン電極に
至るコンタクトホール及び配線形成用溝をそれぞれ形成
した後、前記コンタクトホール及び配線形成用溝に導電
性材料を充填することにより、前記ソース電極及びドレ
イン電極とそれぞれ接続するコンタクト及び金属配線を
形成する金属配線形成工程とをさらに備えていることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144417A JPH11340457A (ja) | 1998-05-26 | 1998-05-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10144417A JPH11340457A (ja) | 1998-05-26 | 1998-05-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11340457A true JPH11340457A (ja) | 1999-12-10 |
Family
ID=15361698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10144417A Pending JPH11340457A (ja) | 1998-05-26 | 1998-05-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11340457A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
| KR100390838B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 콘택 형성방법 |
-
1998
- 1998-05-26 JP JP10144417A patent/JPH11340457A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100315728B1 (ko) * | 1999-12-31 | 2001-12-13 | 박종섭 | 트랜지스터 및 그의 제조 방법 |
| KR100390838B1 (ko) * | 2001-06-28 | 2003-07-12 | 주식회사 하이닉스반도체 | 반도체 소자의 랜딩 플러그 콘택 형성방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000516 |