JP2001223356A - トランジスタ及びその製造方法 - Google Patents
トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】ロコス（LOCOS）工程やエス・ティー・アイ（S
hallow Trench Isolation：STI）工程時にソース／ドレ
インの漏洩電流（leakage current）発生を防ぎ、DRAM
のリフレッシュ（Refresh）特性を向上させてゲート酸
化膜の損傷を防ぎ、逆狭小幅効果（reverse narrow wid
th effect）、接合Ｌ／Ｃ及びGOIを減少させてトランジ
スタの特性を向上させるため、素子の特性及び収率を向
上させることが可能な、トランジスタ及びその製造方法
を提供する。 【解決手段】半導体基板上に活性領域の溝を形成し活性
領域にゲート電極を形成して漏洩電流、ジー・オー・ア
イ（Gate Oxide Integrality：GOI）損傷、及びトラン
ジスタの逆狭小幅効果（reverse narrow width effec
t）を防ぐことを特徴とするトランジスタの製造方法。
hallow Trench Isolation：STI）工程時にソース／ドレ
インの漏洩電流（leakage current）発生を防ぎ、DRAM
のリフレッシュ（Refresh）特性を向上させてゲート酸
化膜の損傷を防ぎ、逆狭小幅効果（reverse narrow wid
th effect）、接合Ｌ／Ｃ及びGOIを減少させてトランジ
スタの特性を向上させるため、素子の特性及び収率を向
上させることが可能な、トランジスタ及びその製造方法
を提供する。 【解決手段】半導体基板上に活性領域の溝を形成し活性
領域にゲート電極を形成して漏洩電流、ジー・オー・ア
イ（Gate Oxide Integrality：GOI）損傷、及びトラン
ジスタの逆狭小幅効果（reverse narrow width effec
t）を防ぐことを特徴とするトランジスタの製造方法。
Description
【０００１】
【発明の属する技術分野】本発明はトランジスタ及びそ
の製造方法に関し、特に素子分離酸化膜を形成したあと
活性領域を食刻し、ゲート電極を形成して素子の特性及
び収率を向上させるトランジスタ及びその製造方法に関
するものである。
の製造方法に関し、特に素子分離酸化膜を形成したあと
活性領域を食刻し、ゲート電極を形成して素子の特性及
び収率を向上させるトランジスタ及びその製造方法に関
するものである。
【０００２】
【従来の技術】図１乃至図３は、従来の技術に係るトラ
ンジスタを説明するための図面等であり、図１はレイア
ウト、図２は図１の線I−Iに伴うトランジスタの断面
図、図３は図１の線II−IIに伴うトランジスタの断面図
である。
ンジスタを説明するための図面等であり、図１はレイア
ウト、図２は図１の線I−Iに伴うトランジスタの断面
図、図３は図１の線II−IIに伴うトランジスタの断面図
である。
【０００３】先ず、ｐ型半導体基板（１１）表面の素子
分離領域に形成される素子分離酸化膜（１４）と、前記
半導体基板（１１）上にゲート酸化膜（１５）を介在し
て形成されたゲート電極（１６）と、前記それぞれのゲ
ート電極（１６）両側半導体基板（１１）の表面の活性
領域に形成されるエル・ディー・ディー（Lightly Dope
d Drain：LDD）不純物注入領域（１７）と、前記それぞ
れのゲート電極（１６）の両側に形成される第２窒化膜
スペーサ（１８）、そして前記第２窒化膜スペーサ（１
８）、及びゲート電極（１６）の両側に形成されるソー
ス／ドレイン接合領域（１９）で構成される。
分離領域に形成される素子分離酸化膜（１４）と、前記
半導体基板（１１）上にゲート酸化膜（１５）を介在し
て形成されたゲート電極（１６）と、前記それぞれのゲ
ート電極（１６）両側半導体基板（１１）の表面の活性
領域に形成されるエル・ディー・ディー（Lightly Dope
d Drain：LDD）不純物注入領域（１７）と、前記それぞ
れのゲート電極（１６）の両側に形成される第２窒化膜
スペーサ（１８）、そして前記第２窒化膜スペーサ（１
８）、及びゲート電極（１６）の両側に形成されるソー
ス／ドレイン接合領域（１９）で構成される。
【０００４】図４ａ乃至図４ｄ、そして図５ａ乃至図５
ｄは従来技術に係るトランジスタの製造方法を説明する
ための断面図である。
ｄは従来技術に係るトランジスタの製造方法を説明する
ための断面図である。
【０００５】図４ａ及び図５ａを参照すれば、一般的な
エス・ティー・アイ（Shallow Trench Isolation：ST
I）方法で素子分離領域が定義（区画）されるが、ｐ型
の半導体基板（１１）上にパッド酸化膜（１２）と、第
１窒化膜（１３）、及び第１感光膜パターンを順次形成
する。このとき、前記第１感光膜パターンは素子分離マ
スクを利用した露光及び現像工程で形成したものであ
る。
エス・ティー・アイ（Shallow Trench Isolation：ST
I）方法で素子分離領域が定義（区画）されるが、ｐ型
の半導体基板（１１）上にパッド酸化膜（１２）と、第
１窒化膜（１３）、及び第１感光膜パターンを順次形成
する。このとき、前記第１感光膜パターンは素子分離マ
スクを利用した露光及び現像工程で形成したものであ
る。
【０００６】その次に、前記第１感光膜パターンをマス
クにして前記第１窒化膜（１３）、パッド酸化膜（１
２）、及び半導体基板（１１）を選択的に食刻してトレ
ンチを形成する。
クにして前記第１窒化膜（１３）、パッド酸化膜（１
２）、及び半導体基板（１１）を選択的に食刻してトレ
ンチを形成する。
【０００７】次いで、前記第１感光膜パターンを除去し
て前記トレンチを含む全面に素子分離酸化膜（１４）を
成長させ、前記第１窒化膜（１３）を食刻終末点にして
前記素子分離酸化膜（１４）を化学機械研磨（Chemical
Mechanical Polishing：CMP）方法、又はエッチバック
（Etch Back）方法で平坦化させ、前記トレンチ内にの
み前記素子分離酸化膜を残す。
て前記トレンチを含む全面に素子分離酸化膜（１４）を
成長させ、前記第１窒化膜（１３）を食刻終末点にして
前記素子分離酸化膜（１４）を化学機械研磨（Chemical
Mechanical Polishing：CMP）方法、又はエッチバック
（Etch Back）方法で平坦化させ、前記トレンチ内にの
み前記素子分離酸化膜を残す。
【０００８】図４ｂ及び図５ｂを参照すれば、前記半導
体基板（１１）上に形成された窒化膜（１３）及びパッ
ド酸化膜（１２）を除去し、前記素子分離酸化膜（１
４）を含む半導体基板（１１）上にイオン注入工程を行
い前記半導体基板（１１）の表面内にチャネル領域
（Ｃ）を形成する。
体基板（１１）上に形成された窒化膜（１３）及びパッ
ド酸化膜（１２）を除去し、前記素子分離酸化膜（１
４）を含む半導体基板（１１）上にイオン注入工程を行
い前記半導体基板（１１）の表面内にチャネル領域
（Ｃ）を形成する。
【０００９】なお、全面の熱酸化工程で前記半導体基板
（１１）上にゲート酸化膜（１５）を形成し、その上部
に多結晶シリコン層（１６ａ）とタングステン（Ｗ）層
（１６ｂ）の積層構造にゲート電極（１６）を形成す
る。
（１１）上にゲート酸化膜（１５）を形成し、その上部
に多結晶シリコン層（１６ａ）とタングステン（Ｗ）層
（１６ｂ）の積層構造にゲート電極（１６）を形成す
る。
【００１０】次いで、前記タングステン層（１６ｂ）上
に第２感光膜パターンを形成する。このとき、前記感光
膜パターンはゲート電極マスクを利用した露光及び現像
工程で形成したものである。
に第２感光膜パターンを形成する。このとき、前記感光
膜パターンはゲート電極マスクを利用した露光及び現像
工程で形成したものである。
【００１１】なお、前記第２感光膜パターンをマスクに
し前記タングステン層（１６ｂ）、多結晶シリコン層
（１６ａ）、及びゲート酸化膜（１５）を選択的に食刻
してゲート電極（１６）を形成し、前記第２感光膜パタ
ーンを除去する。
し前記タングステン層（１６ｂ）、多結晶シリコン層
（１６ａ）、及びゲート酸化膜（１５）を選択的に食刻
してゲート電極（１６）を形成し、前記第２感光膜パタ
ーンを除去する。
【００１２】図４ｃ及び図５ｃを参照すれば、前記ゲー
ト電極（１６）をマスクに全面に低濃度ｎ型不純物イオ
ン注入工程を行い、ドライブイン（Drive−in）拡散す
ることにより前記ゲート電極（１６）の両側にLDD不純
物注入領域（1７）を形成する。
ト電極（１６）をマスクに全面に低濃度ｎ型不純物イオ
ン注入工程を行い、ドライブイン（Drive−in）拡散す
ることにより前記ゲート電極（１６）の両側にLDD不純
物注入領域（1７）を形成する。
【００１３】図４ｄ及び図５ｄを参照すれば、前記ゲー
ト電極（１６）を含む全面に第２窒化膜を形成し、前記
第２窒化膜をエッチバックし前記ゲート電極（１６）の
両側の半導体基板（１１）上に第２窒化膜スペーサ（１
８）を形成する。
ト電極（１６）を含む全面に第２窒化膜を形成し、前記
第２窒化膜をエッチバックし前記ゲート電極（１６）の
両側の半導体基板（１１）上に第２窒化膜スペーサ（１
８）を形成する。
【００１４】なお、前記ゲート電極（１６）と第２窒化
膜側壁（１８）をマスクに高濃度ｎ型不純物イオン注入
工程を行い、ドライブイン（Drive−in）工程で拡散さ
せて前記第２窒化膜スペーサ（１８）を含むゲート電極
（１６）の両側にソース／ドレイン接合領域（１９）を
形成する。
膜側壁（１８）をマスクに高濃度ｎ型不純物イオン注入
工程を行い、ドライブイン（Drive−in）工程で拡散さ
せて前記第２窒化膜スペーサ（１８）を含むゲート電極
（１６）の両側にソース／ドレイン接合領域（１９）を
形成する。
【００１５】しかし、従来のトランジスタ及びその製造
方法は次のような問題点がある。
方法は次のような問題点がある。
【００１６】第一に、ロコス（LOCOS）工程又はSTI工
程、イオン注入工程及び後続熱処理工程時に素子分離酸
化膜の側壁が損傷され漏洩電流が増加するため、DRAMの
リフレッシュ（Refresh）特性が低下する。
程、イオン注入工程及び後続熱処理工程時に素子分離酸
化膜の側壁が損傷され漏洩電流が増加するため、DRAMの
リフレッシュ（Refresh）特性が低下する。
【００１７】第二に、素子分離酸化膜との段差で活性領
域の中心部位より周縁のゲート酸化膜の厚さが薄くな
り、ジー・オー・アイ（Gate Oxide Integrality：GO
I）損傷及びトランジスタの逆狭小幅効果（reverse nar
row width effect）が発生する。
域の中心部位より周縁のゲート酸化膜の厚さが薄くな
り、ジー・オー・アイ（Gate Oxide Integrality：GO
I）損傷及びトランジスタの逆狭小幅効果（reverse nar
row width effect）が発生する。
【００１８】
【発明が解決しようとする課題】本発明は前記の問題点
を解決するため考案したものであり、漏洩電流、GOI損
傷、及びトランジスタの逆狭小幅効果を防ぐトランジス
タ及びその製造方法を提供することにその目的がある。
を解決するため考案したものであり、漏洩電流、GOI損
傷、及びトランジスタの逆狭小幅効果を防ぐトランジス
タ及びその製造方法を提供することにその目的がある。
【００１９】
【課題を解決するための手段】以上の目的を達成するた
め、本発明に係るトランジスタは、半導体基板上に活性
領域の溝を形成する素子分離酸化膜と、前記活性領域の
溝に備えられるゲート電極；即ち、前記溝の低部である
活性領域とゲート電極の間に介在するゲート酸化膜と、
前記ゲート酸化膜上部に表面酸化した第１酸化膜が備え
られる素子分離酸化膜の高さの第１ゲート電極、そし
て、前記第１ゲート電極上部に形成される第２ゲート電
極の積層構造に備えられるゲート電極と、前記ゲート電
極の両側の活性領域に備えられるLDD領域と、前記素子
分離酸化膜と第１ゲート電極の側壁に備えられる窒化膜
側壁と、前記ゲート電極の両側の活性領域に備えられる
ソース／ドレイン接合領域と、前記第１ゲート電極と素
子分離酸化膜の間の活性領域を埋め込む第２、第３酸化
膜を含んで備えられることを特徴とする。
め、本発明に係るトランジスタは、半導体基板上に活性
領域の溝を形成する素子分離酸化膜と、前記活性領域の
溝に備えられるゲート電極；即ち、前記溝の低部である
活性領域とゲート電極の間に介在するゲート酸化膜と、
前記ゲート酸化膜上部に表面酸化した第１酸化膜が備え
られる素子分離酸化膜の高さの第１ゲート電極、そし
て、前記第１ゲート電極上部に形成される第２ゲート電
極の積層構造に備えられるゲート電極と、前記ゲート電
極の両側の活性領域に備えられるLDD領域と、前記素子
分離酸化膜と第１ゲート電極の側壁に備えられる窒化膜
側壁と、前記ゲート電極の両側の活性領域に備えられる
ソース／ドレイン接合領域と、前記第１ゲート電極と素
子分離酸化膜の間の活性領域を埋め込む第２、第３酸化
膜を含んで備えられることを特徴とする。
【００２０】さらに、以上の目的を達成するため本発明
に係るトランジスタの製造方法は、活性領域の溝を定義
する素子分離酸化膜（isolation oxide）を半導体基板
上部に形成する段階と、前記活性領域上にゲート酸化膜
が介在した第１ゲート電極を形成する段階と、前記第１
ゲート電極の表面に第１酸化膜を形成する段階と、前記
第１ゲート電極の両側の活性領域にLDD領域を形成する
段階と、前記第１ゲート電極の両側と素子分離膜の側壁
に絶縁膜の側壁（スペーサ）を形成する段階と、前記絶
縁膜の側壁を含む第１ゲート電極の両側の半導体基板に
ソース／ドレイン接合領域を形成する段階と、前記第１
絶縁膜の側壁を含む第１ゲート電極と素子分離酸化膜の
間に平坦化された第２、第３酸化膜を形成する段階と、
前記第１ゲート電極上部に第２ゲート電極とハードマス
ク層を形成し、第１ゲート電極、第２ゲート電極、及び
ハードマスク層の積層構造に備えられるゲート電極を形
成する段階を含むことを特徴とする。
に係るトランジスタの製造方法は、活性領域の溝を定義
する素子分離酸化膜（isolation oxide）を半導体基板
上部に形成する段階と、前記活性領域上にゲート酸化膜
が介在した第１ゲート電極を形成する段階と、前記第１
ゲート電極の表面に第１酸化膜を形成する段階と、前記
第１ゲート電極の両側の活性領域にLDD領域を形成する
段階と、前記第１ゲート電極の両側と素子分離膜の側壁
に絶縁膜の側壁（スペーサ）を形成する段階と、前記絶
縁膜の側壁を含む第１ゲート電極の両側の半導体基板に
ソース／ドレイン接合領域を形成する段階と、前記第１
絶縁膜の側壁を含む第１ゲート電極と素子分離酸化膜の
間に平坦化された第２、第３酸化膜を形成する段階と、
前記第１ゲート電極上部に第２ゲート電極とハードマス
ク層を形成し、第１ゲート電極、第２ゲート電極、及び
ハードマスク層の積層構造に備えられるゲート電極を形
成する段階を含むことを特徴とする。
【００２１】
【発明の実施の形態】以下、添付の図面を参考にしなが
ら本発明を詳しく説明することにする。
ら本発明を詳しく説明することにする。
【００２２】図６乃至図８は、本発明の実施例に係るト
ランジスタを説明した図面等であり、図７は図６の線II
I−IIIに伴うトランジスタの断面図、図８は図６の線IV
−IVに伴うトランジスタの断面図である。
ランジスタを説明した図面等であり、図７は図６の線II
I−IIIに伴うトランジスタの断面図、図８は図６の線IV
−IVに伴うトランジスタの断面図である。
【００２３】本発明の実施例に係るトランジスタは図
６、そして図７及び図８に示すように、半導体基板（３
１）と、活性領域の溝（100）を定義する（画定する）
素子分離酸化膜（３２）と、前記半導体基板（３１）上
にゲート酸化膜（３４）を介在し、表面が酸化した第１
ゲート電極（３５）とその上部に備えられる第２ゲート
電極（４３）の積層構造を備えたゲート電極、前記ゲー
ト電極両側の半導体基板（３１）表面の活性領域に形成
されるLDD領域（３８）と、前記ゲート電極の両側及び
素子分離酸化膜（３２）の側壁に形成される窒化膜スペ
ーサ（３９）と、前記窒化膜スペーサ（３９）を含むゲ
ート電極両側の半導体基板（３１）表面の活性領域に形
成されるソース／ドレイン接合領域（４０）と、そし
て、前記窒化膜スペーサ（３９）上に備えられる第２、
第３酸化膜（４１、４２）で構成される。
６、そして図７及び図８に示すように、半導体基板（３
１）と、活性領域の溝（100）を定義する（画定する）
素子分離酸化膜（３２）と、前記半導体基板（３１）上
にゲート酸化膜（３４）を介在し、表面が酸化した第１
ゲート電極（３５）とその上部に備えられる第２ゲート
電極（４３）の積層構造を備えたゲート電極、前記ゲー
ト電極両側の半導体基板（３１）表面の活性領域に形成
されるLDD領域（３８）と、前記ゲート電極の両側及び
素子分離酸化膜（３２）の側壁に形成される窒化膜スペ
ーサ（３９）と、前記窒化膜スペーサ（３９）を含むゲ
ート電極両側の半導体基板（３１）表面の活性領域に形
成されるソース／ドレイン接合領域（４０）と、そし
て、前記窒化膜スペーサ（３９）上に備えられる第２、
第３酸化膜（４１、４２）で構成される。
【００２４】このとき、前記溝（100）の低部は半導体
基板（３１）で形成され、前記素子分離酸化膜（３２）
は10〜300Åの厚さに形成されるのが好ましい。
基板（３１）で形成され、前記素子分離酸化膜（３２）
は10〜300Åの厚さに形成されるのが好ましい。
【００２５】図９ａ乃至図９ｆ、そして図１０ａ乃至図
１０ｆは、本発明の実施例に係るトランジスタの製造方
法を示す工程断面図である。
１０ｆは、本発明の実施例に係るトランジスタの製造方
法を示す工程断面図である。
【００２６】図９ａ及び図１０ａを参照すれば、ｐ型半
導体基板（３１）上に素子分離酸化膜（３２）と第１感
光膜パターン（３３）を形成する。このとき、第１感光
膜パターン（３３）は素子分離領域のみを塗布するよう
（被覆するよう）形成されたものである。
導体基板（３１）上に素子分離酸化膜（３２）と第１感
光膜パターン（３３）を形成する。このとき、第１感光
膜パターン（３３）は素子分離領域のみを塗布するよう
（被覆するよう）形成されたものである。
【００２７】このとき、前記素子分離酸化膜（３２）を
１０〜300Åの厚さに形成した後、全面にウェル（Wel
l）イオン、フィールドストップ（Field Stop）イオ
ン、及び閾電圧（Vt）調節イオンのイオン注入工程を行
ってから、前記第１感光膜パターン（３３）を形成する
順に行う。
１０〜300Åの厚さに形成した後、全面にウェル（Wel
l）イオン、フィールドストップ（Field Stop）イオ
ン、及び閾電圧（Vt）調節イオンのイオン注入工程を行
ってから、前記第１感光膜パターン（３３）を形成する
順に行う。
【００２８】図９ｂ及び図１０ｂを参照すれば、前記第
１感光膜パターン（３３）をマスクにして前記素子分離
酸化膜（３２）を選択的に食刻し、前記半導体基板（３
１）の活性領域を露出させる溝（100）を形成する。
１感光膜パターン（３３）をマスクにして前記素子分離
酸化膜（３２）を選択的に食刻し、前記半導体基板（３
１）の活性領域を露出させる溝（100）を形成する。
【００２９】このとき、前記食刻工程は前記溝（100）
の底部がラウンディング（Rounding）されるよう前記素
子分離酸化膜（３２）を食刻し、GOI低下及びトランジ
スタの逆狭小幅効果（reverse narrow width effect）
を防ぐ。
の底部がラウンディング（Rounding）されるよう前記素
子分離酸化膜（３２）を食刻し、GOI低下及びトランジ
スタの逆狭小幅効果（reverse narrow width effect）
を防ぐ。
【００３０】なお、前記第１感光膜パターン（３３）を
除去した後、前記露出した半導体基板（３１）上にゲー
ト酸化膜（３４）を成長させる。
除去した後、前記露出した半導体基板（３１）上にゲー
ト酸化膜（３４）を成長させる。
【００３１】次いで、前記溝（100）を含む前記半導体
基板（３１）の全面に第１多結晶シリコン層（３５ａ）
を形成する。
基板（３１）の全面に第１多結晶シリコン層（３５ａ）
を形成する。
【００３２】図９ｃ及び図１０ｃを参照すれば、前記素
子分離酸化膜（３２）を食刻終末点にして前記多結晶シ
リコン層（３５ａ）を化学機械研磨（Chemical Mechani
calPolishing：CMP）工程で平坦化食刻し、前記多結晶
シリコン層（３５ａ）上部に第２感光膜パターン（３
６）を形成する。このとき、前記第２感光膜パターン
（３６）はゲート電極マスクを利用した露光及び現像工
程で形成したものである。
子分離酸化膜（３２）を食刻終末点にして前記多結晶シ
リコン層（３５ａ）を化学機械研磨（Chemical Mechani
calPolishing：CMP）工程で平坦化食刻し、前記多結晶
シリコン層（３５ａ）上部に第２感光膜パターン（３
６）を形成する。このとき、前記第２感光膜パターン
（３６）はゲート電極マスクを利用した露光及び現像工
程で形成したものである。
【００３３】図９ｄ及び図１０ｄを参照すれば、前記第
２感光膜パターン（３６）をマスクにして前記第１多結
晶シリコン層（３５ａ）を選択的に食刻し、第１ゲート
電極（３５）を形成したあと前記第２感光膜パターン
（３６）を除去する。
２感光膜パターン（３６）をマスクにして前記第１多結
晶シリコン層（３５ａ）を選択的に食刻し、第１ゲート
電極（３５）を形成したあと前記第２感光膜パターン
（３６）を除去する。
【００３４】なお、前記第１ゲート電極（３５）を熱酸
化しその表面上に第１酸化膜（３７）を成長させた後、
前記素子分離酸化膜（３２）と第１ゲート電極（３５）
をマスクにして前記半導体基板（３１）に低濃度ｎ型不
純物イオン注入工程を行い、ドライブイン（Drive−i
n）工程で拡散させて前記第１ゲート電極（３５）の両
側の半導体基板（３１）表面の活性領域にLDD領域（３
８）を形成する。
化しその表面上に第１酸化膜（３７）を成長させた後、
前記素子分離酸化膜（３２）と第１ゲート電極（３５）
をマスクにして前記半導体基板（３１）に低濃度ｎ型不
純物イオン注入工程を行い、ドライブイン（Drive−i
n）工程で拡散させて前記第１ゲート電極（３５）の両
側の半導体基板（３１）表面の活性領域にLDD領域（３
８）を形成する。
【００３５】次いで、全面に窒化膜を形成して前記窒化
膜をエッチバックし、前記第１ゲート電極（３５）の両
側と素子分離酸化膜（３２）の側壁の半導体基板（３
１）上に、絶縁膜の側壁となる、窒化膜スペーサ（３
９）を形成する。
膜をエッチバックし、前記第１ゲート電極（３５）の両
側と素子分離酸化膜（３２）の側壁の半導体基板（３
１）上に、絶縁膜の側壁となる、窒化膜スペーサ（３
９）を形成する。
【００３６】その後、前記第１ゲート電極（３５）と窒
化膜スペーサ（３９）をマスクにして高濃度ｎ型不純物
イオン注入工程を行い、ドライブイン（Drive−in）工
程で拡散させて前記窒化膜スペーサ（３９）を含む第１
ゲート電極（３５）両側の半導体基板（３１）の表面活
性領域にソース／ドレイン接合領域（４０）を形成す
る。
化膜スペーサ（３９）をマスクにして高濃度ｎ型不純物
イオン注入工程を行い、ドライブイン（Drive−in）工
程で拡散させて前記窒化膜スペーサ（３９）を含む第１
ゲート電極（３５）両側の半導体基板（３１）の表面活
性領域にソース／ドレイン接合領域（４０）を形成す
る。
【００３７】図９ｅ及び図１０ｅを参照すれば、前記窒
化膜側壁（３９）を含む全面に第２、第３酸化膜（４
１、４２）を形成し、前記第１ゲート電極（３５）が露
出するよう前記素子分離酸化膜（３２）を食刻終末点に
するCMP工程で平坦化する。
化膜側壁（３９）を含む全面に第２、第３酸化膜（４
１、４２）を形成し、前記第１ゲート電極（３５）が露
出するよう前記素子分離酸化膜（３２）を食刻終末点に
するCMP工程で平坦化する。
【００３８】なお、前記平坦化された全面に第２多結晶
シリコン層（４３ａ）、ハードマスク層（４４）、及び
第３感光膜パターン（４５）を積層する。このとき、前
記第３感光膜パターン（４５）はゲート電極マスクを利
用した露光及び現像工程で形成したものである。
シリコン層（４３ａ）、ハードマスク層（４４）、及び
第３感光膜パターン（４５）を積層する。このとき、前
記第３感光膜パターン（４５）はゲート電極マスクを利
用した露光及び現像工程で形成したものである。
【００３９】図９ｆ及び図１０ｆを参照すれば、前記第
３感光膜パターン（４５）をマスクにして前記ハードマ
スク層（４４）と第２多結晶シリコン層（４３ａ）を選
択的に食刻し、第２ゲート電極（４３）を形成して前記
第３感光膜パターン（４５）を除去することにより、第
１ゲート電極（３５）、第２ゲート電極（４３）、及び
ハードマスク層（４４）の積層構造に備えられるゲート
電極を形成する。
３感光膜パターン（４５）をマスクにして前記ハードマ
スク層（４４）と第２多結晶シリコン層（４３ａ）を選
択的に食刻し、第２ゲート電極（４３）を形成して前記
第３感光膜パターン（４５）を除去することにより、第
１ゲート電極（３５）、第２ゲート電極（４３）、及び
ハードマスク層（４４）の積層構造に備えられるゲート
電極を形成する。
【００４０】前記のように、本発明のゲート電極は前記
第１、第２ゲート電極（３５、４３）に形成し、特に図
１０ｆでのように前記第１、第２ゲート電極（３５、４
３）の構造が“Ｔ”字形を有する。
第１、第２ゲート電極（３５、４３）に形成し、特に図
１０ｆでのように前記第１、第２ゲート電極（３５、４
３）の構造が“Ｔ”字形を有する。
【００４１】
【発明の効果】本発明のトランジスタ及びその製造方法
は、素子分離酸化膜を形成し活性領域を食刻してゲート
電極を形成するため、ロコス工程又はSTI工程時にソー
ス／ドレインの漏洩電流発生を防ぎ、DRAMのリフレッシ
ュ特性を向上させてゲート酸化膜の損傷を防ぎ、逆狭小
幅効果、接合Ｌ／Ｃ及びGOIを減少させてトランジスタ
の特性を向上させるため、素子の特性及び収率を向上さ
せる効果がある。
は、素子分離酸化膜を形成し活性領域を食刻してゲート
電極を形成するため、ロコス工程又はSTI工程時にソー
ス／ドレインの漏洩電流発生を防ぎ、DRAMのリフレッシ
ュ特性を向上させてゲート酸化膜の損傷を防ぎ、逆狭小
幅効果、接合Ｌ／Ｃ及びGOIを減少させてトランジスタ
の特性を向上させるため、素子の特性及び収率を向上さ
せる効果がある。
【図１】図１は、従来の技術に係るトランジスタのレイ
アウト図。
アウト図。
【図２】図２は、図１の線I−Iに伴うトランジスタの断
面図。
面図。
【図３】図３は、図１の線II−IIに伴うトランジスタの
断面図。
断面図。
【図４ａ】図４ａは、図１の線I−Iに伴うトランジスタ
の製造方法を示す断面図の一つであり、図４ｂに続く。
の製造方法を示す断面図の一つであり、図４ｂに続く。
【図４ｂ】図４ｂは、図１の線I−Iに伴うトランジスタ
の製造方法を示す断面図の一つであり、図４ｃに続く。
の製造方法を示す断面図の一つであり、図４ｃに続く。
【図４ｃ】図４ｃは、図１の線I−Iに伴うトランジスタ
の製造方法を示す断面図の一つであり、図４ｄに続く。
の製造方法を示す断面図の一つであり、図４ｄに続く。
【図４ｄ】図４ｃより続く図４ｄは、図１の線I−Iに伴
うトランジスタの製造方法を示す断面図の一つである。
うトランジスタの製造方法を示す断面図の一つである。
【図５ａ】図５ａは、図１の線II−IIに伴うトランジス
タの製造方法を示す断面図の一つであり、図５ｂに続
く。
タの製造方法を示す断面図の一つであり、図５ｂに続
く。
【図５ｂ】図５ｂは、図１の線II−IIに伴うトランジス
タの製造方法を示す断面図の一つであり、図５ｃに続
く。
タの製造方法を示す断面図の一つであり、図５ｃに続
く。
【図５ｃ】図５ｃは、図１の線II−IIに伴うトランジス
タの製造方法を示す断面図の一つであり、図５ｄに続
く。
タの製造方法を示す断面図の一つであり、図５ｄに続
く。
【図５ｄ】図５ｄは、図１の線II−IIに伴うトランジス
タの製造方法を示す断面図の一つである。
タの製造方法を示す断面図の一つである。
【図６】図６は、本発明の実施例に係るトランジスタの
レイアウト図。
レイアウト図。
【図７】図７は、図６の線III−IIIに伴うトランジスタ
の断面図。
の断面図。
【図８】図８は、図６の線IV−IVに伴うトランジスタの
断面図。
断面図。
【図９ａ】図９ａは、図６の線III−IIIに伴うトランジ
スタの製造方法を示す断面図の一つであり、図９ｂに続
く。
スタの製造方法を示す断面図の一つであり、図９ｂに続
く。
【図９ｂ】図９ｂは、図６の線III−IIIに伴うトランジ
スタの製造方法を示す断面図の一つであり、図９ｃに続
く。
スタの製造方法を示す断面図の一つであり、図９ｃに続
く。
【図９ｃ】図９ｃは、図６の線III−IIIに伴うトランジ
スタの製造方法を示す断面図の一つであり、図９ｄに続
く。
スタの製造方法を示す断面図の一つであり、図９ｄに続
く。
【図９ｄ】図９ｄは、図６の線III−IIIに伴うトランジ
スタの製造方法を示す断面図の一つであり、図９ｅに続
く。
スタの製造方法を示す断面図の一つであり、図９ｅに続
く。
【図９ｅ】図９ｅは、図６の線III−IIIに伴うトランジ
スタの製造方法を示す断面図の一つであり、図９ｆに続
く。
スタの製造方法を示す断面図の一つであり、図９ｆに続
く。
【図９ｆ】図９ｆは、図６の線III−IIIに伴うトランジ
スタの製造方法を示す断面図の一つである。
スタの製造方法を示す断面図の一つである。
【図１０ａ】図１０ａは、図６の線IV−IVに伴うトラン
ジスタの製造方法を示す断面図の一つであり、図１０ｂ
に続く。
ジスタの製造方法を示す断面図の一つであり、図１０ｂ
に続く。
【図１０ｂ】図１０ｂは、図６の線IV−IVに伴うトラン
ジスタの製造方法を示す断面図の一つであり、図１０ｃ
に続く。
ジスタの製造方法を示す断面図の一つであり、図１０ｃ
に続く。
【図１０ｃ】図１０ｃは、図６の線IV−IVに伴うトラン
ジスタの製造方法を示す断面図の一つであり、図１０ｄ
に続く。
ジスタの製造方法を示す断面図の一つであり、図１０ｄ
に続く。
【図１０ｄ】図１０ｄは、図６の線IV−IVに伴うトラン
ジスタの製造方法を示す断面図の一つであり、図１０ｅ
に続く。
ジスタの製造方法を示す断面図の一つであり、図１０ｅ
に続く。
【図１０ｅ】図１０ｅは、図６の線IV−IVに伴うトラン
ジスタの製造方法を示す断面図の一つであり、図１０ｆ
に続く。
ジスタの製造方法を示す断面図の一つであり、図１０ｆ
に続く。
【図１０ｆ】図１０ｆは、図６の線IV−IVに伴うトラン
ジスタの製造方法を示す断面図の一つである。
ジスタの製造方法を示す断面図の一つである。
１１、３１：半導体基板 １２：パッド
酸化膜 １３：第１窒化膜 １４：素子分
離酸化膜 １５、３４：ゲート酸化膜 １６、Ｇ：ゲ
ート電極 １６ａ：多結晶シリコン層 １６ｂ：タン
グステン層 １７、３８：LDD不純物注入領域 １８：第２窒化膜スペーサ １９、４０：ソース／ドレイン接合領域 ３２：素子分離酸化膜 ３３：第１感
光膜パターン ３４：ゲート酸化膜 ３５ａ：第１
多結晶シリコン層 ３５：第１ゲート電極 ３６：第２感
光膜パターン ３７：第１酸化膜 ３９：窒化膜
側壁（スペーサ） ４０：ソース／ドレイン領域 ４１：第２酸
化膜 ４２：第３酸化膜 ４３ａ：第２
多結晶シリコン層 ４３：第２ゲート電極 ４４：ハード
マスク層 ４５：第３感光膜パターン １００：溝
（トレンチ） Ｃ：チャネル領域
酸化膜 １３：第１窒化膜 １４：素子分
離酸化膜 １５、３４：ゲート酸化膜 １６、Ｇ：ゲ
ート電極 １６ａ：多結晶シリコン層 １６ｂ：タン
グステン層 １７、３８：LDD不純物注入領域 １８：第２窒化膜スペーサ １９、４０：ソース／ドレイン接合領域 ３２：素子分離酸化膜 ３３：第１感
光膜パターン ３４：ゲート酸化膜 ３５ａ：第１
多結晶シリコン層 ３５：第１ゲート電極 ３６：第２感
光膜パターン ３７：第１酸化膜 ３９：窒化膜
側壁（スペーサ） ４０：ソース／ドレイン領域 ４１：第２酸
化膜 ４２：第３酸化膜 ４３ａ：第２
多結晶シリコン層 ４３：第２ゲート電極 ４４：ハード
マスク層 ４５：第３感光膜パターン １００：溝
（トレンチ） Ｃ：チャネル領域
Claims (8)
- 【請求項１】（ａ）半導体基板上部に活性領域の溝を形
成する素子分離酸化膜； （ｂ）前記活性領域の溝にゲート酸化膜を介在して形成
されたゲート電極；該ゲート電極は、 （ｉ）表面酸化した第１酸化膜が備えられる第１ゲート
電極、及び（ii）前記第１ゲート電極上部に形成される
第２ゲート電極の積層構造に構成され； （ｃ）前記ゲート電極の両側の活性領域に備えられるLD
D領域； （ｄ）前記素子分離酸化膜の側壁と第１ゲート電極の側
壁に備えられる窒化膜スペーサ； （ｅ）前記ゲート電極の両側の活性領域に備えられるソ
ース／ドレイン接合領域；そして （ｆ）前記第１ゲート電極と素子分離酸化膜の間の活性
領域を埋め込む第２、第３酸化膜を含んで備えられるト
ランジスタ。 - 【請求項２】（ａ）の溝は、前記半導体基板との接合部
がラウンディング（rounding）されて備えられることを
特徴とする請求項１記載のトランジスタ。 - 【請求項３】（ａ）の素子分離酸化膜の厚さが、１０〜
300Åであることを特徴とする請求項１記載のトランジ
スタ。 - 【請求項４】（ｂ）のゲート電極上部にハードマスク層
が備えられることを特徴とする請求項１記載のトランジ
スタ。 - 【請求項５】（ａ）活性領域の溝を定義する素子分離酸
化膜（isolation oxide）を半導体基板上部に形成する
段階； （ｂ）前記活性領域上にゲート酸化膜が介在した第１ゲ
ート電極を形成する段階； （ｃ）前記第１ゲート電極の表面に第１酸化膜を形成す
る段階； （ｄ）前記第１ゲート電極の両側の活性領域にLDD領域
を形成する段階； （ｅ）前記第１ゲート電極の両側と素子分離膜の側壁に
絶縁膜の側壁を形成する段階； （ｆ）前記絶縁膜の側壁を含む第１ゲート電極の両側の
半導体基板にソース／ドレイン接合領域を形成する段
階； （ｇ）前記第１絶縁膜の側壁を含む第１ゲート電極と素
子分離酸化膜の間に平坦化した第２、第３酸化膜を形成
する段階； （ｈ）前記第１ゲート電極上部に第２ゲート電極とハー
ドマスク層を形成し、第１ゲート電極、第２ゲート電
極、及びハードマスク層の積層構造に備えられるゲート
電極を形成する段階を含むトランジスタの製造方法。 - 【請求項６】（ｂ）及び（ｈ）での第１ゲート電極と第
２ゲート電極は、多結晶シリコンで形成することを特徴
とする請求項５記載のトランジスタの製造方法。 - 【請求項７】（ｃ）の第１酸化膜は、前記第１ゲート電
極の多結晶シリコンの表面を熱酸化させて形成すること
を特徴とする請求項５記載のトランジスタの製造方法。 - 【請求項８】（ａ）の素子分離酸化膜は、１０〜300Å
の厚さに形成することを特徴とする請求項５記載のトラ
ンジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1999-67988 | 1999-12-31 | ||
| KR1019990067988A KR100315728B1 (ko) | 1999-12-31 | 1999-12-31 | 트랜지스터 및 그의 제조 방법 |
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| Publication Number | Publication Date |
|---|---|
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Family
ID=19635076
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398088A Expired - Fee Related JP4629867B2 (ja) | 1999-12-31 | 2000-12-27 | トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
| US (2) | US6794714B2 (ja) |
| JP (1) | JP4629867B2 (ja) |
| KR (1) | KR100315728B1 (ja) |
| TW (1) | TW469577B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR102185282B1 (ko) | 2014-01-06 | 2020-12-01 | 삼성전자 주식회사 | 고정 양전하 함유층을 가지는 반도체 소자 |
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