KR20060027751A - 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법 - Google Patents
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Abstract
리세스 된 게이트 전극을 갖는 모스 트랜지스터 및 그 제조방법을 제공한다. 상기 모스 트랜지스터는 반도체 기판을 구비하며, 상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자 분리막이 배치된다. 상기 활성영역 내에 배치되고 상기 활성 영역을 가로지르는 트렌치 영역을 구비한다. 이때, 상기 트랜치 영역의 상부 측벽은 등방성식각과 이방성식각을 이용해 트랜치 상부 모서리의 기판을 라운드 형태로 형성 한다. 상기 트렌치 영역의 측벽 및 바닥을 덮는 게이트 절연막이 배치된다. 상기 게이트 절연막에 의해 둘러 싸여진 상기 트렌치 영역 내부를 채우면서 상기 활성영역의 상부를 가로지르도록 배치되는 게이트 패턴을 포함하되, 상기 게이트 패턴의 측벽하단은 상기 채널 트렌치 상부의 라운드형태의 기판 상부에 위치하게 패터닝한다.
채널 트렌치, 폴리실리콘, 게이트 패턴 폭, 등방성 식각, 이방성식각
Description
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 보여주는 평면도이다.
도 3 내지 도 8는 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 200 : 반도체 기판 104, 204 : 트렌치 영역
106, 206 : 게이트 절연막 108, 208 : 폴리실리콘 패턴
110, 210 : 금속실리사이드 패턴 112, 212 : 하드마스크패턴
114, 214 : 게이트 패턴 116, 216 : 절연막스페이서
118, 218 : 소오스/드레인 영역 120 : 전기장 집중 영역
201 : 활성영역 202 : 절연막
203 : 라운드 부
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 리세스된 게이트 전극을 갖는 모스트랜지스터 및 그의 제조 방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 모스 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 상기 모스 트랜지스터의 채널 길이가 감소하여 단채널 효과를 발생시킨다. 특히, 상기 디램 소자의 메모리 셀에 채택되는 억세스 모스 트랜지스터에서 상기 단채널 효과가 발생하면, 상기 디램 셀의 문턱 전압이 감소되고 누설전류가 증가되어 상기 디램 소자의 리프레쉬 특성을 저하시킨다. 이에 따라, 상기 디램 소자의 집적도가 증가 할지라도, 상기 게이트 채널 길이를 증가시켜 단채널 효과를 억제할 수 있는 모스 트랜지스터로서 리세스된 게이트 전극을 갖는 모스 트랜지스터가 소개된 바 있다.
상기 리세스된 게이트 전극을 갖는 모스 트랜지스터는 반도체 기판을 일부 리세스 시켜 리세스된 영역에 게이트를 형성하고 게이트의 양측 실리콘 기판에 채널을 형성하는 것이다.
도 1은 종래 기술에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터 설명하기 위한 단면도이다. 도 1을 참조하면, 반도체기판(100)의 소정영역에 활성영역이 배치된다. 상기 활성영역은 소자 분리막(미도시함)에 의해 한정되는 영역이다. 상기 활성영역의 소정영역을 가로질러 채널 트렌치 영역(104)이 배치된다. 상기 채널 트렌치 영역(104)의 측벽 및 바닥을 덮는 게이트 절연막(106)이 배치된다. 상기 게이트 절연막(106)에 의해 둘러 싸여진 상기 채널 트렌치 영역(104)을 채우며 상기 활성 영역을 가로지르는 게이트 패턴(114)이 배치된다. 상기 게이트 패턴(114)은 폴리실리콘 패턴(108), 금속 실리사이드 패턴(110) 및 하드마스크 패턴(112)으로 구성된다. 상기 게이트 패턴(114)의 측벽을 감싸는 절연막 스페이서(116)가 배치된다. 상기 게이트 패턴(114) 양측 하부의 활성 영역 내에 소오스/드레인 영역(118)이 배치된다.
도 1에 개시된 리세스된 게이트 전극을 갖는 모스 트랜지스터는 채널 트렌치 영역 폭과 게이트 패턴(114)의 폭이 동일하거나 게이트 패턴이 더 큰 아우터 게이트(Outer gate) 형태를 갖는다. 상기 아우터 게이트(Outer gate)는 상기 폴리실리콘 패턴(108)과 인접한 활성 영역 상부 모서리 영역(120)에서 전기장 집중 현상이 발생한다. 상기 전기장 집중 현상으로 인하여 소자의 문턱 전압 특성이 저하되고 누설 전류가 증가하는 단점이 있다.
상기 게이트 폴리실리콘 패턴과 인접한 활성 영역 상부 모서리에서의 전기장 집중 현상을 방지하기 위한 방법이 한국공개특허 2000-26816호에 “트렌치형 게이트 전극을 갖는 전력 소자의 제조 방법”이라는 제목으로 개시된바 있다.
상기 한국 공개특허 2000-26816호에 따르면, 활성 영역 상부 모서리에 전기장이 집중되는 것을 방지하여 누설 전류를 감소시킬 수 있다. 보다 상세하게는 기판에 주 트렌치를 형성하고, 상기 주 트렌치와 인접한 기판 내에 기생 트렌치를 형성한다. 상기 주 트렌치에 열산화막을 형성하되, 상기 기생 트렌치 부분에 타 영역에 비해 상대적으로 두꺼운 게이트 산화막을 형성한다. 상기 트렌치 내부에 게이트 전극을 이룰 도전막을 매립한다.
상기 한국 공개 특허 2000-26816호에 따르면, 활성 영역 상부 모서리의 전기장 집중을 방지하여 소자의 누설 전류 열화 현상을 방지할 수 있다. 반면에, 상기 트렌치 상단부 폭을 증가시킴에 따라 액티브 영역의 면적이 감소된다. 이로 인해, 소자의 전류 구동 능력이 감소된다.
한편, 상기 아우터 게이트(Outer gate)의 전기장 집중 현상 및 트렌치 상단부 폭 증가에 따른 전류 구동 능력 감소를 방지하기 위해 게이트 패턴의 폭을 트렌치 폭 보다 작게 형성하는 이너 게이트(Inner gate) 형태로 형성하는 방법이 시도되고 있다. 그러나, 이 경우 게이트 사이즈 감소에 따라 오정렬이 발생할 수 있다. 이로 인하여 폴리실리콘 상부에 형성되는 금속 실리사이드막의 표면이 불균일하면 금속 실리사이드막의 균열이 발생할 수 있다.
결국, 상기 채널 트랜치 상부 모서리에 전기장이 집중되는 현상을 방지할 수 있는 새로운 리세스된 게이트 전극을 갖는 모스트랜지스터의 제조 방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는 게이트 패턴과 인접한 활성 영역 상부 모서리에서의 전기장 집중 현상을 방지하면서 게이트 패턴의 정렬 여유도를 개선시킬수 있는 새로운 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그의 제조 방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면,리세스된 게이트 전극을 갖는 모스 트랜지스터가 제공된다. 상기 모스 트랜지스터는 반도체 기판 및 상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막을 포함한다. 상기 활성영역 내에 하부 트렌치 영역이 제공된다. 상기 하부 트렌치 영역은 상기 활성 영역을 가로지르도록 배치된다. 상기 하부 트렌치 영역의 상부에 상부 트렌치 영역이 제공된다. 상기 상부 트렌치 영역은 상기 활성영역을 가로지르고 상기 하부 트렌치 영역보다 큰 폭을 갖는다. 상기 상부 트렌치 영역은 둥근 형태의 경사진 측벽을 갖는다. 상기 하부 트렌치 영역의 내벽 및 상기 상부 트렌치 영역의 상기 경사진 측벽 상에 게이트 절연막이 제공된다. 상기 게이트 절연막에 의해 둘러 싸여진 상기 하부 트렌치 영역을 채우면서 상기 활성영역의 상부를 가로지르도록 게이트 패턴이 배치된다. 상기 게이트 패턴의 측벽하단은 상기 상부 트렌치 영역의 상기 경사진 측벽 상에 위치한다.
본 발명의 몇몇 실시예들에서, 상기 상부 트렌치 영역의 상기 경사진 측벽은 오목한 형태를 가질 수 있다.
다른 실시예들에서, 상기 게이트 패턴 측벽은 절연막 스페이서로 덮여질 수 있다. 상기 절연막 스페이서는 실리콘 산화막 또는 실리콘 질화막일 수 있다.
또 다른 실시예들에서, 상기 게이트 패턴은 폴리실리콘막을 포함할 수 있다.
또 다른 실시예들에서, 상기 게이트 패턴은 폴리실리콘과 금속 실리사이드의 복층일 수 있다. 상기 금속 실리사이드막은 텅스텐 실리사이드막일 수 있다.
또 다른 실시예들에서, 상기 상부 트렌치 영역 양측 활성 영역에 소오스/드 레인 영역들이 제공될 수 있다.
또 다른 실시예들에서, 상기 상부 트렌치 영역의 상기 경사진 측벽은 350Å 이하의 폭을 가질 수 있다.
또 다른 실시예들에서, 상기 하부 트렌치 영역은 800~1200Å의 폭을 가질 수 있다.
또 다른 실시예들에서, 상기 하부 트렌치 영역은 1000~1800Å의 깊이를 가질 수 있다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법이 제공된다. 상기 모스트랜지스터 제조 방법은 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 것과 상기 활성영역의 상부를 가로지르는 개구부를 갖는 마스크 패턴을 형성하는 것을 포함한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성영역을 등방성 식각하여 상기 활성영역을 가로지르면서 경사진 측벽을 갖는 상부 트렌치 영역을 형성한다. 상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성영역을 이방성 식각하여 상기 상부 트렌치 영역보다 좁은 폭을 갖는 하부 트렌치 영역을 형성한다. 상기 마스크 패턴을 제거하여 상기 활성영역의 상부면을 노출시킨다. 상기 노출된 활성영역의 표면, 상기 상부 트렌치 영역의 상기 경사진 측벽 및 상기 하부 트렌치 영역의 내벽 상에 게이트 절연막을 형성한다. 상기 게이트 절연막을 갖는 기판 상에 게이트 물질막을 형성한다. 상기 게이트 물질막을 패터닝하여 상기 활성영역의 상부를 가로지르면서 상기 하부 트렌치 영역을 채우는 게이트 패턴을 형성한다. 상기 게이트 패턴은 그것의 측벽 하단이 상기 상부 트렌치 영역의 상기 경사진 측벽 상에 위 치하도록 형성된다.
본 발명의 몇몇 실시예들에서, 상기 상부 트렌치 영역 양측 활성 영역에 소오스/드레인 영역을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명 되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당 업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장 되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 2는 본 발명의 실시예에 따른 리세스된 게이트 전극을 갖는 모스 트랜지스터를 보여주는 평면도이다. 또한, 도 3 내지 도 8은 본 발명의 실시예에 따른 모스 트랜지스터의 제조방법을 설명하기 위하여 도 2의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 2 내지 도 5를 참조하면, 반도체 기판(200)에 소자분리막(도시하지 않음)을 형성하여 활성 영역(201)을 한정한다. 상기 활성영역(201)을 갖는 기판 상에 마스크막(202)을 형성한다. 상기 마스크막(202)은 포토레지스트막, 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 마스크막(202)을 패터닝하여 상기 활성 영역(201)의 상부를 가로지르는 개구부(202h)를 형성한다. 상기 개구부(202h)는 800~1200Å의 폭을 갖도록 형성할 수 있다. 상기 패터닝된 마스크막(202)을 식각 마스크로 사용하여 상기 활성영역(201)을 등방성 식각하여 상부 트렌치 영역(203)을 형성한다. 그 결과, 상기 상부 트렌치 영역(203)은 상기 활성영역(201)을 가로지르면서 상기 개구부(202h)보다 넓은 제1 폭(B)을 갖도록 형성되고, 상기 상부 트렌치 영역(203)의 표면(203i)은 오목하고 둥근 프로파일을 갖도록 형성될 수 있다. 상기 등방성 식각 공정은 HBr과 O2의 혼합 가스를 사용하여 실시할 수 있다. 또한, 상기 등방성 식각 공정은 40~80W의 바이어스 파워를 사용하여 진행할 수 있다.
계속해서, 상기 패터닝된 마스크막(202)을 식각 마스크로 사용하여 상기 활성영역(201)을 이방성 식각하여 상기 활성영역(201)을 가로지르는 하부 트렌치 영역(204)을 형성한다. 그 결과, 상기 하부 트렌치 영역(204)은 상기 제1 폭(B)보다 작은 제2 폭(A)을 갖도록 형성될 수 있다. 상기 제2 폭(A)은 상기 개구부(202h)의 폭과 실질적으로 동일할 수 있다. 상기 하부 트렌치 영역(204)을 형성함으로써 상기 상부 트렌치 영역(203)의 측벽(203s)이 한정된다. 상기 상부 트렌치 영역(203)의 측벽(203s)은 둥근 형태의 경사진 프로파일을 보일 수 있다. 상기 상부 트렌치 영역(203)의 측벽(203s)은 도 5에 도시된 바와 같이 상기 제1 및 제2 폭들(B, A) 사이의 차이값의 1/2에 해당하는 폭(D)을 갖는다.
본 실시예에서, 상기 하부 트렌치 영역(204)은 1000~1800Å의 깊이를 갖도록 형성될 수 있다. 또한, 상기 상부 트렌치 영역(203)의 측벽(203s)은 350Å 이하의 폭(D), 바람직하게는 100Å 내지 350Å의 폭(D)을 갖도록 형성될 수 있다. 이 경우에, 상기 상부 트렌치 영역(203)의 깊이 또한 상기 폭(D)과 동일한 값을 가질 수 있다.
도 2, 도 6 및 도 7을 참조하면, 상기 패터닝된 마스크막(202)을 제거하여 상기 활성영역(201)의 상부면을 노출시킨다. 이어서, 상기 패터닝된 마스크막(202)이 제거된 기판 상에 게이트 절연막(206)을 형성한다. 그 결과, 상기 게이트 절연막(206)은 상기 하부 트렌치 영역(204)의 내벽, 상기 상부 트렌치 영역(203)의 측벽(203s) 및 상기 활성영역(201)의 상부면 상에 형성된다.
상기 게이트 절연막(206)을 갖는 기판 상에 상기 상부 트렌치 영역(203) 및 상기 하부 트렌치 영역(204)을 채우는 게이트 물질막을 형성한다. 상기 게이트 물질막은 폴리실리콘막으로 형성할 수 있다. 이와는 달리, 상기 게이트 물질막은 상기 폴리실리콘막과 아울러서 텅스텐 실리사이드막과 같은 금속 실리사이드막을 차례로 적층시키어 형성할 수 있다. 본 발명의 다른 실시예에서, 상기 게이트 물질막은 폴리실리콘막 및 금속 실리사이드막에 더하여 실리콘 질화막 또는 실리콘 산화막과 같은 캐핑 절연막을 차례로 적층시키어 형성할 수 있다. 상기 캐핑 절연막, 금속 실리사이드막 및 폴리실리콘막을 패터닝하여 상기 하부 트렌치 영역(204)을 채우면서 상기 활성영역(201)의 상부를 가로지르는 게이트 패턴(214)을 형성한다. 그 결과, 상기 게이트 패턴(214)은 차례로 적층된 폴리실리콘 패턴(208), 금속 실리사이드 패턴(210) 및 캐핑 절연막 패턴(212)을 갖도록 형성될 수 있다. 본 실시예에서, 상기 게이트 패턴(214)의 측벽 하단은 도 7에 도시된 바와 같이 상기 상부 트렌치 영역(203)의 경사진 측벽(203s)에 위치하도록 형성될 수 있다.
도 2 및 도 8을 참조하면, 상기 게이트 패턴(214)을 이온주입 마스크로 사용하여 상기 활성영역(201) 내로 불순물 이온들을 주입하여 저농도 불순물 영역(217) 을 형성할 수 있다. 이어서, 상기 게이트 패턴(214)의 측벽 상에 절연막 스페이서(216)를 형성한다. 상기 절연막 스페이서(216)는 실리콘 산화막 또는 실리콘 질화막으로 형성할 수 있다. 상기 게이트 패턴(214) 및 절연막 스페이서(216)를 이온주입 마스크로 사용하여 상기 활성영역(201) 내로 불순물 이온들을 주입하여 상기 저농도 불순물 영역들(217)보다 높은 농도를 갖는 소오스/드레인 영역들(218)을 형성한다.
상술한 바와 같이 본 실시예들에 따르면, 상기 게이트 패턴(214)이 오정렬될지라도, 상기 상부 트렌치 영역의 측벽(203S)의 경사도가 완만하므로 상기 저농도 불순물 영역들(217) 및/또는 상기 소오스/드레인 영역들(218)의 깊이의 변화(fluctuation)를 최소화시킬 수 있다. 따라서, 상기 하부 트렌치 영역의 내벽을 따라 형성되는 채널 길이의 변화를 최소화시킬 수 있다. 이에 더하여, 상기 상부 트렌치 영역의 경사진 측벽(203S)에 기인하여 상기 게이트 패턴(214)의 가장자리 하부에서의 전계 집중 현상을 현저히 완화시킬수 있다.
도 2 및 도 8을 다시 참조하여 본 발명의 실시예에 따른 모스 트랜지스터의 구조를 설명하기로 한다.
도 2 및 도 8을 참조하면, 반도체기판(200)의 소정영역에 활성영역(201)이 제공된다. 상기 활성영역(201)은 소자분리막(도시하지 않음)에 의해 한정된다. 상기 활성영역(201)의 소정영역 내에 상기 활성영역(201)을 가로지르는 상부 트렌치 영역(203)이 제공된다. 상기 상부 트렌치 영역(203)은 제1 폭(B)을 갖고, 둥근 형태의 경사진 측벽을 갖는다. 상기 상부 트렌치 영역(203)의 하부에 상기 활성영역 (201)을 가로지르는 하부 트렌치 영역(204)이 제공된다. 상기 하부 트렌치 영역(204)은 상기 제1 폭(B)보다 작은 제2 폭(A)을 갖는다. 상기 상부 트렌치 영역(203)의 측벽은 상기 하부 트렌치 영역(204)의 측벽보다 더 완만한 기울기를 갖는다. 상기 하부 트렌치 영역(204)의 내벽, 상기 상부 트렌치 영역(203)의 측벽, 상기 활성영역(201)의 상부면은 게이트 절연막(206)으로 덮여진다.
상기 게이트 절연막(206) 상에 적어도 상기 하부 트렌치 영역(204)을 채우면서 상기 활성영역(201)의 상부를 가로지르는 게이트 패턴(214)이 제공된다. 상기 게이트 패턴(214)은 적어도 폴리실리콘 패턴(208)을 포함한다. 본 발명의 다른 실시예에서, 상기 게이트 패턴(214)은 상기 폴리실리콘 패턴(208)과 아울러서 상기 폴리실리콘 패턴(208) 상에 적층된 금속 실리사이드 패턴(210)을 포함할 수 있다. 상기 금속 실리사이드 패턴(210)은 텅스텐 실리사이드 패턴일 수 있다. 또 다른 실시예에서, 상기 게이트 패턴(214)은 상기 폴리실리콘 패턴(208) 및 금속 실리사이드 패턴(210)에 더하여 상기 금속 실리사이드 패턴(210) 상에 적층된 캐핑 절연막 패턴(212)을 포함할 수 있다. 상기 캐핑 절연막 패턴(212)은 실리콘 절연막 또는 실리콘 산화막일 수 있다.
상기 게이트 패턴(214)의 측벽 하단은 상기 상부 트렌치 영역(203)의 측벽 상에 위치할 수 있다. 상기 게이트 패턴(214)의 측벽은 절연막 스페이서(216)로 덮여질 수 있다. 상기 상부 트렌치 영역(203)의 양 옆의 활성영역 표면에 소오스/드레인 영역들(218)이 제공될 수 있다. 이에 더하여, 상기 상부 트렌치 영역(203)의 양 측벽들 하부에 상기 소오스/드레인 영역들(218)보다 낮은 농도를 갖는 저농도 불순물 영역들(217)이 제공될 수 있다.
상기와 같이 이루어진 본 발명에 의하면, 활성 영역 상부 모서리와 맞닿는 상부 트렌치 영역의 측벽을 라운드 형태로 형성하고, 그 라운드 형태의 측벽 상부에 게이트 패턴의 측벽 하단부가 배치되게 게이트 패턴을 형성함으로써, 종래의 문제점인 전기장 집중 현상이 완화된다. 결국, 소자의 누설 전류 및 문턱 전압 감소를 방지하여 소자의 신뢰성을 향상시킬 수 있다. 또한, 상기 상부 트렌치 영역의 측벽의 기울기가 완만하므로, 게이트 패턴 형성시에 오정렬이 발생될지라도 상기 게이트 패턴에 자기정렬되는 소오스/드레인 영역의 깊이의 변동을 최소화시킬 수 있다. 이에 따라, 채널 길이의 변동 또한 최소화시킬 수 있다.
Claims (13)
- 반도체 기판;상기 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막;상기 활성영역 내에 배치되고 상기 활성 영역을 가로지르는 하부 트렌치 영역;상기 하부 트렌치 영역의 상부에 제공되어 상기 활성영역을 가로지르고 상기 하부 트렌치 영역보다 큰 폭을 갖되, 둥근 형태의 경사진 측벽을 갖는 상부 트렌치 영역;상기 하부 트렌치 영역의 내벽, 상기 상부 트렌치 영역의 상기 경사진 측벽 및 상기 활성영역의 상부 표면을 덮는 게이트 절연막; 및상기 게이트 절연막에 의해 둘러 싸여진 상기 하부 트렌치 영역을 채우면서 상기 활성영역의 상부를 가로지르도록 배치되는 게이트 패턴을 포함하되,상기 게이트 패턴의 측벽하단이 상기 상부 트렌치 영역의 상기 경사진 측벽 상에 위치하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 상부 트렌치 영역의 상기 경사진 측벽은 오목한 형태인 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 게이트 패턴 측벽을 감싸는 절연막 스페이서를 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 3항에 있어서,상기 절연막 스페이서는 실리콘 산화막 또는 실리콘 질화막인 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 게이트 패턴은 폴리실리콘으로 이루어진 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 게이트 패턴은 폴리실리콘과 금속 실리사이드의 복층으로 이루어진 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 6항에 있어서,상기 금속 실리사이드층은 텅스텐 실리사이드인 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 상부 트렌치 영역 양측 활성 영역에 배치되는 소오스/드레인 영역을 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 상부 트렌치 영역의 상기 경사진 측벽은 350Å 이하의 폭을 갖는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 하부 트렌치 영역은 800~1200Å의 폭을 갖는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 제 1항에 있어서,상기 하부 트렌치 영역은 1000~1800Å의 깊이를 갖는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터.
- 반도체 기판에 소자분리막을 형성하여 활성영역을 한정하는 단계;상기 활성영역의 상부를 가로지르는 개구부를 갖는 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성영역을 등방성 식각하여 상기 활성영역을 가로지르면서 경사진 측벽을 갖는 상부 트렌치 영역을 형성하 는 단계;상기 마스크 패턴을 식각 마스크로 사용하여 상기 활성영역을 이방성 식각하여 상기 상부 트렌치 영역보다 좁은 폭을 갖는 하부 트렌치 영역을 형성하는 단계;상기 마스크 패턴을 제거하여 상기 활성영역의 상부면을 노출시키는 단계;상기 노출된 활성영역의 표면, 상기 상부 트렌치 영역의 상기 경사진 측벽 및 상기 하부 트렌치 영역의 내벽을 덮는 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 갖는 기판 상에 게이트 물질막을 형성하는 단계; 및상기 게이트 물질막을 패터닝하여 상기 활성영역의 상부를 가로지르면서 상기 하부 트렌치 영역을 채우는 게이트 패턴을 형성하는 단계를 포함하되, 상기 게이트 패턴의 측벽 하단은 상기 상부 트렌치 영역의 상기 경사진 측벽 상에 위치하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법.
- 제 12항에 있어서,상기 상부 트렌치 영역 양측 활성 영역에 소오스/드레인 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 리세스된 게이트 전극을 갖는 모스 트랜지스터 제조 방법.
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2004
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