KR100849189B1 - 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법 - Google Patents

리세스 게이트를 갖는 반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법에 관한 것으로, 본 발명의 반도체 소자는 소자 분리막이 형성된 반도체 기판; 상기 반도체 기판의 활성 영역에 형성되고 상부가 하부보다 큰 폭을 갖는 리세스; 상기 리세스 상의 게이트 절연막; 상기 게이트 절연막 상에 형성되고 상기 리세스의 상부 폭보다 작은 폭을 갖는 게이트 패턴; 게이트 패턴 측벽에 형성되면서 상기 게이트 패턴과 상기 리세스 사이를 매립하는 절연막; 상기 게이트 패턴의 양측의 상기 반도체 기판에 형성된 접합 영역; 및 비트라인 콘택 예정영역의 상기 접합 영역 하부에 형성된 C-할로 영역을 포함하며, 상술한 본 발명에 의한 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법은 상부 폭이 하부 폭보다 큰 리세스를 형성하고 이 리세스에 리세스 상부 폭과 하부 폭 사이의 범위의 폭을 갖는 게이트 패턴을 형성함으로써, 비트라인 대 워드라인 간의 캐패시턴스를 감소시키고 셀 트랜지스터의 특성 변화를 감소시켜 소자 특성 및 신뢰성을 향상시킬 수 있다.
리세스 게이트, 라이트 산화막, 접합 영역, C-할로 영역

Description

리세스 게이트를 갖는 반도체 소자 및 그 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도1a 및 도1b는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자 및 그 문제점을 나타내기 위한 단면도.
도2는 본 발명의 일실시예에 따른 리세스 게이트를 갖는 반도체 소자의 단면도.
도3a 내지 도3e는 본 발명의 일실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 소자 분리막
23 : 리세스 24 : 게이트 패턴
25 : 라이트 산화막 26 : 게이트 스페이서
27 : 접합 영역 28 : C-할로 영역
본 발명은 반도체 소자의 제조 기술에 관한 것으로, 특히 리세스 게이트(recess gate)를 갖는 반도체 소자의 제조 방법에 관한 것이다.
디램(DRAM) 등의 반도체 소자가 고집적화됨에 따라, 셀 트랜지스터의 채널 길이(channel length)도 점차 감소하여 소자의 리프레쉬(refresh) 특성이 저하되고 있다. 이를 해결하기 위하여 리세스 게이트를 갖는 반도체 소자에 대한 연구가 진행되고 있으며, 아울러 소자의 리프레시 특성 및 셀 트랜지스터의 접합 형성시 전기적 특성을 더욱 향상시키기 위하여 비트라인 콘택(bit line contact : BLC) 예정 영역에 C-할로 이온주입(cell-halo implant)을 실시하는 방법도 다수 공지되어 있다.
도1a 및 도1b는 종래 기술에 따른 리세스 게이트를 갖는 반도체 소자 및 그 문제점을 나타내기 위한 단면도이다.
도1a를 참조하면, 종래 기술에 따른 반도체 소자는, 소자 분리막(12) 및 리세스(13)가 형성된 반도체 기판(11)과, 리세스(13) 상에 형성된 게이트 절연막(미도시됨)과, 게이트 절연막 상에 리세스(13)를 매립하면서 반도체 기판(11) 표면 상으로 돌출된 게이트 패턴(14)과, 게이트 패턴(14) 측벽의 라이트 산화(light oxidation)막(15) 및 게이트 스페이서(16)를 포함한다. 이때, 게이트 패턴(14)은 폴리실리콘 전극(14a), 텅스텐 실리사이드 전극(14b) 및 게이트 하드마스크(14c)가 적층된 구조를 갖는다.
게이트 패턴(14) 양측 하부의 반도체 기판(11)에는 소스/드레인 이온주입에 의한 접합(junction) 영역(17)이 형성되고, 특히 비트라인 콘택(BLC) 예정 영역에는 C-할로 이온주입에 의한 C-할로 영역(18)이 접합 영역(17) 하부에 형성된다.
그러나, 전술한 리세스 게이트를 갖는 반도체 소자는 다음과 같은 문제점을 갖는다.
우선, 셀 트랜지스터 채널이 수직으로 형성되므로 접합 영역과 게이트가 오버랩(overlap)되는 부분이 증가하여 비트라인 대 워드라인 간의 캐패시턴스(capacitance)가 증가하는 문제점이 발생한다.
또한, 리세스와 게이트 사이에 오정렬(misalign)이 발생하는 경우에는 오정렬의 정도에 따라 C-할로 영역의 깊이가 불균일해져서 문턱 전압 등의 셀 트랜지스터 특성을 변화시키는 문제점이 발생한다(도1b 참조).
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 상부 폭이 하부 폭보다 큰 리세스를 형성하고 이 리세스에 리세스 상부 폭과 하부 폭 사이의 범위의 폭을 갖는 게이트 패턴을 형성함으로써, 비트라인 대 워드라인 간의 캐패시턴스를 감소시키고 셀 트랜지스터의 특성 변화를 감소시켜 소자의 특성 및 신뢰성을 향상시킬 수 있는 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 소자는, 소자 분리막이 형성된 반도체 기판; 상기 반도체 기판의 활성 영역에 형성되고 상부가 하부보다 큰 폭을 갖는 리세스; 상기 리세스 상의 게이트 절연막; 상기 게이트 절연막 상에 형성되고 상기 리세스의 상부 폭보다 작은 폭을 갖는 게이트 패턴; 게이트 패턴 측벽에 형성되면서 상기 게이트 패턴과 상기 리세스 사이를 매립하는 절연막; 상기 게이트 패턴의 양측의 상기 반도체 기판에 형성된 접합 영역; 및 비트라인 콘택 예정영역의 상기 접합 영역 하부에 형성된 C-할로 영역을 포함한다.
또한, 상기 목적을 달성하기 위한 본 발명의 반도체 소자의 제조 방법은, 반도체 기판에 소자 분리막을 형성하는 단계; 상기 반도체 기판의 활성 영역에 상부가 하부보다 큰 폭을 갖는 리세스를 형성하는 단계; 상기 리세스 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 상기 리세스의 상부 폭보다 작은 폭을 갖는 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 포함하는 결과물 전면에 상기 게이트 패턴과 상기 리세스 사이를 매립하는 두께의 절연막을 형성하는 단계; 소스/드레인 이온주입을 실시하여 상기 게이트 패턴 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계; 및 C-할로 이온주입을 실시하여 비트라인 콘택 예정영역의 상기 접합 영역 하부에 C-할로 영역을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 리세스 게이트를 갖는 반도체 소자의 단면도이다.
도2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 소자는, 소자 분리막(22) 및 리세스(23)가 형성된 반도체 기판(21)과, 리세스(23) 상에 형성된 게이트 절연막(미도시됨)과, 게이트 절연막 상의 게이트 패턴(24)과, 게이트 패턴(24) 측벽의 라이트 산화막(25) 및 질화막으로 이루어진 게이트 스페이서(26)를 포함한다.
이때, 리세스(23)는 T자형과 같이 상부 폭이 하부 폭보다 큰 프로파일을 갖고, 게이트 패턴(24)은 리세스(23)의 하부폭 보다는 크고 리세스(23) 상부폭 보다는 작은 폭을 갖도록 형성된다. 따라서, 리세스(23)의 하부는 게이트 패턴(24)에 의해 매립될 수 있으나, 리세스(23)의 상부는 완전히 매립하지 못하여 게이트 패턴(24)과 리세스(23) 상부의 게이트 절연막 사이에 공간이 생긴다. 라이트 산화막(25)이 이 공간 즉, 게이트 패턴(24)과 리세스(23) 상부의 게이트 절연막 사이의 공간에 채워진다.
게이트 패턴(24)은 폴리실리콘 전극(24a), 텅스텐 실리사이드 전극(24b) 및 게이트 하드마스크(24c)가 적층된 구조를 갖는다.
게이트 패턴(24) 양측 하부의 반도체 기판(21)에는 소스/드레인 이온주입에 의한 접합 영역(27)이 형성되고, 특히 비트라인 콘택(BLC) 예정 영역에는 C-할로 이온주입에 의한 C-할로 영역(28)이 접합 영역(27) 하부에 형성된다.
이와 같이, 게이트 패턴(24)이 리세스(23)의 하부는 일정하게 매립하고 있으므로, 리세스(23)와 게이트 패턴(24) 사이에 오정렬이 발생하여도 오정렬 정도와 관계없이 후속 C-할로 이온 주입의 깊이를 어느 정도 일정하게 조절할 수 있어 셀 트랜지스터의 특성 변화를 감소시킬 수 있다. 아울러, 리세스(23) 상부의 게이트 절연막과 게이트 패턴(24) 사이의 공간에 라이트 산화막(25)이 채워지므로, 셀 트 랜지스터의 접합 영역과 게이트가 오버랩되는 부분이 더욱 확실히 격리되어 비트라인 대 워드라인 간의 캐패시턴스를 감소시킬 수 있다.
도3a 내지 도3e는 본 발명의 일실시예에 따른 리세스 게이트를 갖는 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도3a에 도시된 바와 같이, 소자 분리막(32)이 형성된 반도체 기판(31) 상에 리세스 예정 영역을 노출시키는 하드마스크 패턴(33)을 형성한다. 하드마스크 패턴(33)은 산화막(33a) 및 폴리실리콘막(33b)이 적층된 구조를 갖는다.
도3b에 도시된 바와 같이, 하드마스크 패턴(33)을 식각 마스크로 노출된 반도체 기판(31)을 식각하여 제1 리세스(34)를 형성한다. 제1 리세스(34) 형성을 위한 식각시 하드마스크로 이용된 폴리실리콘막(33b)은 전부 손실될 수 있다.
이하, 설명의 편의를 위하여 소정 깊이로 형성된 제1 리세스(34)의 상부 및 하부를 구별하여 제1 리세스 상부(34a) 및 제1 리세스 하부(34b)로 부르기로 하며,제1 리세스 상부(34a) 및 제1 리세스 하부(34b) 각각의 깊이는 적절히 조절될 수 있다. 예를 들어, 제1 리세스 상부(34a)의 깊이는 100~1000Å의 범위로 형성될 수 있다.
도3c에 도시된 바와 같이, 제1 리세스 하부(34b)를 매립하는 포토레지스트 패턴(35)을 형성한다. 좀더 상세하게는, 제1 리세스(34)를 포함하는 결과물의 전면에 포토레지스트를 코팅(coating)한 후 마스크 없이 이 포토레지스트에 대해 하프(half) 노광 및 현상을 수행하여 제1 리세스 하부(34b)에 포토레지스트를 잔류하 게 함으로써, 이러한 포토레지스트 패턴(35)을 형성할 수 있다.
이어서, 포토레지스트 패턴(35)을 식각 베리어막으로 하여 노출된 반도체 기판(31) 부분 즉, 제1 리세스 상부(34a)의 측면을 등방성 식각하여 제1 리세스 상부(34a) 폭을 확장시킨다. 이때, 등방성 식각 특성상 제1 리세스 상부(34a) 측면뿐 아니라 측면 아래도 약간 식각되어 제1 리세스 상부(34a)의 깊이도 약간 증가될 수 있으나, 본 명세서에서 등방성 식각의 수행 목적은 제1 리세스 상부(34a)의 폭을 증가시키기 위한 것이므로 측면 아래의 식각 및 이로 인한 제1 리세스 상부(34a)의 약간의 깊이 증가는 고려하지 않아도 무방하다. 이하, 등방성 식각 수행 결과 폭이 확장된(또한, 깊이도 약간 증가된) 제1 리세스 상부(34a)를 제2 리세스 상부(34a′)라 한다. 확장되는 정도는 50~500Å이 됨이 바람직하다.
도3d에 도시된 바와 같이, 포토레지스트 패턴(35) 및 산화막(33a)을 제거한다. 그 결과, 제1 리세스(34)의 프로파일이 변형되어 상부 폭이 하부 폭보다 큰 리세스 즉, 폭을 유지하는 제1 리세스 하부(34b)에 제2 리세스 상부(34a′)가 연결된 제2 리세스(34′)가 형성된다. 이러한 제2 리세스(34′)는 예를 들어 T형의 프로파일을 가질 수 있다.
이어서, 제2 리세스(34´)를 포함하는 반도체 기판(31)의 전면에 게이트 산화막(미도시됨)을 형성한다.
이어서, 게이트 산화막 상에 게이트 전극용 폴리실리콘막, 게이트 전극용 텅스텐 실리사이드막 및 게이트 하드마스크용 질화막을 순차적으로 형성한 후, 이를 선택적으로 식각함으로써 폴리실리콘 전극(36a), 텅스텐 실리사이드 전극(36b) 및 게이트 하드마스크 패턴(36c)이 적층된 게이트 패턴(36)을 형성한다.
여기서, 게이트 패턴(36) 특히, 폴리실리콘 전극(36a)의 폭은 제2 리세스(34´)의 하부 폭 보다는 크고 상부 폭 보다는 작게 형성된다. 따라서, 게이트 패턴(36) 형성을 위한 식각시 식각 타겟을 일정하게 할 수 있으므로(즉, 제2 리세스(34´)의 상, 하부 경계의 게이트 산화막 정도까지 게이트 전극용 폴리실리콘막의 식각이 일정하게 수행됨), 리세스와 게이트 사이에 오정렬이 발생하여도 오정렬 정도와 관계없이 후속 C-할로 이온 주입의 깊이를 일정하게 조절할 수 있어 셀 트랜지스터의 특성 변화를 감소시킬 수 있다. 아울러, 제2 리세스(34´) 상부의 게이트 산화막과 게이트 패턴(36) 사이의 공간에 후속 라이트 산화막이 두껍게 채워지므로, 셀 트랜지스터의 접합 영역과 게이트가 오버랩되는 부분이 더욱 확실히 격리되어 비트라인 대 워드라인 간의 캐패시턴스를 감소시킬 수 있다.
도3e에 도시된 바와 같이, 게이트 패턴(36)을 포함하는 반도체 기판(31)의 표면을 따라 라이트 산화막(37)을 형성한다.
이어서, 소스/드레인 이온주입을 실시하여 게이트 패턴(36) 양측 하부의 반도체 기판(31)에 접합 영역(38)을 형성한다. 또한, 비트라인 콘택 예정 영역에 선택적으로 C-할로 이온주입을 실시하되, 접합 영역(38)보다 더 깊은 곳을 타겟으로 이온주입을 실시하여 접합 영역(38) 하부에 C-할로 영역(39)을 형성한다. 상기 소스/드레인 이온주입 공정 및 상기 C-할로 이온주입 공정의 선후는 바뀌어도 무방하다.
이어서, 라이트 산화막(37)의 전면에 게이트 스페이서용 질화막을 형성한 후 반도체 기판(31)의 표면이 드러날 때까지 에치백 공정을 수행하여 게이트 스페이서(40)를 형성한다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 리세스 게이트를 갖는 반도체 소자 및 그 제조 방법은, 상부 폭이 하부 폭보다 큰 리세스를 형성하고 이 리세스에 리세스 상부 폭과 하부 폭 사이의 범위의 폭을 갖는 게이트 패턴을 형성함으로써, 비트라인 대 워드라인 간의 캐패시턴스를 감소시키고 셀 트랜지스터의 특성 변화를 감소시켜 소자 특성 및 신뢰성을 향상시킬 수 있다.

Claims (19)

  1. 소자 분리막이 형성된 반도체 기판;
    상기 반도체 기판의 활성 영역에 형성되고 상부가 하부보다 큰 폭을 갖는 리세스;
    상기 리세스 상의 게이트 절연막;
    상기 게이트 절연막 상에 형성되고 상기 리세스의 상부 폭보다 작은 폭을 갖는 게이트 패턴;
    게이트 패턴 측벽에 형성되면서 상기 게이트 패턴과 상기 리세스 사이를 매립하는 절연막;
    상기 게이트 패턴의 양측의 상기 반도체 기판에 형성된 접합 영역; 및
    비트라인 콘택 예정영역의 상기 접합 영역 하부에 형성된 C-할로 영역
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 게이트 패턴은 상기 리세스의 하부 폭보다 큰 폭을 갖는
    반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 리세스는 T자형인
    반도체 소자.
  4. 제1항에 있어서,
    상기 절연막은 라이트 산화막인
    반도체 소자.
  5. 제4항에 있어서,
    상기 라이트 산화막 측벽에 형성되는 게이트 스페이서
    를 더 포함하는 반도체 소자.
  6. 삭제
  7. 제1항에 있어서,
    상기 리세스 상부의 깊이는 100~1000Å의 범위에 있고,
    상기 리세스 상부의 폭은 상기 리세스 하부의 폭보다 50~500Å 정도 더 큰
    반도체 소자.
  8. 반도체 기판에 소자 분리막을 형성하는 단계;
    상기 반도체 기판의 활성 영역에 상부가 하부보다 큰 폭을 갖는 리세스를 형성하는 단계;
    상기 리세스 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에 상기 리세스의 상부 폭보다 작은 폭을 갖는 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 포함하는 결과물 전면에 상기 게이트 패턴과 상기 리세스 사이를 매립하는 두께의 절연막을 형성하는 단계;
    소스/드레인 이온주입을 실시하여 상기 게이트 패턴 양측의 상기 반도체 기판에 접합 영역을 형성하는 단계; 및
    C-할로 이온주입을 실시하여 비트라인 콘택 예정영역의 상기 접합 영역 하부에 C-할로 영역을 형성하는 단계
    를 포함하는 반도체 소자의 제조 방법.
  9. 제8항에 있어서,
    상기 게이트 패턴은 상기 리세스의 하부 폭보다 큰 폭을 갖는
    반도체 소자의 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 리세스는 T자형인
    반도체 소자의 제조 방법.
  11. 제8항에 있어서,
    상기 리세스 형성 단계는,
    상기 반도체 기판 상에 하드마스크 패턴을 형성하는 단계;
    상기 하드마스크 패턴을 식각 마스크로 상기 반도체 기판을 소정 깊이 식각하는 단계;
    상기 식각된 부분의 하부에 식각 베리어막을 매립하는 단계;
    상기 베리어막이 매립된 기판 결과물에 대해 등방성 식각을 수행하는 단계; 및
    잔류하는 상기 하드마스크 패턴 및 상기 베리어막을 제거하는 단계를 포함하는
    반도체 소자의 제조 방법.
  12. 제11항에 있어서,
    상기 하드마스크 패턴은 폴리실리콘막 및 산화막이 적층된
    반도체 소자의 제조 방법.
  13. 제11항에 있어서,
    상기 식각 베리어막은 포토레지스트로 이루어진
    반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 식각 베리어막 매립 단계는,
    상기 식각된 부분을 포함하는 결과물의 전면에 포토레지스트를 코팅하는 단계; 및
    상기 포토레지스트에 대해 하프 노광 및 현상을 수행하는 단계를 포함하는
    반도체 소자의 제조 방법.
  15. 제8항에 있어서,
    상기 절연막은 라이트 산화 공정에 의해 형성되는
    반도체 소자의 제조 방법.
  16. 삭제
  17. 제8항 또는 제15항에 있어서,
    상기 C-할로 영역 형성 단계 후에,
    상기 절연막 상에 게이트 스페이서용 질화막을 형성하는 단계; 및
    상기 반도체 기판의 표면이 드러날 때까지 에치백 공정을 수행하는 단계
    를 더 포함하는 반도체 소자의 제조 방법.
  18. 제8항에 있어서,
    상기 리세스 상부의 깊이는 100~1000Å의 범위에 있고,
    상기 리세스 상부의 폭은 상기 리세스 하부의 폭보다 50~500Å 정도 더 큰
    반도체 소자의 제조 방법.
  19. 제8항에 있어서,
    상기 C-할로 영역 형성 단계가 먼저 수행되고 상기 접합 영역 형성 단계가 나중에 수행되는
    반도체 소자의 제조 방법.
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JP2007013085A (ja) 2005-06-30 2007-01-18 Hynix Semiconductor Inc 半導体素子の製造方法

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