KR100815190B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 인접 게이트 효과를 감소시키는 반도체 소자 및 그 제조 방법에 관한 것이다. 이를 위해 본 발명은, 기판에 형성되고, 양측 가장자리에 트렌치가 형성된 리세스 패턴, 상기 트렌치에 하부가 매립된 게이트 및 상기 리세스 패턴의 기판에 형성되고, 적어도 상기 게이트의 저부 만큼 확장된 접합영역을 포함하는 반도체 소자
게이트, 리세스 게이트, 접합영역, 반도체 소자, 기판

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATION OF THE SAME}
도 1a 및 도 1b는 종래기술에 따른 리세스 트랜지스터에서 인접 게이트 효과를 감소시키기 위한 방법을 나타낸 단면도.
도 2는 본 발명의 일실시예에 따라 인접 게이트 효과를 감소시키는 반도체 소자를 나타낸 단면도.
도 3a 내지 도 3e는 도 2와 같은 본 발명의 일실시예에 따라 인접 게이트 효과를 감소시키기 위한 반도체 소자의 제조 방법을 나타낸 순서도.
도 4a는 도 3b의 단면도를 평면도로 도시한 도면.
도 4b는 도 3d의 단면도를 평면도로 도시한 도면.
도 4c는 도 3e의 단면도를 평면도로 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 기판 102 : 소자분리막
103 : 리세스 패턴
104 : 접합 영역 107 : 활성영역
RG3, RG4 : 게이트
본 발명은 반도체 제조 기술에 관한 것으로 특히, 반도체 소자 제조 공정 중, 인접 게이트 효과를 감소시키기 위한 반도체 소자 및 그 제조 방법에 관한 것이다.
대표적인 반도체 메모리 소자인 디램(DRAM) 소자는 집적도가 증가함에 따라 sub-100nm 이하 디자인 룰(design rule)을 갖는 메모리 트랜지스터(memory array transistor)의 제조 기술을 요구받고 있다. sub-100nm 이하의 트랜지스터의 경우, 단채널 효과(short channel effect) 등의 문제로 인해, 매우 낮은 문턱전압(threshold voltage; Vth) 특성을 보이며, 이에 따라, 데이터 저장시간(유사 의미로 리프레쉬 타임(refresh time)을 들수 있다)이 점점 감소한다. 최근 이러한 문제를 해결할 수 있는 리세스 트랜지스터(recessed channel array transistor; RCAT) 소자가 개발되었는데, 이는 기존 플래너(planar) 트랜지스터와는 달리, 매우 긴 채널 길이(channel length)를 가지기 때문에 매우 긴 데이터 저장시간 특성을 보이는 장점이 있다.
한편, 현재의 리세스 트랜지스터의 제조에 있어서 인접 게이트 효과(neighboring gate effect) 문제가 대두되고 있는데, 하나의 활성(active)영역에 2개의 트랜지스터가 구현되어 칩(chip)의 집적도를 높인 만큼 1개의 트랜지스터가 동작함에 있어서, 같은 활성영역에 위치하는 다른 트랜지스터에 의한 영향을 무시할 수 없기 때문이다.
도 1a 및 도 1b는 종래기술에 따른 리세스 트랜지스터에서 인접 게이트 효과를 감소시키기 위한 방법을 나타낸 단면도이다.
우선, 도 1a를 참조하면, 소자분리막(12)이 형성된 기판(11) 내부에 일부가 매립된 게이트들(RG1, RG2)과 게이트들(RG1, RG2) 사이의 기판(11)에 형성된 접합 영역(14)이 있다.
접합 영역(14)은 인접 게이트 효과를 감소시키기 위해 형성된 영역으로, 소스 및 드레인(source and drain) 영역일 수 있다.
그런데, 기판(11)에 접합 영역(14)을 형성하더라도, 접합 영역(14)이 게이트들(RG1, RG2)의 저부까지 올바르게 형성되지 못하고, 만약, 도 1b에서와 같이 홈(23)을 형성한 후에, 홈(23)의 내면 기판(21)에 접합 영역(24A)을 형성하여 접합 영역(24A)의 형성 깊이를 증가시키더라도 후속 열 공정으로 인해 도핑 프로파일(doping profile)이 넓어지게 되어 채널 길이(CHL)가 짧아지는 문제점이 발생된다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 인접 게이트 효과를 감소시키는 반도체 소자 및 그 제조 방법을 제공하는 것을 그 목 적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 일측면에 따르면, 제1 표면과 상기 제1 표면보다 낮은 제2 표면을 갖는 기판, 상기 제1 표면과 상기 제2 표면 사이의 일정 깊이를 갖는 리세스 패턴, 상기 리세스 패턴에 하부가 매립된 게이트, 상기 제1 표면에 형성된 제1 접합영역 및 상기 제2 표면에 형성된 제2 접합영역을 포함하는 반도체 소자를 제공한다.
또한, 본 발명의 다른측면에 따르면, 기판에 형성되고, 양측 가장자리에 트렌치가 형성된 리세스 패턴, 상기 트렌치에 하부가 매립된 게이트 및 상기 리세스 패턴의 기판에 형성되고, 적어도 상기 게이트의 저부 만큼 확장된 접합영역을 포함하는 반도체 소자를 제공한다.
또한, 본 발명의 다른측면에 따르면, 제1 표면과 상기 제1 표면보다 낮은 제2 표면을 갖는 기판을 제공하는 단계, 상기 제1 표면과 상기 제2 표면 사이의 일정 깊이를 갖는 리세스 패턴을 형성하는 단계, 상기 리세스 패턴에 하부가 매립되는 게이트를 형성하는 단계, 상기 제1 표면에 제1 접합영역을 형성하는 단계 및 상기 제2 표면에 제2 접합영역을 형성하는 단계을 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 본 발명의 다른측면에 따르면, 기판에 형성하고, 양측 가장자리에 트렌치가 형성된 리세스 패턴을 형성하는 단계, 상기 트렌치에 하부가 매립된 게이트 를 형성하는 단계 및 상기 리세스 패턴의 기판에 형성하고, 적어도 상기 게이트의 저부 만큼 확장된 접합영역을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
또한, 본 발명의 다른측면에 따르면, 기판에 형성하고, 양측 가장자리에 트렌치가 형성된 리세스 패턴을 형성하는 단계, 상기 트렌치에 하부가 매립된 게이트를 형성하는 단계, 상기 게이트 사이의 상기 리세스 패턴의 기판에 홈을 형성하는 단계 및 상기 홈의 내면 기판에 적어도 상기 게이트의 저부 만큼 확장된 접합 영역을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일실시예에 따라 인접 게이트 효과를 감소시키는 반도체 소자를 나타낸 단면도이다.
도 2를 참조하면, 인접 게이트 효과를 감소시키는 반도체 소자는, 소자분리막(102)이 형성된 기판(101)에 자신의 하부가 매립된 복수 개의 게이트(RG3, RG4)와 이웃하는 게이트(RG3, RG4)간의 인접 게이트 효과를 감소시키기 위해 적어도 게이트(RG3, RG4)의 저부 만큼 확장된 접합 영역(104)을 포함한다. 여기서 접합 영역(104)은 게이트(RG3, RG4)의 타측에도 형성된다.
접합 영역(104)이 게이트(RG3, RG4)의 저부 만큼 확장되기 위해서, 게이 트(RG3, RG4) 사이의 기판(101)에 리세스 패턴(103)을 형성시켜서 게이트(RG3, RG4) 저부와의 깊이차를 줄인다. 여기서, 깊이차란 제1 리스세부(105)의 높이(D1)를 의미한다. 이때, 접합 영역(104)은 소스 또는 드레인 영역일 수 있다.
자세하게는 양측 가장자리에 트렌치가 형성된 리세스 패턴(103)이 형성되고, 이 트렌치에 게이트(RG3, RG4)가 형성된 것이다.
그리고, 제1 리세스 패턴(105)에 의해 낮아진 게이트(RG3, RG4) 사이의 기판(101)에 좁고 깊은 제2 리세스 패턴(106)이 형성되고, 이 제2 리세스 패턴(106) 내면의 기판(101)에 접합 영역(104)이 형성된다. 결과적으로, 접합 영역(104)은 게이트(RG3, RG4)의 저부 만큼 확장될 수 있다.
또한, 제1 리세스 패턴(105)의 깊이만큼 낮아진 후에 접합 영역(104)이 형성되기 때문에 접합 영역(104)을 깊게 형성하지 않아도 된다. 이는 후속 열 공정에서 접합 영역(104)이 확산되어도 게이트(RG3, RG4)의 채널 길이(CHL1)에 영향을 주지 않는 것을 의미한다.
또한, 제1 리세스 패턴(105)에 의해 채널 길이(CHL1)가 줄어들 수 있는데, 이는 게이트(RG3, RG4)의 형성 깊이를 깊게하여 보완할 수 있다.
더욱 자세하게 설명하면, 제1 리세스 패턴(105)의 깊이(D1)를 t라하고, 제1 리세스 패턴(105)의 저면으로부터 게이트(RG3, RG4)의 저면까지의 거리를 x라 가정하고, 종래기술에 따른 게이트의 형성 깊이 즉, 일측 채널의 길이를 d라 가정한다. 이때, 게이트 저면의 넓이는 종래와 실시예가 동일하다는 가정하에 계산에서 생략하도록 한다.
제1 리세스 패턴(105)의 형성으로 인해 게이트(RG3, RG4)의 채널 길이(CHL1)는 2x+t가 되고, 이 2x+t는 종래 게이트의 2d에 해당하는 길이여야 한다. 즉, 2x+t=2d이다. 이를 풀면, 제1 리세스 패턴(105)의 저면으로부터 게이트(RG3, RG4)의 저면까지의 거리인 x는 d-t/2가 된다. 즉, 종래 게이트의 채널 길이 보다 t/2 깊이만큼 본 발명의 일실시예의 채널 길이(CHL1)가 감소된 것이다.
따라서, 감소된 t/2만큼 게이트(RG3, RG4)의 채널 길이(CHL1)를 보완해 주면 효율적인 채널 길이를 획득할 수 있다.
만약, 채널 길이(CHL1)를 확보하기 위해 게이트(RG3, RG4)의 형성 깊이를 증가시킬 경우, 제1 리세스 패턴(204A)의 깊이는 고정시킨채 제2 리세스 패턴(207)의 깊이를 증가시켜 인접 게이트 효과를 감소시킬 수 있다.
각 구성 요소를 설명하면, 게이트(RG3, RG4)는 다각형 리세스 게이트 또는 벌브(bulb)형 리세스 게이트일 수 있고, 게이트(RG3, RG4)는 게이트 절연막, 게이트 전도막, 게이트 금속막, 게이트 하드마스크층 및 게이트 스페이서로 구성된다.
게이트 절연막, 예컨대 산화막(gate oxide)의 신뢰성 확보를 위해서 게이트 절연막 상부에 게이트 전도막으로서 금속 전극 대신, 폴리실리콘(poly silicon) 전극을 형성시키고 있다. 그리고, 폴리실리콘 전극만으로는 게이트 저항이 높기 때문에, 폴리실리콘 전극 위에 비저항이 매우 낮은 금속 전극 예컨대, 텅스텐실리사이드(WSix) 또는 텅스텐(W)을 형성시킨다. 최근에는 열적 안정성(thermal stability)이 매우 우수하면서도 저항이 매우 낮은 텅스텐을 주로 사용한다. 이 경우 폴리실리콘막과 텅스텐막 사이에 확산 방지막(diffusion barrier metal)의 삽입이 필요하 다. 그리고, 확산방지막은 티타늄, 텅스텐, 실리콘 및 질화막 중 어느 하나 또는 이들의 적층막으로 형성한다.
그리고, 접합 영역(104)은 소스 또는 드레인 영역일 수 있으며, 게이트(RG3, RG4)의 타측에 형성된 접합 영역도 소스 또는 드레인 영역일 수 있다. 그리고, 접합 영역에는 캐패시터 또는 비트라인이 연결될 수 있다.
이렇게 안정적으로 인접 게이트 효과를 감소시키는 반도체 소자는 다음과 같은 방법을 통해 제조될 수 있다.
도 3a 내지 도 3e는 도 2와 같은 본 발명의 일실시예에 따라 인접 게이트 효과를 감소시키기 위한 반도체 소자의 제조 방법을 나타낸 순서도이다.
인접 게이트 효과를 감소시키기 위한 반도체 소자의 제조 방법은 우선, 도 3a에 도시된 바와 같이, 소자분리막(202)이 형성된 기판(201) 상에 포토레지스트(photo resist) 패턴(203)을 형성한다.
소자분리막(202)은 서로 이웃하는 소자들을 전기적으로 격리시키기 위해 형성하는데, 현재 널리 사용되고 있는 얕은 트렌치 소자분리 방식(shallow trench isolation)으로 형성한다. 얕은 트렌치 소자분리 방식은 반도체 기판의 소정영역을 소정의 깊이로 식각하여 트렌치를 형성한 후, 트렌치 내부를 절연막으로 채우는 방식으로, 반도체 기판의 소정 영역에 열산화막으로 형성하는 로코스((LOCOS; LOCalOxidation of Silicon) 소자분리막에 비하여 작은 면적을 갖고, 절연 특성이 우수하다.
그리고, 기판(201)과 포토레지스트 패턴(203) 사이에는 하드마스크층을 개재 할 수 있다.
이어서, 포토레지스트 패턴(203)을 식각장벽으로 기판(201)을 식각하여 제1 리세스 패턴(204)을 형성한다.
이 제1 리세스 패턴(204)은 비트라인 콘택 플러그(bit line contact plug) 및 리세스 게이트가 형성될 예정영역으로써, 자세한 내용은 후술하기로 한다.
도 3b에 도시된 바와 같이, 제1 리세스 패턴(204) 내에 라인형 리세스 패턴(205)을 형성한다.
이는 제1 리세스 패턴(204)의 저면 중앙에 하드마스크 패턴을 형성하고, 포토레지스트 패턴(203)과 상기 하드마스크 패턴을 식각 장벽으로 제1 리세스 패턴(204) 저면의 기판(201)을 식각하여 형성할 수 있다.
도 3b의 단면도를 평면도로 도시하면 도 4a와 같다. 도 4a를 참조하면, 제1 리세스 패턴(204)의 양측으로 라인형 리세스 패턴(205)이 형성된 것을 볼 수 있다. 이 라인형 리세스 패턴(205)은 게이트가 형성될 예정 영역이다.
다음으로, 도 3c에 도시된 바와 같이, 라인형 리세스 패턴(205)에 게이트 패턴(RG5, RG6)을 형성한다.
게이트 패턴(RG5, RG6)은 우선, 라인형 리세스 패턴(205) 내부 및 제1 리세스 패턴(204)의 측벽면에 게이트 절연막을 형성하고, 게이트 절연막 상부 및 라인형 리세스 패턴(205) 내에 게이트 전도막을 형성한다. 이후 게이트 전도막 상에 게이트 금속막 및 게이트 하드마스크층을 형성하여 게이트 패턴(RG5, RG6)을 형성한다.
각 구성요소를 자세하게 설명하면, 게이트 절연막은 일반적으로 산화막(SiO2)을 사용하는데, 게이트 절연막의 신뢰성 확보를 위해서 게이트 절연막 상부에 게이트 전도막으로서 폴리실리콘(poly silicon)막을 형성시키고 있다. 그리고, 폴리실리콘막만으로는 게이트 저항이 높기 때문에, 폴리실리콘막 상에 비저항이 매우 낮은 게이트 금속막 예컨대, 텅스텐실리사이드층(WSix) 또는 텅스텐(W)막을 형성시킨다. 최근에는 열적 안정성(thermal stability)이 매우 우수하면서도 저항이 매우 낮은 텅스텐을 주로 사용하며, 이 경우 폴리실리콘막과 텅스텐막 사이에 확산 방지막(diffusion barrier metal)의 삽입이 필요하다. 그리고, 확산방지막은 티타늄, 텅스텐, 실리콘 및 질화막 중 어느 하나 또는 이들의 적층막으로 형성한다.
또한, 제1 리세스 패턴(204A)에 의해 채널 길이(CHL1)가 줄어들 수 있는데, 이는 게이트(RG5, RG6)의 형성 깊이를 깊게하여 보완할 수 있다.
이어서, 게이트 패턴(RG5, RG6)의 양측벽에 게이트 스페이서(206)를 형성한다.
게이트 스페이서(206)는 게이트 패턴(RG5, RG6)이 형성된 결과물 상에 스페이서용 절연막, 예컨대 산화막, 질화막 및 실리콘산화질화막 중 어느 하나 또는 이들의 적층막을 형성한 후에, 이방성 식각 공정을 진행하여 형성한다.
다음으로, 도 3d에 도시된 바와 같이, 제1 리세스 패턴(204A)의 저부 기판(201)을 식각하여 제2 리세스 패턴(207)을 형성한다.
제2 리세스 패턴(207)은 별도의 하드마스크 패턴을 통해 형성할 수 있고, 게 이트 스페이서(206)를 식각장벽으로 형성할 수도 있다. 이때 게이트 스페이서(206)는 두껍게 형성하는 것이 바람직하다. 그리고, 제2 리세스 패턴(207)을 형성한 후에 두껍게 형성했던 게이트 스페이서(206)의 두께를 감소시키는 것이 바람직하다.
이 제2 리세스 패턴(207)은 제1 리세스 패턴(204A)에 게이트의 저부까지 확장된 접합 영역이 형성될 수 있을 경우 생략 가능하다.
도 3d의 단면도를 평면도로 도시하면 도 4b와 같은데, 도 4b를 참조하면, 라인형 리세스 패턴(205)에 게이트 패턴(RG5, RG6)이 형성되고, 게이트 패턴(RG5, RG6)의 양측벽에 게이트 스페이서(206)가 형성된 것을 볼 수 있다.
그리고, 제1 리세스 패턴(204A) 내에 제2 리세스 패턴(207)가 형성된 것을 볼 수 있다.
다음으로, 도 3e에 도시된 바와 같이, 제2 리세스 패턴(207) 내면의 기판(201)에 접합 영역(208)을 형성한다. 또한, 접합 영역은 게이트(RG5, RG6)의 타측에도 형성된다. 이 접합 영역들은 소스 또는 드레인 영역에 해당할 수 있고, 캐패시터와 비트라인과 연결될 수 있다.
접합 영역(208)은 열확산 방식 또는 이온주입 방식으로 형성될 수 있으며, 별도의 도핑 마스크를 사용하여 형성할 수 있다. 또는, 게이트 패턴(RG5, RG6)의 측벽에 형성된 게이트 스페이서(206)에 정렬되도록 형성할 수도 있다.
접합 영역(208)은 제2 리세스 패턴(207)가 게이트 패턴(RG5, RG6)의 저부 만큼의 깊이를 갖고 있기 때문에 게이트 패턴(RG5, RG6)의 저부 만큼 확장된다. 또한, 형성 폭이 넓지 않아도 된다. 이는 후속 열 공정에서 접합 영역(208)이 확산되 어도 게이트 패턴(RG5, RG6)의 채널 길이에 영향을 주지 않는 것을 의미한다.
도 3e의 단면도를 평면도로 도시하면 도 4c와 같은데, 도 4c를 참조하면, 평면상으로, 접합 영역(208)이 게이트 패턴(RG5, RG6) 사이에 위치하되, 게이트 패턴(RG5, RG6)와 접하지 않은 것을 볼 수 있다.
이후의 진행 공정은 일반적인 셀 트랜지스터의 제조 공정을 따른다.
실시예를 정리해 보면, 인접 게이트 효과가 발생하는 게이트들 사이의 기판의 활성영역을 리세스시켜 게이트의 저부와의 깊이차를 감소시키고, 리세스가 된 활성영역에 적어도 게이트의 저부까지 확장되는 접합 영역을 형성시킨다.
만약, 접합 영역의 깊이가 부족할 경우, 접합 영역은 좁고 깊은 제2 리세스(홈)의 내면 기판에 형성하고, 또한, 기판의 활성영역을 리세스시키므로써 짧아지는 채널 영역은 게이트의 형성 깊이를 보다 깊게 하여 보완가능하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 살펴본 바와 같이, 본 발명은 접합영역을 게이트 저부만큼 확장시켜 인접 게이트 효과를 감소시킨다.
따라서, 안정적이고 신뢰성이 향상된 반도체 소자를 얻을 수 있다.

Claims (16)

  1. 제1 표면과 상기 제1 표면보다 낮은 제2 표면을 갖는 기판;
    상기 제1 표면과 상기 제2 표면 사이의 일정 깊이를 갖는 리세스 패턴;
    상기 리세스 패턴에 하부가 매립된 게이트;
    상기 제1 표면에 형성된 제1 접합영역; 및
    상기 제2 표면에 형성된 제2 접합영역
    을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 접합영역은 소스 또는 드레인 영역인 반도체 소자.
  3. 제1항에 있어서,
    상기 제2 접합영역은 소스 또는 드레인 영역인 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 접합영역은 캐패시터 또는 비트라인과 연결된 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 접합영역은 캐패시터 또는 비트라인과 연결된 반도체 소자.
  6. 기판에 형성되고, 양측 가장자리에 트렌치가 형성된 리세스 패턴;
    상기 트렌치에 하부가 매립된 게이트; 및
    상기 리세스 패턴의 기판에 형성되고, 적어도 상기 게이트의 저부 만큼 확장된 접합영역
    을 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 게이트 사이의 상기 리세스 패턴의 기판에 형성되고 자신의 내면 기판에 상기 접합영역이 형성된 홈을 포함하는 반도체 소자.
  8. 제1 표면과 상기 제1 표면보다 낮은 제2 표면을 갖는 기판을 제공하는 단계;
    상기 제1 표면과 상기 제2 표면 사이의 일정 깊이를 갖는 리세스 패턴을 형성하는 단계;
    상기 리세스 패턴에 하부가 매립되는 게이트를 형성하는 단계;
    상기 제1 표면에 제1 접합영역을 형성하는 단계; 및
    상기 제2 표면에 제2 접합영역을 형성하는 단계
    을 포함하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 제1 접합영역은 소스 또는 드레인 영역인 반도체 소자 제조 방법.
  10. 제8항에 있어서,
    상기 제2 접합영역은 소스 또는 드레인 영역인 반도체 소자 제조 방법.
  11. 제8항에 있어서,
    상기 제1 접합영역을 캐패시터 또는 비트라인과 연결하는 반도체 소자 제조 방법.
  12. 제8항에 있어서,
    상기 제2 접합영역을 캐패시터 또는 비트라인과 연결하는 반도체 소자 제조 방법.
  13. 기판에 형성하고, 양측 가장자리에 트렌치가 형성된 리세스 패턴을 형성하는 단계;
    상기 트렌치에 하부가 매립된 게이트를 형성하는 단계; 및
    상기 리세스 패턴의 기판에 형성하고, 적어도 상기 게이트의 저부 만큼 확장된 접합영역을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  14. 기판에 형성하고, 양측 가장자리에 트렌치가 형성된 리세스 패턴을 형성하는 단계;
    상기 트렌치에 하부가 매립된 게이트를 형성하는 단계;
    상기 게이트 사이의 상기 리세스 패턴의 기판에 홈을 형성하는 단계; 및
    상기 홈의 내면 기판에 적어도 상기 게이트의 저부 만큼 확장된 접합 영역을 형성하는 단계
    를 포함하는 반도체 소자 제조 방법.
  15. 제14항에 있어서,
    상기 게이트는 게이트 전도층과 상기 게이트 전도층의 측벽을 보호하는 게이트 스페이서를 포함하는 반도체 소자 제조 방법.
  16. 제15항에 있어서,
    상기 홈을 형성하는 단계는 상기 게이트 스페이서를 식각장벽으로 형성하는 반도체 소자 제조 방법.
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