KR20010017172A - 모스페트 소자와 이를 이용한 메모리셀 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 모스페트(MOSFET) 소자와 이를 이용한 메모리셀(memory cell) 및 그 제조 방법에 관한 것으로, 필드절연막에 의해 활성영역과 격리영역이 구분되어 있는 제 1 전도형의 반도체 기판의 소정영역을 식각하여 형성된, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면(多面)의 반도체기판에 걸쳐서 형성된 게이트와, 상기 게이트 측면에 위치하는 제 1 면과 제 2 면 아래에 형성된 소스/드레인 영역과, 상기 소스/드레인 영역 상면에 형성된 도전성 물질로 이루어진 제 1 컨택과, 상기 게이트 상에 형성된 도전성 물질로 이루어진 제 2 컨택으로 이루어짐으로써 펀치 스루(punch through) 현상의 발생을 억제하고 소자의 집적도를 향상시킬 수 있으며 게이트 상에 형성되는 컨택의 컨택저항을 감소시킬 수 있는 모스페트 소자의 구조 및 그 제조 방법을 제공하고자 한다.
Description
본 발명은 반도체 소자의 구조 및 제조 방법에 관한 것으로, 특히 모스페트(MOSFET: metal-oxide-semiconductor field effect transistor) 소자의 구조 및 제조 방법과, 상기 모스페트 소자를 이용한 메모리셀(memory cell)의 구조에 관한 것이다.
근래에 반도체 소자의 집적도가 점점 증가함에 따라, 모스페트 소자의 소스(source)와 드레인(drain) 간의 거리가 점차 감소한다. 소스와 드레인 사이의 거리가 임계치 이상 감소하면, 소스의 공핍층(depletion region)의 폭과 드레인의 공핍층의 폭의 합이 소스와 드레인 사이의 거리와 같아져서 펀치 스루(punch through) 현상이 발생하며, 이와 같이 펀치 스루 현상이 발생하면, 소스와 드레인의 공핍층이 서로 맞닿게 되어 모스페트 소자에 흐르는 전류를 조절하는 것이 불가능해진다.공핍층의 폭은 도핑(doping)농도에 반비례하기 때문에 도핑농도가 높아질수록 공핍층의 폭은 감소한다. 따라서 상기한 펀치 스루의 문제점을 해결하기 위하여, 소스와 드레인 사이에서 채널(channel)이 형성되는 영역의 도핑농도를 높여주는 펀치 스루 스톱퍼(punch through stopper)를 이온 주입한다.
도1은 종래 기술에 의한 모스페트 소자의 평면도이다. 도 1에 도시된 바와 같이, 상기 활성영역(A)이 격리영역(B)과 구분되어 있다. 상기 제 1 게이트(14a)가 상기 활성영역(A)을 가로질러 형성되고, 제 2 게이트(14b)는 격리영역(B) 상에 위치한다. 상기 제 1 게이트(14a)와 제 2 게이트(14b)는 연결되어 일체를 이룬다. 제 1 컨택(19)들이 상기 제 1 게이트(14a)의 양측에 위치하는 활성영역(A)에 배열된다. 격리영역(B)에 위치하는 상기 제 2 게이트(14b)에는 제 2 컨택(21)이 형성된다.도2a는 도1중 F-F'의 종단면도이다. 도시된 바와 같이, p형 반도체 기판(1)의 상부에 필드절연막(3)이 형성되어, 상기 반도체 기판(1)이 활성영역(A)과 격리영역(B)으로 구분된다. 소정의 상기 활성영역(A) 상면에 게이트절연막(5a), 다결정실리콘막(7a), 실리사이드(silicide)막(9a), 캡핑(capping) 절연막(12a)이 순차적으로 적층되어 형성된 제 1 게이트(14a)가 형성되고, 상기 캡핑절연막(12b)은 산화막 상면에 질화막이 형성되어 이루어진 다층구조를 가진다. 상기 제 1 게이트(gate)의 측면에는 사이드월스페이서(15)가 위치한다. 상기 제 1 게이트(14a)와 필드절연막(3) 사이의 p형 반도체 기판(1) 상부에 도너(donor)가 주입되어 형성된 소스/드레인 영역(17)이 형성된다. 상기 소스/드레인 영역(17)은 높은 도핑 농도를 가지는 N+영역(17a)과 낮은 도핑 농도를 가지는 N-영역(17b)으로 이루어진다. 상기 소스/드레인 영역(17) 상면에는 도전성물질로 이루어진 제 1 컨택(contact)(19)이 형성된다.
또한, 도2b는 도1중 C-C'의 종단면도이다. 도시된 바와 같이, 격리영역(B)을 형성하는 필드절연막(3) 상에 위치한 제 2 게이트(14b)의 캡핑절연막(12b)을 패터닝하여 노출된 상기 실리사이드막(9b)의 상면에 도전성 물질로 이루어진 제 2 컨택(21)이 형성된다.
도3a~도3f를 이용하여 모스페트 소자를 제조하는 종래 기술의 공정을 설명하면 다음과 같다.
도3a에 도시된 바와 같이, 상기 반도체 기판(1)에 트렌치(trench)(2)를 형성한 뒤 상기 트렌치(2)에 필드절연막(3)을 충진하여, 상기 반도체기판을 활성영역(A)과 격리영역(B)으로 구분한다. 이어서, 상기 p형 반도체기판(1)의 상면에 버퍼산화막(25)을 형성한다. 상기 반도체기판(1)의 활성영역(A) 상부에 펀치 스루 스톱퍼(punch through stopper) 역할을 하는 붕소(B)이온 등의 어셉터(acceptor)를 주입하고, 상기 버퍼산화막(25)을 제거한다.다음으로 도3b에 도시된 바와 같이, 상기 반도체 기판(1) 상면에 게이트절연막(5a), 다결정실리콘막(7a), 실리사이드막(9a)을 순차적으로 형성한다. 이어서 상기 실리사이드막(9a) 상면에 산화막과 질화막을 순차적으로 적층하여 형성된 캡핑(capping) 절연막(12a)을 형성한다.
다음으로 도3c에 도시된 바와 같이, 반도체기판(1) 상의 상기 캡핑절연막(12a), 실리사이드막(9a), 다결정실리콘막(7a)을 순차적으로 패터닝하여 제 1 게이트(14a)를 형성한다. 이어서, 상기 제 1 게이트(14a)를 마스크로 이용하여 상기 반도체 기판(1)의 활성영역(A)에 인(P)이온 등의 도너(donor)를 주입하여 N- 영역(17a)을 형성한다.
다음으로 도3d에 도시된 바와 같이, 상기 제 1 게이트를 포함하는 반도체 기판(1) 상의 전면(全面)에 질화막을 형성한 뒤, 마스크 없이 전면이방식각을 실시하여 상기 제 1 게이트(14a)의 측면에 사이드월스페이서(15)를 형성한다. 상기 제 1 게이트(14a)와 사이드월스페이서(15)를 마스크로 이용하여 상기 반도체 기판(1)의 활성영역(A)에 비소(As) 이온 등의 도너를 주입한다. 이어서 어닐링(annealing)을 실시하여 높은 농도의 N+영역(17b)과 낮은 농도의 N-영역(17a)으로 이루어지는, 엘디디(LDD: low doped drain) 구조를 가지는 소스/드레인 영역(17)을 형성한다.
다음으로 도3e에 도시된 바와 같이, 상기 소스/드레인 영역(17) 상면의 소정영역이 노출되도록 상기 게이트절연막(5a)을 패터닝한다. 이어서, 노출된 소스/드레인 영역(17) 상면에 도전성 물질로 이루어진 제 1 컨택(19)을 형성한다.다음으로 도3f에 도시된 바와 같이, 필드산화막(3) 상에 형성된, 상기 제 2 게이트(14b) 중 캡핑절연막(12b)을 패터닝하여 소정영역의 실리사이드막(9b)을 노출시킨다. 이어서, 상기 노출된 실리사이드막(9b) 상면에 제 2 컨택(21)을 형성한다. 상기 제 2 게이트(14b)와 제 1 게이트(14a)는 같은 공정 중에 동시에 형성된다.
상기한 종래 기술에 의하여 제조된 모스페트 소자에 있어서는, 펀치 스루(punch through) 현상을 방지하기 위하여 채널이 형성될 영역에 펀치 스루 스톱퍼(punch through stopper)를 주입하는 방법을 사용하고 있다. 그렇지만, 펀치 스루 스톱퍼에 의해 채널이 형성될 영역의 도핑 농도를 높이는 데에는 한계가 있다. 더욱이 소스와 드레인이 같은 높이에 형성되기 때문에, 소자의 집적도가 높아질수록 펀치 스루 현상을 방지하는데 필요한 소자의 마진(margin)이 감소되므로 소자의 집적도 향상이 어려워진다는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 펀치 스루(punch through) 현상을 방지하고, 소자의 집적도 향상에 필요한 소자의 마진을 확보할 수 있는 모스페트 소자의 구조 및 그 제조 방법과 이를 이용한 메모리셀을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 모스페트 소자의 구조는 필드절연막에 의해 제 1 활성영역과 격리영역이 구분되어 있는 제 1 전도형의 반도체 기판과; 상기 반도체 기판의 소정영역을 식각하여 이루어진, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면(多面)의 반도체기판과; 상기 다면의 반도체 기판에 걸쳐서 형성된 제 1 게이트와; 상기 게이트 측면에 위치하는 제 1 면과 제 2 면 아래에 형성된 소스/드레인 영역과; 상기 소스/드레인 영역 상면에 형성된 도전성 물질로 이루어진 제 1 컨택으로 이루어지고, 또한 제 2 활성영역과; 상기 제 2 활성영역의 반도체 기판 표면 중 소정 영역을 식각하여 이루어진 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면의 반도체 기판과; 상기 반도체 기판의 다면에 걸쳐서 형성된, 상기 제 1 게이트와 연결되어 일체를 이루는 제 2게이트와; 상기 제 2 게이트의 게이트전극 상에 형성되어 상기 게이트 전극과 다면(多面)에서 접촉하는 전도성물질로 이루어진 제 2 컨택으로 이루어진 것을 특징으로 한다.
도1은 종래 기술에 의한 모스페트 소자의 평면도.
도2a ~ 2b는 종래 기술에 의한 모스페트 소자의 종단면도.
도3a ~ 3f는 종래 기술에 의한 모스페트 소자의 제조방법을 나타내는 공정 종단면도.
도4는 본 발명에 의한 모스페트 소자의 평면도.
도5a ~ 5b는 본 발명에 의한 모스페트 소자의 종단면도.
도6a ~ 6j는 본 발명에 의한 모스페트 소자의 제조방법을 나타내는 종단면도.
도7은 본 발명에 의한 메모리셀의 종단면도.
**도면의주요부분에대한부호설명**
100 : 제 1 전도형 반도체 기판 114a : 제 1 게이트
114b : 제 2 게이트 115 : 사이드월스페이서
119 : 제 1 컨택 121 : 제 2 컨택
117 : 소스/드레인 영역 217a : 스토리지 노드 컨택 플러그
217b : 비트라인 플러그 221 : 스토리지 노드 컨택
226 : 비트라인
도4는 본 발명에 의한 모스페트 소자의 평면도이다. 도시된 바와 같이, 반도체 기판이 제 1 활성영역(A')과 제 2 활성영역(A''), 그리고 격리영역(B')으로 구분되어 있다. 제 1 활성영역(A')에는 소스/드레인 영역이 형성된다. 상기 제 1 게이트(114a)가 상기 제 1 활성영역(A')을 가로질러 형성되고, 상기 제 2 게이트(114b)는 제 2 활성영역(A') 상에 위치한다. 상기 제 1 게이트(114a)와 제 2 게이트(114b)는 격리 영역(B')을 지나 서로 연결된다. 제 1 컨택(119)들이 상기 제 1 게이트(114a)의 양측에 위치하는 제 1 활성영역(A')에 배열된다. 제 2 활성영역(A'')에 위치하는 상기 제 2 게이트(114b)에는 제 2 컨택(121)이 형성된다.
도5a는 도4중 G-G'의 종단면도이다. 도시된 바와 같이, p형 반도체 기판(100)의 상부에 필드절연막(103)이 형성되어, 상기 반도체 기판(100)이 제 1 활성영역(A')과 격리영역(B')으로 구분된다. 제 1 활성영역(A')의 반도체 기판(100) 중 소정 영역의 표면이 1000 ~ 3000Å 정도 식각되어, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면(多面)을 가지는 반도체 기판이 형성된다. 상기 다면의 반도체 기판에 걸친 소정 영역에 게이트절연막(105a), 다결정실리콘막(107a)과 실리사이드(silicide)막(109a)으로 이루어진 게이트전극, 캡핑(capping) 절연막(113a)이 순차적으로 적층되어 형성된 제 1 게이트(114a)가 위치한다. 상기 캡핑절연막(113a)은 산화막과 질화막이 순차적으로 적층된 다층구조를 가진다. 상기 제 1 게이트(gate)의 측면에는 사이드월스페이서(115a)가 위치한다. 상기 제 1 게이트(114a)와 필드절연막(103) 사이의 제 1 면과 상기 게이트(114a) 사이의 제 2 면 아래에는 도너(donor)를 주입하여 형성된 소스/드레인 영역(117)이 형성된다. 상기 소스/드레인 영역(117)은 높은 도핑 농도를 가지는 N+영역(117a)과 낮은 도핑 농도를 가지는 N-영역(117b)으로 이루어진다. 상기 소스/드레인 영역(117) 상면에는 도전성물질로 이루어진 제 1 컨택(contact)(119)이 형성된다.도5b는 도4중 D-D'의 종단면도이다. 도시된 바와 같이, 상기 제 2 활성영역(A'')의 반도체 기판 상면 중 소정영역을 1000~3000Å 정도 식각하여 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면(多面)을 가지는 반도체 기판이 형성된다. 상기 반도체기판의 다면에 걸친 소정 영역에 게이트절연막(105b), 다결정실리콘막(107b)과 실리사이드(silicide)막(109b)으로 이루어진 게이트 전극, 캡핑(capping) 절연막(113b)이 순차적으로 적층되어 형성된 제 2 게이트(114b)가 위치한다. 상기 캡핑절연막(113b)은 산화막과 질화막이 순차적으로 적층된 다층구조를 가진다. 상기 제 2 게이트(gate)의 측면에는 사이드월스페이서(115b)가 위치한다. 상기 캡핑절연막(113b)을 패터닝하여 노출된 실리사이드막(109b) 상면에 제 2 컨택(121)이 형성된다.
도6a,6c,6e,6g,6i는 제 1 활성영역(A')에 본 발명에 따른 모스페트 소자를 제조하는 방법을 나타내고, 도6b, 6d, 6f, 6h, 6j는 제 2 활성영역(A'')에 본 발명에 따른 제 2 게이트(114b)와 상기 제 2 게이트 상에 제 2 컨택을(121)을 형성하는 공정을 나타낸다.
도6a에 도시된 바와 같이, 상기 반도체 기판(100)에 트렌치(trench)(102)를 형성한 뒤 상기 트렌치(102)에 필드절연막(103)을 충진하여, 상기 반도체기판을 제 1 활성영역(A')과 격리영역(B')으로 구분한다. 소정 영역의 상기 활성영역(A') 표면을 1000 ~ 3000Å 정도 식각하여, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 제 3 면(들)으로 구성된 다면(多面)을 가지는 반도체기판을 형성한다. 상기 p형 반도체기판(100)의 다면 상에 버퍼산화막(125)을 형성한다. 이어서, 상기 반도체기판(100)의 활성영역(A') 상의 전면에 펀치 스루 스톱퍼(punch through stopper) 역할을 하는 붕소(B)이온 등의 억셉터(acceptor)를 주입한다. 이때 억셉터가 주입되는 각도를 제 1 면과 수직한 방향으로부터 30 ~ 50°틸트(tilt) 시켜서 제 1 면과 제 2 면에는 물론이고 제 1 면과 제 2 면을 연결하는 면(들)에도 상기 억셉터가 주입될 수 있도록 한다. 억셉터 주입 후에 상기 버퍼산화막(125)을 제거한다.
상기 도6a의 공정을 실시할 때, 제 2 활성영역(A'')에도 도6b에 도시된 공정이 동시에 실시된다. 상기 반도체 기판(100)에 트렌치(trench)(102)를 형성한 뒤 상기 트렌치(102)에 필드절연막(103)을 충진하여, 상기 반도체기판이 제 2 활성영역(A'')과 격리영역(B')으로 구분된다. 소정 영역의 상기 활성영역(A') 표면을 1000 ~ 3000Å 정도 식각하여, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면(多面)을 가지는 반도체기판을 형성한다. 상기 제 1 활성영역(A')의 반도체 기판 상면에 버퍼산화막(125)을 형성하는 과정에서 제 2 활성영역(A'')의 반도체 기판 상면에도 형성되는 버퍼산화막을 제거한다.
다음으로 도 6c 와 6d 에 도시된 바와 같이, 상기 반도체 기판(100) 상의 상기 다면에 게이트절연막(105a,105b), 다결정실리콘막(107a,107b)과 실리사이드막(109a,109b)을 순차적으로 형성한다. 이어서 상기 실리사이드막(109a) 상면에 산화막과 질화막을 순차적으로 형성하여 캡핑(capping) 절연막(113a,113b)을 형성한다.
다음으로 도 6e에 도시된 바와 같이, 반도체기판(100) 상의 상기 캡핑절연막(113a), 실리사이드막(109a), 다결정실리콘막(107a)을 순차적으로 패터닝하여 제 1 게이트(114a)를 형성한다. 이어서, 상기 제 1 게이트(114a)를 마스크로 이용하여 상기 반도체 기판(100)의 제 1 활성영역(A')에 인(P)이온 등의 도너(donor)를 주입하여 N-영역(117a)을 형성한다.
도 6f에 도시된 바와 같이 상기 제 1 활성영역(A')에 제 1 게이트(114a)를 형성하는 과정 중, 제 2 활성영역(A'')에도 제 2 게이트(114b)가 형성된다.
다음으로 도 6g에 도시된 바와 같이, 상기 제 1 게이트(114a)를 포함하는 반도체 기판(100) 상의 전면에 질화막을 형성한 뒤, 마스크 없이 전면이방식각을 실시하여 상기 제 1 게이트(114a)의 측면에 사이드월스페이서(115a)를 형성한다. 상기 제 1 게이트(114a)와 사이드월스페이서(115a)를 마스크로 이용하여 상기 반도체 기판(100)의 제 1 활성영역(A')에 비소(As)이온 등의 도너를 주입한다. 이어서 어닐링(annealing)을 실시하여 높은 농도의 N+영역(117b)과 낮은 농도의 N-영역(117a)으로 이루어지는 엘디디(LDD: low doped drain) 구조를 가지는 소스/드레인 영역(117)을 형성한다.도 6h에 도시된 바와 같이, 상기 제 1 활성영역(A')에 형성된 제 1 게이트(114a) 측면에 상기 사이드월스페이서(115a)를 형성하는 과정 중, 제 2 활성영역(A'')에 형성된 제 2 게이트(114b)의 측면에도 사이드월스페이서(115b)가 형성된다.
다음으로 도6i에 도시된 바와 같이, 상기 소스/드레인 영역(117) 상면의 소정영역이 노출되도록 상기 게이트절연막(105a)을 패터닝한다. 이어서, 노출된 소스/드레인 영역(117) 상면에 도전성물질로 이루어진 제 1 컨택(119)을 형성한다.
다음으로 도6j에 도시된 바와 같이, 제 2 게이트의 캡핑절연막(113b)을 패터닝하여 소정 영역의 실리사이드막(109b)을 노출시킨다. 이때, 상기 실리사이드막(109b)의 노출된 영역은 다면(多面)을 가진다. 이어서 상기 노출된 다면의 실리사이드막(109b) 상에 도전성물질로 이루어진 제 2 컨택(121)을 형성한다. 상기 제 2 컨택은 실리사이드막과 다면에서 접촉을 한다.
도 7은 본 발명에 따른 모스페트소자를 이용한 메모리 셀(memory cell)을 나타낸다. p형 반도체 기판(200) 상면의 소정영역을 식각하여 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면(多面)을 가지는 반도체기판을 형성한다. 상기 반도체기판의 다면 상의 소정영역에는 게이트절연막(205), 다결정실리콘막(207), 실리사이드막(209), 캡핑절연막(211)이 순차적으로 적층되어 이루어진 게이트(212)가 위치한다. 상기 게이트(212)는 상기 반도체 기판(200)과 다면에서 접촉한다. 상기 게이트의 측면에는 질화막으로 이루어진 사이드월스페이서(213)가 형성된다. 상기 게이트 사이에 존재하는 상기 반도체 기판의 제 1 면 아래에 해당하는 반도체 기판 상부에는 제 1 소스/드레인 영역(215a)이 형성되고 제 2 면 아래에 해당하는 반도체 기판 상부에는 제 2 소스/드레인 영역(215b)이 형성된다. 또한 제 1 면 아래에 해당하는 반도체 기판 상부에 제 2 소스/드레인 영역이 형성되고, 제 2 면 아래에 해당하는 반도체 기판 상부에 제 1 소스/드레인 영역이 형성되는 것도 가능하다. 상기 제 2 소스/드레인 영역(215b) 상면에는 스토리지 노드 컨택 플러그(storage node contact plug)(217a)가 형성되고, 제 1 소스/드레인 영역(215a)의 상면에는 비트라인 플러그(bit line plug)(217b)가 형성된다. 층간절연막(219)을 패터닝하여 노출된 상기 스토리지 노드 컨택 플러그 상면에 스토리지 노드 컨택(storage node contact)(221)이 형성된다. 다결정실리콘막(223)과 실리사이드막(225)을 적층하여 형성된 비트라인(226)은 상기 층간절연막(219)을 패터닝하여 형성된 홀(hole)을 통하여 상기 비트라인플러그(217b)와 연결된다. 이상과 같이 본 발명을 엔모스페트(NMOSFET)를 기준으로 하여 설명을 하였지만, 피모스페트(PMOSFET)와 씨모스페트(CMOSFET)에도 이와 대응하는 방법으로 적용할 수 있다.
상기한 바와 같은 본 발명에 따른 모스페트 소자의 구조 및 제조 방법에서는 반도체 기판에 형성되는 소스와 드레인이 서로 다른 높이를 가지는 단차를 가진다. 그 결과, 반도체 소자의 집적도가 증가함에 따라 발생하는 펀치 스루(punch through) 효과 등의 단채널효과(short channel effect)의 발생을 억제하는 효과가 있다.
또한 본 발명에서는 반도체 표면을 식각하여 형성된 홈의 측벽에도 채널이 형성되기 때문에, 종래 기술에 비하여 채널의 길이가 증가한다. 그 결과, 상기한 소스와 드레인 사이에 단차가 생기는 효과와 더불어 단체널효과(short channel effect)의 발생을 억제하는 효과가 있다. 또한 식각된 홈의 측벽에 형성된 채널을 이용하여 종래 기술과 같은 채널 길이를 가지면서도 게이트의 폭이 작아진 모스페트 소자의 제작이 가능하다. 따라서, 모스페트 소자의 집적도를 향상시킬 수 있는 효과가 있다.
또한 본 발명에서는 게이트 상에 형성되는 제 2 컨택이 게이트를 구성하는 실리사이드막과 다면에서 접촉을 한다. 따라서, 게이트 상에 형성되는 컨택홀(contact hole)의 크기가 같더라도, 종래 기술에 비하여 제 2 컨택과 제 2 게이트 전극이 접촉하는 컨택 면적이 증가하기 때문에 게이트와 제 2 컨택 사이의 컨택 저항을 감소시킬 수 있는 효과가 있다.또한 본 발명에 의한 모스페트 소자를 메모리 셀에 이용할 경우, 메모리 셀 트랜지스터의 크기를 줄여서 셀 효율(cell efficiency)을 높일 수 있는 효과가 있다.
Claims (8)
- 필드절연막에 의해 제 1 활성영역과 격리영역이 구분되고, 소정영역을 식각하여 이루어진, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면(多面)의 제 1 전도형 반도체기판과;상기 다면의 반도체 기판에 걸쳐서 형성된 제 1 게이트와;상기 게이트에 인접하는 제 1 면과 제 2 면 아래에 형성된 소스/드레인 영역과;상기 소스/드레인 영역 상면에 형성된 도전성 물질로 이루어진 제 1 컨택으로 이루어진 것을 특징으로 하는 모스페트 소자.
- 제 1 항에 있어서, 상기 반도체 기판의 표면을 1000 ~ 3000Å 깊이로 식각하는 것을 특징으로 하는 모스페트 소자.
- 제 1 항에 있어서, 상기 제 1 게이트는 게이트절연막, 다결정실리콘막과 실리사이드막으로 이루어진 게이트 전극, 그리고 캡핑절연막이 순차적으로 적층되어 형성되고, 상기 소스/드레인 영역은 높은 농도의 제 2 전도형 불순물 영역과 낮은 농도의 제 2 전도형 불순물 영역으로 이루어진 것을 특징으로 하는 모스페트 소자.
- 제 1 항의 모스페트 소자의 구성에 추가하여,상기 반도체 기판에 형성된 제 2 활성영역과;상기 제 2 활성영역의 반도체 기판 표면 중 소정 영역을 식각하여 이루어진 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 반도체 기판의 다면과;상기 반도체 기판의 다면에 걸쳐서 형성된, 상기 제 1 게이트와 연결되어 일체를 이루는 제 2게이트와;상기 제 2 게이트의 게이트 전극 상에 형성되어 상기 게이트 전극과 다면(多面)에서 접촉하는 전도성물질로 이루어진 제 2 컨택으로 이루어진 것을 특징으로 하는 모스페트 소자.
- 필드절연막에 의해 제 1 전도형의 반도체 기판을 제 1 활성영역과 격리영역으로 구분하는 공정과;상기 제 1 활성영역의 반도체 기판 표면 중 소정 영역을 식각하여, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면의 반도체기판을 형성하는 공정과;상기 반도체 기판의 다면에 제 1 전도형의 펀치 스루 스톱퍼(punch through stopper)를 반도체 기판의 제 1 면과 수직한 방향으로부터 30°~ 50°의 각도로 주입하는 공정과;상기 다면의 반도체기판에 걸쳐서 제 1 게이트를 형성하는 공정과;상기 제 1 게이트에 인접하는 제 1 면과 제 2 면에 제 2 전도형의 불순물을 주입하여 소스/드레인 영역을 형성하는 공정과;소정영역의 상기 소스/드레인 영역을 노출시키는 공정과;상기 노출된 소스/드레인 영역의 상면에 제 1 컨택을 형성하는 공정을 순차적으로 실시하는 것을 특징으로 하는 모스페트 소자의 제조 방법.
- 제 5 항의 모스페트 소자 제조 공정에 추가하여,상기 반도체 기판에 제 2 활성영역을 형성하는 공정과;상기 제 2 활성영역의 반도체 기판 표면 중 소정 영역을 식각하여 , 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면을 가지는 반도체기판을 형성하는 공정과;상기 반도체 기판의 다면에 걸쳐서 제 1 게이트와 연결되어 일체를 이루는 제 2 게이트를 형성하는 공정과;상기 게이트를 식각하여 다면의 게이트전극을 노출시키는 공정과;상기 노출된 게이트 전극 상면에 제 2 컨택을 형성하는 공정으로 이루어지는 것을 특징으로 하는 모스페트 소자 제조 방법.
- 제 6 항에 있어서, 제 2 활성영역에 속하는 소정 영역의 반도체기판을 식각하는 공정은 제 1 활성영역에 속하는 소정 영역의 반도체기판을 식각하는 공정과 동시에 실시되고, 제 2 게이트를 형성하는 공정은 제 1 게이트를 형성하는 공정과 동시에 실시되는 것을 특징으로 하는 모스페트 소자 제조 방법.
- 제 1 전도형의 반도체 기판의 소정영역을 식각하여 형성된, 식각되지 않은 면인 제 1 면, 식각되어 형성되고 제 1 면과 평행한 제 2 면, 그리고 제 1 면과 제 2 면을 연결하는 면(들)으로 구성된 다면을 가지는 반도체기판과;상기 반도체 기판의 다면에 걸쳐서 형성된 게이트와;상기 게이트의 측면에 위치하는 사이드월스페이서와;상기 게이트 사이에 위치하는 반도체 기판의 제 1 면과 제 2 면 아래에 형성된 소스/드레인 영역과;상기 소스/드레인 영역 상면에 형성된 스토리지 노드 컨택 플러그(storage node contact plug)와 비트라인플러그(bit line plug)와;층간절연막을 통하여 상기 스토리지 노드 컨택 플러그와 연결된 스토리지 노드 컨택과;층간절연막을 통하여 상기 비트라인플러그(bit line plug)와 연결된 비트라인으로 구성되는 것을 특징으로 하는 메모리셀(memory cell).
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