CN111863727A - 半导体存储器件的制作方法 - Google Patents

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Abstract

本发明公开了一种半导体存储器件的制作方法，包括进行一第一掺杂工艺在半导体基板中形成阱区、在所述半导体基板中形成字线、在所述半导体基板上形成位线接触孔露出第一有源区、对所述位线接触孔露出的所述第一有源区进行掺杂工艺、在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接、在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区、对所述存储单元接触孔露出的所述第二有源区进行掺杂工艺、以及在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。

Description

半导体存储器件的制作方法
技术领域
本发明公开的实施方式涉及一种半导体存储器件的制作方法，更具体来说，其涉及一种可改进埋入式字线部位的栅极诱导漏极漏电流(Gate Induced Drain Leakage,GIDL)问题的半导体存储器件制作方法。
背景技术
栅极诱导漏极漏电流(Gate Induced Drain Leakage,简称GIDL)效应是MOSFET主要的断态漏电流。该效应起源于当MOSFET栅极关态(NM0S栅极接负电压，PMOS栅极接正电压)而漏区接电压(NM0S漏区接正电压，PMOS漏区接负电压)时，由于漏端杂质扩散层与栅极重叠部分靠近界面处的能带发生强烈的弯曲，导致表面形成反型层，而耗尽层非常窄，以致导带电子和价带孔穴发生能带-能带隧穿效应(Band-to-Band Tunneling),从而形成漏极漏电流。它是关态漏电流的主要来源，决定了栅氧化层薄氧化层的厚度下限。当MOS具备薄栅时，GIDL会造成空穴通过隧穿效应而对栅氧化层造成损伤或被薄栅所俘获，这些情况都会造成MOSFET性能退化可靠性降低。除了关态漏电流，栅极诱生漏极漏电流还可能造成其他不良后果，例如，会造成孔穴通过隧穿效应对栅氧化层造成损伤或者被栅氧化层俘获，从而导致MOSFET性能退化，及可靠性降低。
传统抑制GIDL的方法，主要是通过增加栅极介电层的厚度或者使漏极端杂质扩散远离栅极，显然，在追求高集成度的半导体行业，这类方案并不利于器件进一步缩小，特别是在存储器件的微缩方面，也会引起其他寄生效应(如热载流子效应，hot carriereffect)等不良影响。故此，业界仍需积极开发其他能有效改善GIDL问题的方法。
发明内容
有鉴于上述半导体器件容易遭遇的栅极诱导漏极漏电流(GIDL)问题，本发明于此提出了一种新颖的半导体存储器件的制作方法，其特征在于将原本在阱区注入工艺后进行的源极/漏极注入工艺改为在制作位线接触件之前以及存储节点接触件之前进行，如此可实现根据埋入式字符线的凹槽深度来连结注入工艺深度的功效，因而改善GIDL问题。
本发明的目的在于提出一种半导体存储器件的制作方法，其步骤包括提供一半导体基板、进行一第一掺杂工艺在所述半导体基板中形成阱区、在所述阱区形成之后，在所述半导体基板中形成字线、在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区、对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺、在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接、在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区、对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺、以及在所述第三掺杂工艺之后，在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。
本发明的这类目的与其他目的在阅者读过下文中以多种图示与绘图来描述的较佳实施例之细节说明后应可变得更为明了显见。
附图说明
本说明书含有附图并于文中构成了本说明书之一部分，俾使阅者对本发明实施例有进一步的了解。该些图示系描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些图示中：
图1绘示出根据本案较佳实施例中一半导体存储器件的平面图；
图2至图8绘示出根据本案较佳实施例中一半导体存储器件在制作工艺期间的截面图；以及
图9绘示出根据本案较佳实施例中一半导体存储器件的制作工艺的流程图。
需注意本说明书中的所有图示皆为图例性质，为了清楚与方便图示说明之故，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。
其中，附图标记说明如下：
1a 第一有源区
1b 第二有源区
100 半导体基板
101 器件隔离层
103 位线接触孔
105 存储单元区
107 阱
109 字线沟槽
111 栅绝缘层
113 栅极顶盖层
115 绝缘夹层
117 电介质层
119 硬掩膜层
121 位线接触件
125 硬掩膜图案
127 间隔壁
129 绝缘层
131 间隔件
133 存储节点接触孔
135 存储节点接触件
ACT 有源区
BL 位线
D1 第一方向
D2 第二方向
D3 第三方向
P1 第一掺杂工艺
P2 第二掺杂工艺
P3 第三掺杂工艺
S1-S8 步骤
WL 字线
具体实施方式
现在下文将详细说明本发明的示例性实施例，其会参照附图标出所描述之特征以便阅者理解并实现技术效果。阅者将可理解文中之描述仅透过例示之方式来进行，而非意欲要限制本案。本案的各种实施例和实施例中彼此不冲突的各种特征可以以各种方式来加以组合或重新设置。在不脱离本发明的精神与范畴的情况下，对本案的修改、等同物或改进对于本领域技术人员来说是可以理解的，并且旨在包含在本案的范围内。
阅者应能容易理解，本案中的「在…上」、「在…之上」和「在…上方」的含义应当以广义的方式被解读，以使得「在…上」不仅表示「直接在」某物「上」而且还包括在某物「上」且其间有居间特征或层的含义，并且「在…之上」或「在…上方」不仅表示「在」某物「之上」或「上方」的含义，而且还可以包括其「在」某物「之上」或「上方」且其间没有居间特征或层(即，直接在某物上)的含义。
此外，诸如「在…之下」、「在…下方」、「下部」、「在…之上」、「上部」等空间相关术语在本文中为了描述方便可以用于描述一个组件或特征与另一个或多个组件或特征的关系，如在附图中示出的。
如本文中使用的，术语「基底」是指向其上增加后续材料的材料。可以对基底自身进行图案化。增加在基底的顶部上的材料可以被图案化或可以保持不被图案化。此外，基底可以包括广泛的半导体材料，例如硅、锗、砷化镓、磷化铟等。
如本文中使用的，术语「层」是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均质或非均质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何水平面对之间。层可以水平、竖直和/或沿倾斜表面延伸。基底可以是层，其中可以包括一个或多个层，和/或可以在其上、其上方和/或其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导体和接触层(其中形成触点、互联机和/或通孔)和一个或多个介电层。
现在请先参照图1，其绘示出根据本案较佳实施例中一半导体存储器件基本的平面布局设置。本案的半导体存储器件是形成在一半导体基板100上。半导体基板100具有存储单元区以及位于存储单元区周围的外围区，存储单元区是用来设置半导体存储器件的存储单元，或称为存储节点。多个存储节点在存储单元区设置成矩阵型态并可存储电荷来产生具有区别性的存储态。外围区则是用来设置存储器件的外围电路，如栏译码器、列译码器、感应放大器、或是I/O控制模块等。由于本案的发明特征与外围区无关，故图中仅示出存储单元区中的部件与特征。
半导体基板100上具有由器件隔离层101所界定出的多个有源区ACT。在示例中，有源区ACT是呈条形态样并具有往第三方向D3延伸的长轴。多个有源区ACT在整个基板平面上以交错排列的方式均匀地设置。每个有源区ACT的中间会形成一个位线接触孔103，后续的制作工艺将会在位线接触孔103中形成半导体存储器件的掺杂区与位线接触件。半导体基板100中还埋设有多条字线WL，其往第一方向D1延伸并彼此平行间隔排列，第一方向D1与第三方向D3之间的夹角较佳介于45度至90度之间。在示例中，字线WL会延伸穿过有源区ACT的位线接触孔103两侧，如此将每一个有源区ACT划分为一个位于有源区ACT中间的位线接触孔103区域以及位于有源区ACT两端的存储单元区105。后续的制作工艺将在存储单元区上形成掺杂区与存储节点接触件。半导体基板100上还形成有位线结构，其往与第一方向D1正交的第二方向D2延伸并彼此平行间隔排列，为了图示简明之故其于图1中将不示出。后续的实施例中将以图1中的线Ⅰ-Ⅰ’与线Ⅱ-Ⅱ’为截线来表示制作工艺期间半导体存储器件的截面结构与构成部件的相对位置与连接关系，其中线Ⅰ-Ⅰ’沿着第三方向D3切过有源区ACT的长轴，线Ⅱ-Ⅱ’沿着第一方向D1切过器件隔离层101以及多个有源区ACT的存储单元区105。
在了解了半导体存储器件的基本平面布局后，现在下文的实施例将根据图9所示的流程图来说明本发明的半导体存储器件中相关部件的制作方法，其方法在各个不同的阶段与步骤可以分别从对应的图2至图8的截面结构来获得更清楚的细节与了解。
首先请参照图2，本发明整个半导体存储器件工艺从一半导体基板100开始进行。例如硅基板、锗基板和/或硅锗基板等基板。在步骤S1中，半导体基板100会先进行一第一掺杂工艺P1，如离子注入工艺，在其内部形成各种阱107。在本发明中，阱107可做为埋入式通道阵列晶体管的通道区。半导体基板100中可能形成有不只一个阱107，其可能分布在基板的不同深度且具有不同的导电类型，例如p型阱与/或n型阱，图中将仅以一个阱107来表示。半导体基板100中界定有多个有源区ACT，如图1中所示条形态样的有源区ACT，各有源区ACT是由周遭的器件隔离层101所分隔而出。在工艺中，可以通过对半导体基板100进行一光刻工艺形成个别分离的有源区ACT，并在有源区ACT之间的凹部中填入隔离材料，如氧化硅等材料，来形成器件隔离层101。器件隔离层101的深度可以对应到阱107的尖峰浓度的深度。
接下来请参照图3。须注意，为了更清楚表达特定部位之故，图3的截面结构是以图1中沿着有源区ACT长轴的线Ⅰ-Ⅰ’为截线所切出，以在后续工艺中表示出本发明半导体存储器件的字线、位线、以及掺杂区的相对关系。在前述步骤S1形成器件隔离层101并界定出有源区ACT之后，接着步骤S2就是在半导体基板100中制作出字线。字线的制作首先包含在半导体基板100中形成字线沟槽109。如图1所示，本发明半导体存储器件中预定形成的字线WL是沿着第一方向D1延伸穿过器件隔离层101与多个有源区ACT，故此，图3中有示出形成在有源区ACT中的字线沟槽109也有形成在器件隔离层101中的字线沟槽109。其中，由于一般相同的蚀刻工艺中对氧化硅材质的器件隔离层101的刻蚀速率会大于对硅质的有源区ACT的刻蚀速率，所以从图中来看形成在器件隔离层101中的字线沟槽109的深度会深于形成在有源区ACT中的字线沟槽109的深度。
接下来请参照图4。在字线沟槽109形成后，接着就是在字线沟槽109形成字线结构。整个字线结构可包含一最外层的栅绝缘层111、位于中间的字线WL，以及位于栅绝缘层110与字线WL上方的栅极顶盖层113。栅绝缘层111可以共形地形成在字线沟槽109的表面，其材料可为氧化硅、氧化铪、或是氧化铝等。字线WL形成在栅绝缘层111上并透过栅绝缘层111与周围的有源区ACT电性绝缘。字线WL会填满字线沟槽109的内部空间，其材料可为金属，例如钨、铝、钛和/或钽等。栅极顶盖层113的材料可为氮化硅层，其填满栅绝缘层110与字线WL上方的空间且表面会与有源区ACT的表面齐平。半导体基板100的表面还可以形成一绝缘夹层115，以隔绝下方的有源区ACT与上方的部件。绝缘夹层115可以由单个绝缘层或者多个绝缘层形成，例如硅氮化物层、硅氮化物层和/或硅氮氧化物层等。
接下来请参照图5。在前述步骤S2形成字线结构之后，接着在步骤S3中，在绝缘夹层115上依序形成一电介质层117与一硬掩膜层119，并以该硬掩膜层119为刻蚀掩膜进行一光刻工艺，以在有源区和绝缘夹层115中形成一位线接触孔103。在一示例中，位线接触孔103的形状可为椭圆形。此外，如图1所示，位线接触孔103在基板平面上以交错排列的方式均匀地设置。在一些实施例中，位线接触孔103可以通过各向异性刻蚀工艺形成。在这种情况下，部分的器件隔离层101以及栅极顶盖层113邻近位线接触孔103的部分会一起受到刻蚀。
复参照图5。在前述步骤S3形成位线接触孔103之后，接着在步骤S4中，在不移除电介质层117与硬掩膜层119的情况下，进行一第二掺杂工艺P2，如离子注入工艺，以在位线接触孔103下方的有源区ACT中形成一掺杂区，后文称为第一有源区1a。第二掺杂工艺P2可使用与有源区ACT的导电类型相反导电类型(即与第一掺杂工艺P1相反)的掺杂剂。第一有源区1a位于每个有源区ACT的中央，且其底表面可以定位在自有源区ACT的顶表面往下的预定深度处。须注意在本发明中，半导体存储器件的第一有源区1a是在字线WL之后形成的，有别于一般习知在字线WL之前形成，此作法可实现根据字线埋入的凹槽深度来连结注入工艺深度的功效，因而改善GIDL问题。
接下来请参照图6。在前述步骤S4形成半导体存储器件的第一有源区1a之后，接着在步骤S5中，在第一有源区1a上形成位线结构。在本发明实施例中，位线结构由下而上依序包含位线接触件121、位线BL、硬掩膜图案125、以及位于两侧的间隔壁127等部位，其中位线接触件121与下方的第一有源区1a电连接。位线接触件121与位线BL之间可能还有一硅化物层存在。形成位线结构的步骤可以包括：移除电介质层117与硬掩膜层119、在半导体基板100上依序形成多晶硅层、金属层以及硬掩模层，其中多晶硅层会填满位线接触孔103并与下方的第一有源区1a接触，接着使用位线掩模图案作为刻蚀掩模依序地刻蚀硬掩模层、金属层以及多晶硅层，如此形成如图6中所示的位线结构。位线掩模图案可以在刻蚀工艺后去除。在本发明中，位线BL基本上沿着与字线WL垂直的第二方向D2延伸，一条位线BL会经过多个有源区ACT的第一有源区1a，并透过多个位线接触件121与对应的该些第一有源区1a电连接。
在示例中，多晶硅层可为掺杂的多晶硅层，金属层可为钨层、铝层、钛层或钽层等。如此，每个位线结构由下而上可依序包含堆叠的多晶硅材质的位线接触件121、金属材质的位线BL、以及硬掩膜图案125。此外，位线接触孔103的最小宽度可以大于每条位线结构的宽度。位线结构的位线接触件121的侧壁可以与对应的位线接触孔103的侧壁隔开。之后，在每条位线结构的侧壁上形成绝缘性的间隔壁127，间隔壁127的材质可包括硅氧化物层、硅氮化物层和/或硅氮氧化物层，其会盖住整个位线结构的侧壁并填满剩余的位线接触孔103空间。如此即完成了位线结构的制作。此外，在位线结构制作完成后，可以在整个基板表面覆盖一层共形的绝缘层129。
接下来请参照图7。在前述步骤S5形成位线结构之后，接着在步骤S6中，在半导体基板100上形成多个间隔件131，以此在半导体基板100上界定出多个存储单元区105。间隔件131可以透过以下步骤来形成：(1)在绝缘层129上形成一牺牲层，如一硅氧化物层；(2)图案化该牺牲层以在该牺牲层中形成多个间隔件图案；(3)在该些间隔件图案中填入间隔件材料，如一硅氮化物，而形成多个间隔件131；(4)移除该牺牲层。由于上述间隔件131的制作方法为公知技术且非本发明的重点，故文中与图示中将不对其细部制作步骤做过多的说明与表示。在间隔件131形成后，接着可利用间隔件131与位线结构作为刻蚀掩模进行各向异性刻蚀来移除裸露的绝缘层129与绝缘夹层115，如此形成存储节点接触孔133，其裸露出下方的有源区ACT。此各向异性刻蚀也会移除部分的有源区ACT，使得存储节点接触孔133的底面低于有源区ACT的顶面。
复参照图7。在前述步骤S6形成存储节点接触孔133并裸露出有源区ACT之后，接着在步骤S7中，进行一第三掺杂工艺P3，如离子注入工艺，以在存储节点接触孔133下方的有源区ACT中形成一掺杂区，后文称为第二有源区1b。与第二掺杂工艺P2相同，第三掺杂工艺P3可使用与有源区ACT的导电类型相反导电类型(即与第一掺杂工艺P1相反)的掺杂剂。第二有源区1b位于每个有源区ACT的两端，即图1所示的存储单元区105，且其底表面可以定位在自有源区ACT的顶表面往下的预定深度处。第一有源区1a的深度可比第二有源区1b的深度深。须注意在本发明中，半导体存储器件的第二有源区1b是在字线WL形成之后形成的，有别于一般习知在字线WL之前形成，此作法可实现根据埋入式字符线的凹槽深度来连结注入工艺深度的功效，因而改善GIDL问题。
接下来请参照图8。在前述步骤S7形成半导体存储器件的第二有源区1b之后，接着在步骤S8中，在存储节点接触孔133中形成存储节点接触件135。在一示例中，存储节点接触件135的顶表面可以低于位线结构的硬掩模图案125的顶表面。存储节点接触件135可以透过下列工艺来形成：沉积一导电层以填充存储节点接触孔133、进行一平坦化工艺移除位于位线结构与间隔件131顶面上方的导电层、以及进行一回刻蚀工艺使导电层的顶表面凹入，如此形成存储节点接触件135。存储节点接触件135可以包括例如掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、铝、钛和/或钽)、导电的金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)和/或金属-半导体合金(例如金属硅化物)。在一些其他的实施例中，存储节点接触件135从下而上可依序包含一多晶硅层、金属硅化物层、以及一着陆焊盘，其上还会与个别对应的电容器连接，作为一个存储节点。由于上述该些部位并非本发明的重点，为了避免模糊发明焦点之故，文中将省略该些部位的细节说明。
在本发明中，从图8可以看到，字线WL将每一个有源区ACT划分为一个位于中间的第一有源区1a以及位于有源区ACT两端的第二有源区1b。字线WL作为半导体存储器件的埋入式栅极，其控制阵列晶体管通道区的开关，也就是有源区ACT中间的第一有源区1a到两端的第二有源区1b之间的开关。第一有源区1a会与位线接触件以及位线连接，第二有源区1b会与存储节点接触件135以及电容连接。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种半导体存储器件的制作方法，其特征在于，包括：
提供一半导体基板；
进行一第一掺杂工艺在所述半导体基板中形成阱区；
在所述阱区形成之后，在所述半导体基板中形成字线；
在所述字线形成之后，在所述半导体基板上形成位线接触孔露出第一有源区；
对所述位线接触孔露出的所述第一有源区进行一第二掺杂工艺；
在所述第二掺杂工艺之后，在所述半导体基板上形成位线接触件与位线，其中所述位线接触件与所述掺杂后的第一有源区连接；
在所述位线之间形成间隔件，所述间隔件与所述位线在所述半导体基板上界定出存储单元接触孔并且露出第二有源区；
对所述存储单元接触孔露出的所述第二有源区进行一第三掺杂工艺；以及
在所述第三掺杂工艺之后，在所述存储单元接触孔中形成存储节点接触件，其中所述存储节点接触件与所述掺杂后的第二有源区连接。
2.如权利要求1所述的半导体存储器件的制作方法，其特征在于，更包含在所述阱区形成之后在所述半导体基板中形成浅沟槽隔离结构，所述浅沟槽隔离结构将所述半导体基板划分为多个有源区，所述第一有源区与所述第二有源区包含在所述有源区中。
3.如权利要求2所述的半导体存储器件的制作方法，其特征在于，每个所述有源区包含一个位于所述有源区中央的所述第一有源区以及位于所述有源区两侧的所述第二有源区。
4.如权利要求1所述的半导体存储器件的制作方法，其特征在于，更包含在所述间隔件形成之后进行一刻蚀工艺刻蚀所述存储单元接触孔内的所述半导体基板，使得所述存储单元接触孔内的所述半导体基板凹陷。
5.如权利要求1所述的半导体存储器件的制作方法，其特征在于，所述掺杂后的第一有源区的深度比所述掺杂后的第二有源区的深度深。
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