JP2004207457A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Abstract

【課題】ＭＩＳＦＥＴにおいて、逆狭チャネル効果と、ソース／ドレイン領域と基板との間での接合リーク電流と、を同時に抑制する。
【解決手段】活性領域１４の側面１４ＴのうちでＹ方向と交差する部分内に、チャネル領域２４の中央部分よりも不純物濃度が高い高不純物濃度領域３１が設けられている。更に、側面１４ＴのうちでＸ方向と交差する部分内に、高不純物濃度領域３１よりも不純物濃度が低い低不純物濃度領域３２が設けられている。ソース／ドレイン領域２３１は低不純物濃度領域３２と重なっており、かかる重なり部分では高濃度ＰＮ接合の形成が抑制される。
【選択図】 図２

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置及びそれの製造方法に関し、具体的にはＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）において、いわゆる逆狭チャネル効果（逆ナローチャネル効果）と、ソース／ドレイン領域と基板との間での接合リーク電流と、を同時に抑制する技術に関する。
【０００２】
【従来の技術】
例えばＤＲＡＭ（Dynamic Random Access Memory）においてチップサイズを縮小したり記憶ビット数を増加するためにはメモリセルのサイズ縮小が図られる。このとき、溝（トレンチ）型素子分離によればＬＯＣＯＳ（LOCal Oxidation ofSilicon）よりも素子分離幅を縮小することができる。
【０００３】
しかし、溝型素子分離を用いた場合、活性領域の縁部ないしはエッジ部における寄生ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）が（真性の）ＭＯＳＦＥＴのしきい値を低下させたり該ＭＯＳＦＥＴのオフ電流を増加させたりする、いわゆる逆狭チャネル効果が発生しうる。
【０００４】
このため、従来の半導体装置では、活性領域の主面内のエッジ部の不純物濃度を高くすることによりＭＯＳＦＥＴのチャネル領域のエッジ部の不純物濃度を高くし、これにより逆狭チャネル効果を抑制している（後述の図１４及び図１５を参照）。このような高不純物濃度領域は次のようにして形成される。
【０００５】
まず、半導体基板の主面上にシリコン酸化膜及びシリコン窒化膜を順に形成し、これらを活性領域の平面パターンにパターニングする。そして、シリコン酸化膜及びシリコン窒化膜をマスクにして半導体基板をエッチングして溝を形成する。その後、斜め注入法によって、溝内に露出した活性領域の側面へ向けて不純物をイオン注入して該側面の不純物濃度を増大させ、これにより上記エッジ部の不純物濃度を増大させる。
【０００６】
このとき、従来の半導体装置では、活性領域の主面のエッジ部全体、すなわち周縁全体に高不純物濃度領域を形成するために、全方位からイオン注入を行う。具体的には、連続的に回転させながら、又は、ステップ的に回転させて４方向以上からイオン注入を行う。
【０００７】
更に、ＤＲＡＭのメモリセル領域のように複数の活性領域が設けられている場合、各活性領域に対してイオン注入されるように注入角度が選定される。例えば、上述のシリコン酸化膜及びシリコン窒化膜の合計厚さをｔと表記し、活性領域間の最小距離（換言すれば最小分離幅）をＸ方向及びＹ方向（いずれも主面に平行であり且つ互いに直交する）においてｄｘ及びｄｙと表記するとき、主面の法線方向に対する傾角として与えられる注入角θはθ＜ｔａｎ-1（ｄｘ／ｔ）且つθ＜ｔａｎ-1（ｄｙ／ｔ）を満たすように設定される。
【０００８】
なお、イオン注入後、溝内にシリコン酸化膜が埋め込まれ、当該シリコン酸化膜の平坦化並びにシリコン窒化膜及びシリコン酸化膜の除去を経て、溝型素子分離が完成する。
【０００９】
なお、半導体基板に溝を形成した後に該溝の側面にイオン注入を行う技術が例えば特許文献１に紹介されている。
【００１０】
【特許文献１】
特開２００１−３６０７９号公報
【００１１】
【発明が解決しようとする課題】
上述のように従来の製造方法では上記高不純物濃度領域を活性領域の主面の周縁部全体に形成するので、ＭＯＳＦＥＴのソース／ドレイン領域の形成予定領域にも高不純物濃度領域が形成され、従って完成した半導体装置では高不純物濃度領域とソース／ドレイン領域とが高濃度ＰＮ接合を形成する。このため、従来の半導体装置には接合リーク電流が大きいという問題がある。また、接合リーク電流は、消費電力の増大や歩留まりの低下を招き、又、例えばＤＲＡＭにおいてリフレッシュ特性の劣化をもたらす。
【００１２】
この発明は、かかる点に鑑みてなされたものであり、逆狭チャネル効果と、ソース／ドレイン領域と基板との間での接合リーク電流と、を同時に抑制しうる半導体装置及びそれの製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
この発明に係る半導体装置は、主面及び側面を含む活性領域と、溝型素子分離と、ゲート電極と、チャネル領域と、ソース／ドレイン領域と、高不純物濃度領域と、低不純物濃度領域と、を含む。前記溝型素子分離は、前記側面に接して配置されている。前記ゲート電極は、前記主面を横切って、前記主面に平行な第１方向に延在する。前記チャネル領域は、前記ゲート電極に対向して、前記主面内に設けられている。前記ソース／ドレイン領域は、前記チャネル領域を挟んで前記主面内に設けられている。前記高不純物濃度領域は、前記第１方向と交差する前記側面内に設けられ、前記ゲート電極に対向し且つ前記チャネル領域を挟んで前記第１方向において互いに対向する２つのゲート電極対向部分を含み、前記チャネル領域と同じ導電型の不純物を前記チャネル領域の中央部分よりも高濃度に有する。前記低不純物濃度領域は、前記側面の、前記高不純物濃度領域が形成されていない領域に設けられており、前記不純物の濃度が前記高不純物濃度領域よりも低い。
【００１４】
また、この発明に係る半導体装置の製造方法は次の工程(a)〜(f)を含む。工程(a)は、半導体基板の基板主面上にパターニングマスクを形成する工程である。工程(b)は、前記パターニングマスク越しのエッチングによって前記半導体基板に溝を形成して複数の活性領域を形成する工程である。ここで、各活性領域は、前記基板主面から形成された主面と、前記溝内に露出した側面と、を含む。工程(c)は、前記溝内に溝型素子分離を形成する工程である。工程(d)は、前記主面を横切って、前記主面に平行な第１方向に延在するように、ゲート電極を形成する工程である。工程(e)は、前記主面に対してイオン注入して、前記ゲート電極に対向するチャネル領域の両側にソース／ドレイン領域を自己整合的に形成する工程である。ここで、前記工程(a)は、前記複数の活性領域が、前記第１方向に直交し且つ前記主面に平行な第２方向に延在すると共に前記第１方向に並ぶ複数の列を成すように、且つ、各列内では所定ピッチで前記第２方向に並ぶように、且つ、隣の列内及び更に隣の列内の活性領域と前記第１方向において対向するように、前記パターニングマスクを開口する工程を含む。工程(f)は、前記工程(c)、(d)及び(e)よりも前に、前記パターニングマスクを有した状態で前記第２方向に直交する複数の方向からのみ前記半導体基板と同じ導電型を与える不純物をイオン注入する工程である。ここで、前記複数の方向は、前記第１及び第２方向に直交する第３方向に対して所定角度傾いた２つの方向を含む。前記工程(f)は、(f)-1)前記２つの方向からのイオン注入によって前記活性領域の前記側面内の不純物濃度を上げて、高不純物濃度領域を形成する工程を含む。前記工程(d)は、前記高不純物濃度領域に対向するように前記ゲート電極を形成する工程を含む。
【００１５】
また、この発明に係る他の半導体装置の製造方法は次の工程(g)〜(l)を含む。工程(g)は、半導体基板の基板主面上にパターニングマスクを形成する工程である。工程(h)は、前記パターニングマスク越しのエッチングによって前記半導体基板に溝を形成して複数の活性領域を形成する工程である。ここで、各活性領域は、前記基板主面から形成された主面と、前記溝内に露出した側面と、を含む。工程(i)は、前記溝内に溝型素子分離を形成する工程である。工程(j)は、前記主面を横切って、前記主面に平行な第１方向に延在するように、ゲート電極を形成する工程である。工程(k)は、前記主面に対してイオン注入して、前記ゲート電極に対向するチャネル領域の両側にソース／ドレイン領域を自己整合的に形成する工程である。ここで、前記工程(g)は、前記複数の活性領域が、前記第１方向に直交し且つ前記主面に平行な第２方向に延在すると共に前記第１方向に並ぶ複数の列を成すように、且つ、各列内では所定ピッチで前記第２方向に並ぶように、且つ、隣の列内及び更に隣の列内の活性領域と前記第１方向において対向するように、前記パターニングマスクを開口する工程を含む。工程(l)は、前記工程(i)、(j)及び(k)よりも前に、前記パターニングマスクを有した状態で複数の方向から前記半導体基板と同じ導電型を与える不純物をイオン注入する工程である。ここで、前記複数の方向は、前記第１方向に直交しており且つ前記第１及び第２方向に直交する第３方向に対して所定角度傾いた２つの方向と、前記第２方向に直交しており且つ前記第３方向に対して前記所定角度傾いた他の２つの方向と、を含む。前記工程(l)は、(l)-1)前記２つの方向及び前記他の２つの方向からのイオン注入によって前記活性領域の前記側面内の不純物濃度を上げて、高不純物濃度領域を形成する工程を含む。前記工程(j)は、前記高不純物濃度領域に対向するように前記ゲート電極を形成する工程を含む。前記半導体装置は、第１ブロックと、前記第１ブロックとは前記第１方向と前記第２方向とが互いに入れ替わった関係を有する第２ブロックと、を含む。前記複数の活性領域は、前記第１ブロック内の複数の第１活性領域と、前記第２ブロック内の複数の第２活性領域と、を含む。前記第３方向における前記パターニングマスクの寸法をｔと表記し、前記各列内での活性領域間の距離をｄｘと表記し、前記複数の活性領域のうちで隣り合う２列間で前記第１方向において互いに対向する部分間の距離をｄｙと表記し、前記互いに対向する部分の前記第１方向におけるピッチをｐｙと表記し、前記所定角度をθと表記するとき、ｔａｎ−１（ｄｙ／ｔ）＜θ＜ｔａｎ−１｛（ｄｙ＋ｐｙ）／ｔ｝、且つ、ｔａｎ−１（ｄｘ／ｔ）＜θを満す。
【００１６】
【発明の実施の形態】
実施の形態１．
図１に実施の形態１に係る半導体装置１としてのＤＲＡＭ（Dynamic Random Access Memory）を説明するための断面図を示す。なお、図１において左半分はメモリセル領域であり、右半分は周辺回路領域である。
【００１７】
半導体装置１において、半導体基板１１（ここではＰ型シリコン基板を例に挙げる）には溝１２が形成されており、該溝１２によって複数の活性領域１４が区画されている。溝１２内には溝型素子分離１３が複数の活性領域１４の側面１４Ｔに接して配置されており、素子分離１３によって活性領域１４は互いに分離されている。
【００１８】
なお、基板１１内には素子分離１３の底部に接してチャネルカット層７２が形成されている。また、チャネルカット層７２よりも深い位置にレトログレートウェル７１が形成されており、該レトログレートウェル７１は基板１１の主面（すなわち活性領域１４の主面）１１Ｓ及び溝１２の内表面から所定距離の深さに形成されており、主面１１Ｓ及び上記内表面が成す凹凸に沿った形状を有している。
【００１９】
そして、主面１１Ｓ上にはＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）２０のゲート酸化膜２１及びゲート電極２２（共に後述の図２参照）がこの順序で設けられており、主面１１Ｓ内にはＭＯＳＦＥＴ２０のソース／ドレイン領域２３１，２３２（図２参照）が設けられている。なお、図面の煩雑化を避けるため、図１ではソース／ドレイン領域２３１，２３２の図示を省略している。
【００２０】
ＭＯＳＦＥＴ２０を覆うように基板１１上には（多層構造の）層間膜１００が配置されており、この層間膜１００内に配線１０２、記憶保持用のキャパシタ１０３、プラグ１０１等が配置されている。
【００２１】
次に、半導体装置１においてメモリセル領域（図１の左半分参照）内の構造を図２〜図５を参照しつつ説明する。図２はメモリセル領域内の１つの活性領域１４についての構造を説明するための図であり、平面図並びに当該平面図中のＡ−Ａ線及びＢ−Ｂ線における断面図を相関させて図示している。Ａ−Ａ線での断面図は図１の拡大図にあたる。なお、図面の煩雑化を避けるため、平面図及びＢ−Ｂ線での断面図においてＡ−Ａ線での断面図中の要素の一部を省略している。図３は活性領域１４についての平面図である。図４及び図５はメモリセル領域内での活性領域１４の配置を説明するための平面図（レイアウト図）であり、説明のため図５ではＭＯＳＦＥＴ２０のゲート電極２２を透かして図示している。なお、図５には一部のプラグ１０１を図示している。
【００２２】
ここで、ゲート電極２２（主面１１Ｓに平行を成している）の延在方向に直交し且つ活性領域１４の主面１１Ｓに平行な方向にＸ方向（ないしは第２方向）を規定し、ゲート電極２２の延在方向にＹ方向（ないしは第１方向）を規定し、Ｘ方向及びＹ方向の双方に直交する方向すなわち主面１１Ｓの法線方向に平行にＺ方向（ないしは第３方向）を規定する。
【００２３】
まず図２及び図３を参照して各活性領域１４について説明する。活性領域１４はここではＸ方向及びＹ方向に延在する十字形をしている。なお、かかる形状において、Ｙ方向に延在する部分換言すればＸ方向における中央部を幅広部１４Ｗと呼び、幅広部１４Ｗの両側の部分すなわち幅広部１４ＷよりもＹ方向の寸法が小さい２つの部分をそれぞれ幅狭部１４Ｎと呼ぶことにする。
【００２４】
活性領域１４の主面１１Ｓは半導体基板１１の基板主面１１Ｓから形成される、すなわち基板主面１１Ｓの一部である。このため、活性領域１４間で主面１１Ｓの高さレベルないしはＺ方向における位置は同じである。活性領域１４は主面１１Ｓに続く側面１４Ｔを有しており、主面１１Ｓと側面１４Ｔとの交差により活性領域１４の縁部ないしはエッジ部が形成されている。
【００２５】
活性領域１４の側面１４Ｔ内には高不純物濃度領域３１と低不純物濃度領域３２とが設けられている。
【００２６】
高不純物濃度領域３１は、(i)主面１１Ｓに接して（達して）側面１４Ｔ内に設けられており、(ii)ＭＯＳＦＥＴ２０のチャネル領域ないしはチャネル形成領域（ゲート電極２２に対向する主面１１Ｓ内の領域）２４と同じ導電型（ここではＰ型）を有しており、(iii)Ｐ型用の不純物（例えばボロンやインジウム）の濃度がチャネル領域２４の中央部分よりも高い、複数の部分を総称する。具体的には、図３に示すように、高不純物濃度領域３１は各幅狭部１４Ｎ内の２つの部分３１１及び幅広部１４Ｗ内の２つの部分３１２を含んでいる。
【００２７】
いずれの部分３１１，３１２もＹ方向における端部に設けられており（換言すれば、側面１４ＴのうちでＹ方向と交差する部分ないしはＹ方向と交差する側面（図示した形状ではＸ方向に平行を成している）内に設けられており）、各幅狭部１４Ｎ内の２つの部分３１１はＹ方向において互いに対向しており、同様に幅広部１４Ｗ内の２つの部分３１２もＹ方向において互いに対向している。
【００２８】
幅狭部１４Ｎ内の各部分３１１は、幅広部１４Ｗのすぐ横から、側面１４ＴのうちでＸ方向と交差する部分（図示の形状ではＹ方向に平行を成している）にまで延在している（該部分に接している）。なお、部分３１１は幅広部１４Ｗに接している。
【００２９】
メモリセル領域では各活性領域１４に対して２つのＭＯＳＦＥＴ２０が設けられており、ＭＯＳＦＥＴ２０のゲート電極２２（ワード線を成す）は、活性領域１４の主面１１Ｓを横切ってＹ方向に延在しており、主面１１Ｓの平面視において幅広部１４Ｗのすぐ両側にそれぞれ設けられている。このとき、各幅狭部１４Ｎ内の２つの部分３１１は幅広部１４Ｗ近傍に、ゲート酸化膜２１を介してゲート電極２２と対向する部分（ゲート電極対向部分）３１Ｇをそれぞれ含んでおり、Ｙ方向において互いに対向する２つのゲート電極対向部分３１Ｇはチャネル領域２４を挟むようにチャネル領域２４の端部に設けられている。換言すれば、幅狭部１４Ｎ内の部分３１１とチャネル領域２４との共有部分がゲート電極対向部分３１Ｇにあたる。
【００３０】
幅広部１４Ｗ内の各部分３１２は、側面１４ＴのうちでＹ方向と交差する部分内全体に設けられている。
【００３１】
ここで、図２中の断面図では高不純物濃度領域３１が素子分離１３に接して溝１２の底面ないしは素子分離１３の底面にまでＹ方向に延在している場合を図示しているが、後述の製造条件によっては溝１２の底部付近にまで該領域３１が及ばない場合もある。しかし、高不純物濃度領域３１は活性領域１４の主面１１Ｓには達しており、活性領域１４（の主面１１Ｓ）のエッジ部内には少なくとも設けられている。なお、図２ではチャネルカット層７２（図１参照）の図示を省略している。
【００３２】
他方、低不純物濃度領域３２は、(i)側面１４Ｔのうちで高不純物濃度領域３１が形成されていない領域に設けられており（なお主面１１Ｓに接して（達して）側面１４Ｔ内に設けられている）、(ii)高不純物濃度領域３１中の上記不純物の濃度が領域３１よりも低い、複数の部分を総称する。具体的には、図３に示すように、低不純物濃度領域３２は各幅狭部１４Ｎ内の部分（ないしは第１部分）３２１を含んでおり、各部分３２１は活性領域１４のうちでＸ方向における端部に設けられており（換言すれば、側面１４ＴのうちでＸ方向と交差する部分ないしはＸ方向と交差する側面（図示の形状ではＹ方向に平行を成している）内に設けられており）、これら２つの部分３２１はＸ方向において互いに対向している。各幅狭部１４Ｎにおいて部分３２１は高不純物濃度領域３１の上記２つの部分３１１に挟まれている（側面１４Ｔにおいて２つの部分３１１間に設けられている）。
【００３３】
更に主面１１Ｓ内には基板１１とは反対の導電型（ここではＮ型）を有するソース／ドレイン領域２３１，２３２がＭＯＳＦＥＴ２０のチャネル領域２４を挟むように配置されている。ここではソース／ドレイン領域２３１は各幅狭部１４Ｎ内に設けられ、ソース／ドレイン領域２３２は幅広部１４Ｗ内に設けられている。
【００３４】
なお、幅広部１４Ｗ内のソース／ドレイン領域２３２は２つのＭＯＳＦＥＴ２０で共有している。また、図１及び図２に示すように、幅狭部１４Ｎ内のソース／ドレイン領域２３１はプラグ１０１を介してキャパシタ１０３のストレージノード１０４に接続されており、幅広部１４Ｗ内のソース／ドレイン領域２３２はプラグ１０１を介してビット線を成す配線１０２に接続されている。
【００３５】
図２及び図３に示すように、幅狭部１４Ｎ内のソース／ドレイン領域２３１はチャネル領域２４の横において全面的に設けられており、側面１４Ｔに接している（素子分離１３に接している）。このため、当該ソース／ドレイン領域２３１は高不純物濃度領域３１の２つの部分３１１及び低不純物濃度領域３２の部分３２１と互いの端部において重なっている。このとき、ソース／ドレイン領域２３１は、高不純物濃度領域３１の部分３１１と高濃度ＰＮ接合を形成している一方で、低不純物濃度領域３２の部分３２１とはそのような高濃度ＰＮ接合を形成していない。同様に、幅広部１４Ｗ内のソース／ドレイン領域２３２はチャネル領域２４の横において全面的に設けられており、側面１４Ｔに接している（素子分離１３に接している）。このため、当該ソース／ドレイン領域２３２は高不純物濃度領域３１の２つの部分３１２と互いの端部において重なっている。このとき、ソース／ドレイン領域２３２は、高不純物濃度領域３１の部分３１２と高濃度ＰＮ接合を形成している。
【００３６】
次に、更に図４及び図５を参照してメモリセル領域内での活性領域１４の配置を説明する。メモリセル領域内の複数の活性領域１４は規則的に配置されている。詳細には、複数の活性領域１４は複数の列１４Ｌ（Ｘ方向に延在し且つＹ方向に並んでいる）を成すように配置されている。なお、列１４ＬはＹ方向にピッチｐｙで並んでいる。各列１４Ｌ内の活性領域１４は距離ｄｘをあけて且つピッチｐｘでＸ方向に並んでいるが、連続する任意の２つの列１４Ｌ（換言すれば隣り合う任意の２つの列１４Ｌ）間で活性領域１４はＸ方向のピッチｐｘの半分だけＸ方向にずれている。このとき、各活性領域１４は、隣の列１４Ｌ内の活性領域１４及び更に隣の列１４Ｌ（すなわち１列置いた列１４Ｌ）内の活性領域１４とＹ方向において対向するような、Ｘ方向の寸法を有している。
【００３７】
具体的には、活性領域１４のＸ方向における中央部分１４２は、連続する任意の２つの列１４Ｌ間ではＹ方向において互いに対向しないが、１列置きの列１４Ｌ間（換言すれば、連続する任意の３つの列１４Ｌにおいて両側の列１４Ｌ間、或いは、偶数番目の列１４Ｌ間及び奇数番目の列１４Ｌ間）では互いに対向する。そして、活性領域１４のうちで上記部分１４２の両側の各部分１４１は、連続する任意の２つの列１４Ｌ間でＹ方向において互いに対向する。
【００３８】
ここで、図３〜図５を比べれば解るように、１列置きに対向する部分１４２は幅広部１４Ｗと、活性領域１４のうちでゲート電極２２が対向する部分（チャネル領域２４を有する部分）と、を含む。また、隣の列１４Ｌ間で対向する部分１４１は幅狭部１４Ｎのうちでゲート電極２２が対向する上記部分を除いた部分を含む。なお、後述の製造方法から明らかとなるが、半導体装置１ではゲート電極２２が対向する部分を隣の列１４Ｌ間で対向する部分１４１に含めることも可能である。
【００３９】
上述のように、各列１４Ｌ内の活性領域１４は距離ｄｘをあけて且つピッチｐｘでＸ方向に並んでおり、複数の列１４ＬはＹ方向にピッチｐｙで並んでいる。また、隣の列１４Ｌ間で対向する部分１４１は距離ｄｙをあけて且つ列１４Ｌ間のピッチと同じピッチｐｙでＹ方向に並んでいる。また、１列置きに対向する部分１４２間のＹ方向の距離に関して、ゲート電極２２に対向する上記部分間の距離は（ｄｙ＋ｐｙ）で表され、幅広部１４Ｗ間の距離ｗは距離（ｄｙ＋ｐｙ）よりも短い。ここで、上記寸法ｄｘ，ｄｙ，ｗ，ｐｘ，ｐｙは主面１１Ｓ近傍、すなわち溝１２の開口入り口近傍での寸法とする（後述の図９参照）。
【００４０】
なお、上述のようにメモリセル領域では、連続する任意の２つの列１４Ｌ間で活性領域１４がＸ方向のピッチｐｘの半分だけＸ方向にずれているので、活性領域１４はＸ方向に並んでいると共に、Ｘ方向に４５゜傾いた方向（Ｚ方向には直交する）に並んでいるとも捉えられる。あるいは、メモリセル領域内の活性領域１４は、マトリクス状に配置された活性領域１４と、これらの活性領域１４を上記４５゜傾いた方向にずらした活性領域１４と、から成るとも捉えられる。
【００４１】
既述のようにメモリセル領域内の各活性領域１４には２つのＭＯＳＦＥＴ２０が設けられている。このとき、メモリセル領域内のＹ方向に並ぶゲート電極２２は順次接続されており、１本の長いゲート電極２２を成している。逆に言えば、１本の長いゲート電極２２をＹ方向に並んだＭＯＳＦＥＴ２０が共有しており、当該１本の長いゲート電極２２のうちで活性領域１４に対向する部分（及びその付近）がそれぞれ、対応のＭＯＳＦＥＴ２０のゲート電極２２を成している。
【００４２】
次に、図６〜図１３の断面図及び平面図も参照しつつ、高不純物濃度領域３１の形成方法を主に、半導体装置１の製造方法を説明する。図６等の断面図は図２中のＡ−Ａ線での断面図にあたる。
【００４３】
まず、Ｐ型シリコンから成る基板１１の主面（ないしは基板主面）１１Ｓ上に、上述のように配置された活性領域１４に対応の平面パターンを有するパターニングマスク４０を形成する（図６参照）。詳細には、例えば基板主面１１Ｓを熱酸化して１０〜３０ｎｍ程度のシリコン酸化膜４１を形成し、当該酸化膜４１上に１００〜２００ｎｍ程度のシリコン窒化膜４２を堆積する。そして、フォトリソグラフィ技術及びエッチング技術を用いて窒化膜４２及び酸化膜４１のうちで素子分離１３に対応する部分を除去する（開口する）ことにより、窒化膜４２及び酸化膜４１を上述のように配置された活性領域１４に対応の平面パターンに加工する。これにより、パターニングされた両膜４１，４２から成るパターニングマスク４０を得る。
【００４４】
そして、パターニングマスク４０越しに基板１１をエッチングして、深さ２００〜３００ｎｍ程度の溝１２を形成する（図６参照）。これにより、基板１１に複数の活性領域１４を形成する（図６参照）。なお、基板主面１１Ｓから各活性領域１４の主面１１Ｓが形成されるため、活性領域１４の主面１１ＳはＺ方向において同じ高さレベルに在る。その後、例えば溝１２内に露出した表面（活性領域１４の側面１４Ｔを含む）を熱酸化することにより、溝１２内に５〜３０ｎｍのシリコン酸化膜４３を形成する（図７参照）。
【００４５】
次に、周辺回路領域をレジストマスク６１で覆った後、パターニングマスク４０を有した状態で、Ｐ型用不純物５１として例えばボロンを１０〜３０ｋｅＶ、４×１０12〜４×１０13 ／ｃｍ2の条件で注入する（図７〜図９参照）。特に、Ｘ方向に直交し且つＺ方向に対して所定角度θ傾いた方向（当該条件を満たす方向は２つある）からのみ不純物５１をイオン注入する。なお、かかる注入方向は主面１１Ｓの平面視においてはＹ方向に平行を成している、換言すればＹ方向の成分を有していると捉えられる。ここで、パターニングマスク４０の厚さ（Ｚ方向の寸法）をｔとするとき、上記角度θはθ＜ｔａｎ-1（ｄｙ／ｔ）を満たすように設定する。このとき、上記２つの方向から同時にイオン注入しても良いし、１方向ずつ順次にイオン注入しても良い。
【００４６】
かかる斜めイオン注入ないしは２方向からの注入によって基板１１に比して不純物濃度を増大させることにより、側面１４Ｔ内に主面１１Ｓに接するように高不純物濃度領域３１の上記部分３１１，３１２（図３参照）が形成される。
【００４７】
このとき、注入方向の上記選定によれば、側面１４ＴのうちでＹ方向と交差する部分に不純物５１をイオン注入することができると共に、側面１４ＴのうちでＸ方向と交差する部分へ不純物５１がイオン注入されるのを抑制することができる或いは無くすことができる。これにより、低不純物濃度領域３２（図３参照）を形成することができる。更に、注入角度θの上記選定によれば、隣り合う列１４Ｌ間で対向する部分１４１と１列置きに対向する部分１４２との両方に不純物５１をイオン注入することができる（図４参照）。
【００４８】
その後、レトログレードウェル７１（図１参照）用の不純物５２（図９参照）として例えばボロンをパターニングマスク４０を突き抜ける加速エネルギーないしは注入エネルギーで以てＺ方向からイオン注入する。また、チャネルカット層７２（図１参照）用の不純物５３（図９参照）として例えばボロンをパターニングマスク４０を突き抜けない加速エネルギーで以てＺ方向からイオン注入する。
【００４９】
このとき、不純物５１〜５３の注入順序は問わない。また、不純物５１〜５３のうちの複数を同時に実施することも可能である。なお、不純物５１〜５３の注入方向はいずれもＸ方向に直交し（図９参照）、不純物５１〜５３のイオン注入工程はＸ方向に直交する方向からのみ行われる。
【００５０】
なお、不純物５２，５３のイオン注入を、周辺回路領域内のＮ型ＭＯＳＦＥＴを形成する領域に対して同時に行うことも可能である。これによれば、チャネルカット層７２用の不純物５３がＮ型ＭＯＳＦＥＴ形成領域の活性領域１４に入らないようにすることができ、接合リークが低減される。なお、メモリセル領域と周辺回路領域とで不純物５２，５３のイオン注入を別々に行う場合には各領域毎に注入条件を最適化できる。
【００５１】
次に、後に素子分離３１になるシリコン酸化膜（ないしは絶縁膜）１３Ａを３００〜６００ｎｍ程度堆積して、当該酸化膜１３Ａで溝１２内を埋める（図１０参照）。なお、図１０等では図７の酸化膜４３を酸化膜１３Ａに含めて図示している。その後、例えば９００℃〜１１００℃程度の温度でアニールを実施する。
【００５２】
そして、ＣＭＰ（Chemical Mechanical Polishing）法、ドライエッチングもしくはウェットエッチングによって、又は、これらの併用によって、上記酸化膜１３Ａを平坦化してパターニングマスク４０上の部分を除去する（図１１参照）。そして、窒化膜４２及び酸化膜４１を順次に除去することにより、素子分離１３が完成する（図１２参照）。
【００５３】
その後、Ｚ方向からのイオン注入により、基板１１内の所定領域に不図示のウェルを形成する。なお、このときのイオン注入を上述の高不純物濃度領域３１用のイオン注入と同時に行うことも可能である。
【００５４】
そして、各活性領域１４に対してＭＯＳＦＥＴ２０を形成する。具体的には、活性領域１４の主面１１Ｓ上にシリコン酸化膜及び導電膜を順次に形成し両膜をパターニングすることによってゲート酸化膜２１及びゲート電極２２を形成する（図１３参照）。このとき、メモリセル領域内ではゲート電極２２が活性領域１４の高不純物濃度領域３１（のゲート電極対向部分３１Ｇ）及び素子分離３１に対向してＹ方向に延在するように上述のパターニングを行う。次に、周辺回路領域をレジストマスク６２で覆った後、Ｎ型用不純物５４として例えばリンを１０〜３０ｋｅＶ、１×１０13〜１×１０15／ｃｍ2 の条件でＺ方向からイオン注入する（図１３参照）。このとき、ゲート電極２２及びゲート酸化膜２１をマスクとして用い不純物５４を複数の活性領域１４の主面１１Ｓに対してイオン注入することにより、ソース／ドレイン領域２３１，２３２が自己整合的に形成される。このようなイオン注入によれば素子分離１３に接するようにソース／ドレイン領域２３１，２３２が形成されるので、高不純物濃度領域３１及び低不純物濃度領域３２に重なるようにソース／ドレイン領域２３１を形成することができ、又、高不純物濃度領域３１に重なるようにソース／ドレイン領域２３２を形成することができる。
【００５５】
更に、プラグ１０１、配線１０２、キャパシタ１０４、層間膜１００等を形成することにより、図１の半導体装置１が完成する。
【００５６】
半導体装置１によれば次のような効果が得られる。
【００５７】
まず、高不純物濃度領域３１のゲート電極対向部分３１Ｇによって逆狭チャネル効果が抑制され、例えば、図１４のグラフに示すようにＭＯＳＦＥＴ２０のしきい値がチャネル幅に依存する特性が改善する。このため、ＭＯＳＦＥＴ２０の縮小を推進しても特性を維持することができる、すなわちＭＯＳＦＥＴ２０の更なる微細化が可能になる。
【００５８】
更に、活性領域１４のＸ方向における端部に低不純物濃度領域３２の部分３２１が設けられているので（換言すれば、幅狭部１４Ｎ内に設けられたソース／ドレイン領域２３１は低不純物濃度領域３２と互いの端部で重なっているので）、活性領域のエッジ部全体すなわち周縁部全体に高不純物濃度領域が形成されており低不純物濃度領域３２を有さない従来の構造に比較して、ソース／ドレイン領域２３１と高不純物濃度領域３１とが形成する高濃度ＰＮ接合を小さくすることができる。従って、図１５のグラフに示すようにソース／ドレイン領域と基板１１との間での接合リーク電流を抑制することができ、消費電力を低減することができる。このとき、接合リーク電流の抑制により、キャパシタ１０３のストレージノード１０４（図１参照）からの漏れ電流が抑制され、ＤＲＡＭのリフレッシュ特性が向上する。
【００５９】
しかも、半導体装置１によれば逆狭チャネル効果と接合リーク電流とを同時に抑制することができる。
【００６０】
加えて、既述のように幅狭部１４Ｎ内のソース／ドレイン領域２３１は低不純物濃度領域３２と重なっているので、低不純物濃度領域３２の存在によって、低不純物濃度領域３２を有さない従来の構造と比較して、ソース／ドレイン領域２３１の実効不純物濃度を高くすることができる。このため、ソース／ドレイン領域２３１の抵抗が低減される。更に、ソース／ドレイン領域２３１とプラグ１０１との間の接触抵抗が低減される。その結果、これらの抵抗の低減により、ＭＯＳＦＥＴ２０の電流駆動能力が向上する。
【００６１】
また、上述の高不純物濃度領域３１用のイオン注入条件によれば、活性領域１４の側面１４ＴのうちでＸ方向と交差する部分内に低不純物濃度領域３２、具体的には部分３２１を形成することができる。このとき、注入角度θ及び注入方向を活性領域１４の配置の規則性を利用して設定するので、簡便な手法で上述の効果を奏する半導体装置１を製造することができる。
【００６２】
ところで、マスクを利用して高不純物濃度領域３１及び低不純物濃度領域３２を形成することが考えられる。しかしながら、微細なＤＲＡＭにおいて高不純物濃度領域３１に対応の部分だけ開口したマスクを形成することは、寸法制御の点でも活性領域１４に対する重ね合わせ制御の点でも非常に困難を伴うし、マスクの枚数増加によるコスト増大をもたらす。
【００６３】
これに対して、上述の製造方法によればマスクを用いずに高不純物濃度領域３１及び低不純物濃度領域３２を形成することができる。このとき、マスクの利用によるコスト増大を招くことがない。
【００６４】
なお、上述の注入条件によれば、隣り合う列１４Ｌ間で対向する部分１４１と１列置きに対向する部分１４２との両方に不純物５１をイオン注入することができるので、活性領域１４の寸法・形状が、ゲート電極２２が対向する部分（ゲート電極対向部分３１Ｇを有する部分）が隣の列１４Ｌ間で対向する部分１４１に含まれるような場合でも、高不純物濃度領域３１を形成することはできる。
【００６５】
また、上述の製造方法では素子分離１３用のシリコン酸化膜１３Ａを溝１２内に埋め込んだ後にアニールを実施するので、シリコン酸化膜の埋め込みによるストレスが緩和され、その結果、接合リーク電流を更に抑制することができる。
【００６６】
更に、高不純物濃度領域３１用の不純物５１としてインジウムを用いることにより、ボロンを用いるよりも急峻な不純物分布が得られる。すなわち、インジウムによればボロンよりも少ない注入量で以て同程度に逆狭チャネル効果を抑制できる。このため、注入量の減少により接合リーク電流を更に抑制することができる。また、チャネルカット層７２用の不純物５３にインジウムを用いることにより同様の効果が得られる。
【００６７】
上述のように高不純物濃度領域３１用のイオン注入と、レトログレードウェル７１用及び／又はチャネルカット層７２用のイオン注入と、を同時に実施することも可能であり、そのような場合には製造時間を短縮することができる。また、上述のチャネルカット層７２用のイオン注入条件によれば、パターニングマスク４０で以て不純物５３が活性領域１４内へ注入されないようにできる。これにより、接合リーク電流が更に抑制される。
【００６８】
実施の形態２．
さて、実施の形態１の製造方法において注入角度θ（図９参照）をｔａｎ-1（ｄｙ／ｔ）＜θ＜ｔａｎ-1｛（ｄｙ＋ｐｙ）／ｔ）を満たすように設定し且つ注入方向を上述の２方向に設定することにより、図１６〜図１８の平面図に示すような活性領域１４Ｂを含んだ半導体装置１Ｂが得られる。
【００６９】
半導体装置１Ｂのメモリセル領域において各活性領域１４Ｂは活性領域１４と同じ形状を有し、同様に配置されている。
【００７０】
活性領域１４Ｂの高不純物濃度領域３１Ｂは幅狭部１４Ｎ内の部分３１３と幅広部１４Ｗ内の部分３１２とを含んでいる。なお、高不純物濃度領域３１Ｂの部分３１２は高不純物濃度領域３１と同様に設けられている。
【００７１】
図１７と図３とを参照すれば解るように、幅狭部１４Ｎ内の部分３１３は、既述の高不純物濃度領域３１の部分３１１をＸ方向に短くした形状を有している。具体的には、当該部分３１３は幅広部１４Ｗのすぐ横からチャネル領域２４を少し越えた位置までＸ方向に延在しているが、側面１４ＴのうちでＸ方向と交差する部分には達していない（接していない）。なお、上記部分３１１と同様に、幅狭部１４Ｎ内には２つの部分３１３がＹ方向に互いに対向して設けられており、各部分３１３は幅広部１４Ｗ近傍にゲート電極対向部分３１Ｇを含んでいる。
【００７２】
他方、活性領域１４Ｂの低不純物濃度領域３２Ｂは各幅狭部１４Ｎ内に１つの部分（ないしは第１部分）３２２及び２つの部分（ないしは第２部分）３２３を含んでいる。具体的には、部分３２２は活性領域１４のうちでＸ方向における端部に設けられており（換言すれば、側面１４ＴのうちでＸ方向と交差する部分ないしはＸ方向と交差する側面内に設けられており）、Ｙ方向に延在して側面１４ＴのうちでＹ方向と交差する部分に達している（接している）。他方、２つの部分３２３は活性領域１４のうちでＹ方向における端部にそれぞれ設けられており（換言すれば、側面１４ＴのうちでＹ方向と交差し互いに対向する部分ないしはＹ方向と交差する側面内にそれぞれ設けられており）、該２つの部分３２３はＹ方向において互いに対向している。各部分３２３はＸ方向に延在して側面１４ＴのうちでＸ方向と交差する部分及び高不純物濃度領域３１の部分３１３に達している（接している）。なお、これらの部分３２２，３２３は端部を共有している。図１６に示すように、低不純物濃度領域３２Ｂの部分３２２，３２３は隣り合う列１４Ｌ間でＹ方向に互いに対向する部分１４１内に設けられている。
【００７３】
活性領域１４Ｂにおいてソース／ドレイン領域２３１，２３２は既述の図３の活性領域１４と同様に設けられている。このとき、高不純物濃度領域３１Ｂ及び低不純物濃度領域３２Ｂに対応して、ソース／ドレイン領域２３１は高不純物濃度領域３１Ｂの２つの部分３１３及び低不純物濃度領域３２Ｂの部分３２２，３２３と互いの端部において重なっている。なお、図３の活性領域１４と同様に、ソース／ドレイン領域２３１は、高不純物濃度領域３１Ｂの部分３１３と高濃度ＰＮ接合を形成している一方で、低不純物濃度領域３２Ｂの部分３２２，３２３とはそのような高濃度ＰＮ接合を形成していない。なお、高不純物濃度領域３１Ｂの部分３１３をソース／ドレイン領域２３１に接するように設けても良い。
【００７４】
なお、活性領域１４Ｂの幅広部１４Ｗにおいてソース／ドレイン領域２３２と高不純物濃度領域３１Ｂの部分３１２との関係は活性領域１４と同様である。更に、活性領域１４Ｂ及び半導体装置１Ｂのその他の構成は基本的に既述の活性領域１４及び半導体装置１と同様である。
【００７５】
低不純物濃度領域３２Ｂの存在により半導体装置１Ｂは半導体装置１と同様の効果を奏する（例えば図１４参照）。更に、注入角度θ及び注入方向の上記設定によれば、隣り合う列１４Ｌ間で対向する部分１４１内へ高不純物濃度領域３１Ｂ用の不純物５１を注入しないようにして当該部分１４１内に低不純物濃度領域３２Ｂの部分３２２，３２３を設けることができる。このとき、高不純物濃度領域３１Ｂの部分３１３は既述の同領域３１の部分３１１よりも小さいので、高濃度ＰＮ接合を半導体装置１よりも小さくすることができる。その結果、図１９のグラフに示すように接合リーク電流を更に抑制することができる（既述の図１５も参照）。
【００７６】
また、低不純物濃度領域３２Ｂ，３２の大きさの違いに起因して幅狭部１４Ｎ内のソース／ドレイン領域２３１の実効不純物濃度は半導体装置１Ｂの方が高い。従って、ソース／ドレイン領域２３１の抵抗及びソース／ドレイン領域２３１とプラグ１０１との間の接触抵抗の更なる低減によって、ＭＯＳＦＥＴ２０の電流駆動能力がいっそう向上する。このとき、当該ソース／ドレイン領域２３１に接続されるプラグ１０１の径を半導体装置１よりも大きくすることができ、当該プラグ１０１の抵抗を低減することができる。
【００７７】
実施の形態３．
更に、実施の形態１の製造方法において注入角度θ（図９参照）をｔａｎ-1（ｗ／ｔ）＜θ＜ｔａｎ-1｛（ｄｙ＋ｐｙ）／ｔ）を満たすように設定し且つ注入方向を上述の２方向に設定することにより、図２０〜図２２の平面図に示すような活性領域１４Ｃを含んだ半導体装置１Ｃが得られる。
【００７８】
半導体装置１Ｃのメモリセル領域において各活性領域１４Ｃは活性領域１４と同じ形状を有し、同様に配置されている。
【００７９】
図２１と図１７とを参照すれば解るように、活性領域１４Ｃの高不純物濃度領域３１Ｃは既述の高不純物濃度領域３１Ｂから幅広部１４Ｗ内の部分３１２を除いた構成を有している。
【００８０】
他方、活性領域１４Ｃの低不純物濃度領域３２Ｃは、既述の低不純物濃度領域３２Ｂの部分（ないしは第１部分）３２２及び２つの部分（ないしは第２部分）３２３に加えて、幅広部１４Ｗ内の２つの部分（ないしは第２部分）３２４を含んでいる。当該２つの部分３２４は、図１７の高不純物濃度領域３１Ｂの部分３１２に代わって設けられており、具体的には幅広部１４Ｗ内においてＹ方向における端部にそれぞれ設けられており（換言すれば、側面１４ＴのうちでＹ方向と交差し互いに対向する部分ないしはＹ方向と交差する側面内にそれぞれ設けられており）、該２つの部分３２４はＹ方向において互いに対向している。なお、各部分３２４は幅広部１４Ｗにおいて側面１４ＴのうちでＹ方向と交差する部分内に全面的に設けられている。
【００８１】
活性領域１４Ｃにおいてソース／ドレイン領域２３１，２３２は既述の図３の活性領域１４と同様に設けられている。このとき、高不純物濃度領域３１Ｃ及び低不純物濃度領域３２Ｃに対応して、幅広部１４Ｗ内のソース／ドレイン領域２３２は低不純物濃度領域３２Ｃの部分３２４と互いの端部において重なっている。このとき、ソース／ドレイン領域２３２は、低不純物濃度領域３２Ｃの部分３２４とは高濃度ＰＮ接合を形成していない。
【００８２】
なお、活性領域１４Ｃの幅狭部１４Ｎにおいてソース／ドレイン領域２３１と高不純物濃度領域３１Ｃと低不純物濃度領域３２Ｃとの関係は活性領域１４Ｂと同様である。更に、活性領域１４Ｃ及び半導体装置１Ｃのその他の構成は基本的に既述の活性領域１４及び半導体装置１と同様である。
【００８３】
低不純物濃度領域３２Ｃの存在により半導体装置１Ｃは半導体装置１，１Ｂと同様の効果を奏する（例えば図１４及び図１９参照）。更に、注入角度θ及び注入方向の上記設定によれば、幅広部１４Ｗ内へ高不純物濃度領域３１Ｃ用の不純物５１を注入しないようにして当該部分１４Ｗ内に低不純物濃度領域３２Ｃの部分３２４を設けることができる。これにより、幅広部１４Ｗ内に高濃度ＰＮ接合が形成されないので、幅広部１４Ｗ内においてソース／ドレイン領域２３２と基板１１との間の接合リーク電流を半導体装置１，１Ｂよりも小さくすることができる。かかる接合リーク電流の抑制により、ビット線を成す配線１０２（図１参照）からの漏れ電流が抑制され、消費電力を低減できる。
【００８４】
また、低不純物濃度領域３２Ｃ，３２Ｂ，３２の大きさの違いに起因して幅広部１４Ｗ内のソース／ドレイン領域２３２の実効不純物濃度は半導体装置１Ｃの方が高い。従って、幅広部１４Ｗ内におけるソース／ドレイン領域２３２の抵抗及びソース／ドレイン領域２３２とプラグ１０１との間の接触抵抗の低減によって、ＭＯＳＦＥＴ２０の電流駆動能力がいっそう向上する。このとき、当該ソース／ドレイン領域に接続されるプラグ１０１の径を半導体装置１，１Ｂよりも大きくすることができ、当該プラグ１０１の抵抗を低減することができる。
【００８５】
実施の形態４．
図２３に実施の形態４に係る半導体装置１Ｄを説明するための平面図を示す。半導体装置１Ｄはメモリセル領域内に２つのブロックＢＬ１，ＢＬ２を含んでおり、両ブロックＢＬ１，ＢＬ２はＸ方向とＹ方向とが互いに入れ替わった関係に在る。すなわち、ブロックＢＬ１でのＸ方向とブロックＢＬ２でのＹ方向とが互いに平行を成し、ブロックＢＬ１でのＹ方向とブロックＢＬ２でのＸ方向とが互いに平行を成す。
【００８６】
半導体装置１ＤのブロックＢＬ１，ＢＬ２はそれぞれ、既述の半導体装置１Ｂ（図１６〜図１８参照）のメモリセル領域と同様の構成を含んでいる。すなわち、各ブロックＢＬ１，ＢＬ２での方向規定に従って活性領域１４Ｂ等が配置されており、ブロックＢＬ２内の構造はブロックＢＬ１内の構造をＺ方向周りに９０゜回転させた関係に在る。なお、図面の煩雑化を避けるため図２３では、既述の図１６〜図１８と同様に一部の要素の図示を省略し、又、一部のゲート電極２２のみを図示している。
【００８７】
次に、図２４の平面図を参照して、半導体装置１Ｄの製造方法、特に半導体装置１Ｄの高不純物濃度領域３１Ｂの製造方法を説明する。なお、ここでは半導体装置１，１Ｂの製造方法との相違を中心に説明する。
【００８８】
まず、パターニングマスク４０（図６参照）の形成工程では、各ブロックＢＬ１，ＢＬ２での方向規定に従って各ブロックＢＬ１，ＢＬ２内の開口を形成する。そして、パターニングマスク４０越しのエッチングによって溝１２を形成して各ブロックＢＬ１，ＢＬ２内に活性領域１４を形成する。
【００８９】
そして、高不純物濃度領域３１Ｂを形成するための不純物５１のイオン注入は次のような条件で実施する。すなわち、注入方向は４つ方向（図２４参照）、具体的には、Ｘ方向に直交し且つＺ方向に対して所定角度θ（図９参照）傾いた２つの方向、及び、Ｙ方向に直交し且つＺ方向に対して上記所定角度θ傾いた２つの方向に設定する。特に、注入角度θは、ｔａｎ-1（ｄｙ／ｔ）＜θ＜ｔａｎ-1｛（ｄｙ＋ｐｙ）／ｔ｝、且つ、ｔａｎ-1（ｄｘ／ｔ）＜θ、を満たすように設定する（図９及び図１６参照）。このとき、上記４つの方向から同時にイオン注入しても良いし、例えば対向する２方向ずつ又は１方向ずつ順次にイオン注入しても良い。なお、その他の注入条件は高不純物濃度領域３１等と同じである。
【００９０】
このとき、半導体装置１の場合と同様に、高不純物濃度領域３１Ｂのためのイオン注入と同時に、レトログレードウェル７１（図１参照）のためのイオン注入及び／又はチャネルカット層７２（図１参照）のためのイオン注入を実施しても良い。
【００９１】
その他の工程は例えば半導体装置１の製造方法が適用可能である。
【００９２】
高不純物濃度領域３１Ｂ用の上記注入条件によれば、ブロックＢＬ１，ＢＬ２を有する半導体装置１Ｄであっても、マスクを用いずに、しかも両ブロックＢＬ１，ＢＬ２同時に高不純物濃度領域３１Ｂ及び低不純物濃度領域３２Ｂを形成することができる。
【００９３】
なお、上述のように各ブロックＢＬ１，ＢＬ２は半導体装置１Ｂのメモリセル領域と同様の構成を含んでいるので、半導体装置１Ｄによれば半導体装置１Ｂと同様の効果が得られる。
【００９４】
実施の形態５．
図２５に実施の形態５に係る半導体装置１Ｅを説明するための平面図を示す。図２３の半導体装置１Ｄと同様に、半導体装置１Ｅはメモリセル領域内に２つのブロックＢＬ１，ＢＬ２を含んでいる。半導体装置１ＥのブロックＢＬ１，ＢＬ２はそれぞれ、既述の半導体装置１（図１〜図５参照）のメモリセル領域と同様に構成されている。すなわち、各ブロックＢＬ１，ＢＬ２での方向規定に従って活性領域１４等が配置されている。なお、図面の煩雑化を避けるため図２５では活性領域１４のみを図示している。
【００９５】
次に、図２６及び図２７の平面図を参照して、半導体装置１Ｅの製造方法を、特に半導体装置１Ｅの高不純物濃度領域３１の製造方法を説明する。なお、ここでは半導体装置１，１Ｄの製造方法との相違を中心に説明する。
【００９６】
半導体装置１Ｄの場合と同様にして、パターニングマスク４０（図６参照）を形成し溝１２を形成して、各ブロックＢＬ１，ＢＬ２内に活性領域１４を形成する。
【００９７】
そして、高不純物濃度領域３１を形成するための不純物５１のイオン注入は次のように実施する。まず、図２６に示すように、ブロックＢＬ２内の活性領域１４を例えばレジストマスク等のマスク６３で覆い、当該マスク６３を有した状態でブロックＢＬ１に対して半導体装置１の場合と同様に不純物５１をイオン注入する。次に、図２７に示すように、ブロックＢＬ１内の活性領域１４を例えばレジストマスク等のマスク６４で覆い、当該マスク６４を有した状態でブロックＢＬ２に対して半導体装置１の場合と同様に不純物５１をイオン注入する。なお、ブロックＢＬ２に対するイオン注入を先に実施しても構わない。
【００９８】
このとき、半導体装置１の場合と同様に、高不純物濃度領域３１のためのイオン注入と同時に、レトログレードウェル７１（図１参照）のためのイオン注入及び／又はチャネルカット層７２（図１参照）のためのイオン注入を実施しても良い。
【００９９】
その他の工程は例えば半導体装置１の製造方法が適用可能である。
【０１００】
なお、マスク６３，６４を用いる上述の製造方法は、ブロックＢＬ１，ＢＬ２が活性領域１４Ｂ又は１４Ｃを有する場合にも適用できるし、また、ブロックＢＬ１，ＢＬ２で活性領域の種類が異なる場合にも適用できる。
【０１０１】
上述の製造方法ではマスク６３，６４を用いるが、かかるマスク６３，６４の開口は各ブロックＢＬ１，ＢＬ２全体が露出する大きさなので、既述の高不純物濃度領域３１に対応の部分だけ開口したマスクの場合とは違い、デザインルールが緩くてすむ。このため、大幅なコスト増加は生じない。
【０１０２】
更に、マスク６３，６４を用いることにより注入条件の最適化が容易になる。すなわち、マスクを用いない実施の形態４の製造方法では注入角度θを、ｔａｎ-1（ｄｙ／ｔ）＜θ＜ｔａｎ-1｛（ｄｙ＋ｐｙ）／ｔ｝という条件と、ｔａｎ-1（ｄｘ／ｔ）＜θという条件と、を同時に満たすように選定する必要がある。これに対して、マスク６３，６４を用いる実施の形態５の製造方法では注入角度θはθ＜ｔａｎ-1（ｄｙ／ｔ）という１つの条件を満たせば良い。
【０１０３】
なお、上述のように各ブロックＢＬ１，ＢＬ２は半導体装置１のメモリセル領域と同様の構成を含んでいるので、半導体装置１Ｅによれば半導体装置１と同様の効果が得られる。
【０１０４】
実施の形態１〜５の変形例．
例えば図３等には平面視上、活性領域１４の角部が角張った場合を図示しているが、図２８の平面図に示す活性領域１４Ｄのように上記角部は丸まっていても良い。なおこのとき、活性領域１４Ｄの側面１４Ｔは曲面（Ｘ方向及びＹ方向の双方と交差する）を含んでいる。活性領域１４Ｂ，１４Ｃについても角部を丸めても構わない。
【０１０５】
このような形状の活性領域１４Ｄの場合、例えば加速エネルギーの制御によって高不純物濃度領域３１用の不純物５１の注入深さを調整すれば、活性領域１４のうちでＸ方向における端部に（換言すれば、活性領域１４Ｄの側面１４ＴのうちでＸ方向と交差する部分ないしはＸ方向と交差する側面内に）低不純物濃度領域３２を形成することは可能である。
【０１０６】
また、活性領域１４，１４Ｂは幅広部１４Ｗを有していなくても、すなわちＹ方向の寸法（幅）が均一であっても、高不純物濃度領域３１，３１Ｂを形成できる。
【０１０７】
また、活性領域１４，１４Ｂ〜１４Ｄに１個又は３個以上のＭＯＳＦＥＴ２０を設ける場合にも、高不純物濃度領域３１，３１Ｂ，３１Ｃ、低不純物濃度領域３２，３２Ｂ，３２Ｃ、及び、ソース／ドレイン領域２３１，２３２は、応用可能である。
【０１０８】
また、活性領域１４，１４Ｂ〜１４Ｄにおいて幅広部１４Ｗ内のソース／ドレイン領域２３２にキャパシタ１０３を接続し、幅狭部１４Ｎ内のソース／ドレイン領域２３１にビット線を成す配線１０２を接続すれば、いわゆるデュアルポートＤＲＡＭのメモリセルを構成することができる。
【０１０９】
また、ＭＯＳＦＥＴ２０は一般的なＭＩＳＦＥＴ（Metal-Insulator-Semiconductor Field Effect Transistor）ないしはＭＩＳ型トランジスタであっても構わない。
【０１１０】
【発明の効果】
この発明によれば、逆狭チャネル効果と、ソース／ドレイン領域と基板との間での接合リーク電流と、を同時に抑制することができ、その結果、歩留まりが向上する。このとき、接合リーク電流の抑制により、消費電力を低減できるし、例えばＤＲＡＭにおいてリフレッシュ特性を向上させることができる。更に、低不純物濃度領域が無い場合と比較して、トランジスタの電流駆動能力が向上する。
【図面の簡単な説明】
【図１】実施の形態１に係る半導体装置を説明するための断面図である。
【図２】実施の形態１に係る半導体装置を説明するための図である。
【図３】実施の形態１に係る活性領域を説明するための平面図である。
【図４】実施の形態１に係る半導体装置を説明するための平面図である。
【図５】実施の形態１に係る半導体装置を説明するための平面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための平面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を説明するための断面図である。
【図１４】実施の形態１に係る半導体装置を説明するためのグラフである。
【図１５】実施の形態１に係る半導体装置を説明するためのグラフである。
【図１６】実施の形態２に係る半導体装置を説明するための平面図である。
【図１７】実施の形態２に係る活性領域を説明するための平面図である。
【図１８】実施の形態２に係る半導体装置を説明するための平面図である。
【図１９】実施の形態２に係る半導体装置を説明するためのグラフである。
【図２０】実施の形態３に係る半導体装置を説明するための平面図である。
【図２１】実施の形態３に係る活性領域を説明するための平面図である。
【図２２】実施の形態３に係る半導体装置を説明するための平面図である。
【図２３】実施の形態４に係る半導体装置を説明するための平面図である。
【図２４】実施の形態４に係る半導体装置の製造方法を説明するための平面図である。
【図２５】実施の形態５に係る半導体装置を説明するための平面図である。
【図２６】実施の形態５に係る半導体装置の製造方法を説明するための平面図である。
【図２７】実施の形態５に係る半導体装置の製造方法を説明するための平面図である。
【図２８】実施の形態１〜５の変形例に係る活性領域を説明するための平面図である。
【符号の説明】
１，１Ｂ〜１Ｅ 半導体装置、１１ 半導体基板、１１Ｓ 主面、１２ 溝、１３ 溝型素子分離、１３Ａ シリコン酸化膜（絶縁膜）、１４，１４Ｂ〜１４Ｄ 活性領域、１４１ 隣の列間で対向する部分、１４２ １列置きに対向する部分、１４Ｌ 列、１４Ｔ 側面、１４Ｎ 幅狭部、１４Ｗ 幅広部、２０ ＭＯＳＦＥＴ（ＭＩＳ型トランジスタ）、２２ ゲート電極、２３１，２３２ ソース／ドレイン領域、２４ チャネル領域、３１，３１Ｂ，３１Ｃ 高不純物濃度領域、３１１〜３１３ 部分、３１Ｇ ゲート電極対向部分、３２，３２Ｂ，３２Ｃ 低不純物濃度領域、３２１，３２２ （第１）部分、３２３，３２４ （第２）部分、４０ パターニングマスク、５１〜５４ 不純物（イオン注入）、６３，６４ マスク、７１ レトログレードウェル、７２ チャネルカット層、ＢＬ１，ＢＬ２ ブロック、ｄｘ，ｄｙ，ｗ 距離、ｐｘ，ｐｙ ピッチ、ｔ厚さ、θ 注入角度、１０３ キャパシタ。

Claims (13)

  1. 主面及び側面を含む活性領域と、
    前記側面に接して配置された溝型素子分離と、
    前記主面を横切って、前記主面に平行な第１方向に延在するゲート電極と、
    前記ゲート電極に対向して、前記主面内に設けられたチャネル領域と、
    前記チャネル領域を挟んで前記主面内に設けられたソース／ドレイン領域と、前記第１方向と交差する前記側面内に設けられ、前記ゲート電極に対向し且つ前記チャネル領域を挟んで前記第１方向において互いに対向する２つのゲート電極対向部分を含み、前記チャネル領域と同じ導電型の不純物を前記チャネル領域の中央部分よりも高濃度に有する、高不純物濃度領域と、
    前記側面の、前記高不純物濃度領域が形成されていない領域に設けられており、前記不純物の濃度が前記高不純物濃度領域よりも低い、低不純物濃度領域と、を備える、
    半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記低不純物濃度領域は、前記第１方向と直交し且つ前記主面に平行な第２方向における、前記活性領域の端部に設けられた第１部分を含む、
    半導体装置。
  3. 請求項１又は請求項２に記載の半導体装置であって、
    前記低不純物濃度領域は、前記第１方向における前記活性領域の端部にそれぞれ設けられた複数の第２部分を含む、
    半導体装置。
  4. 請求項１乃至請求項３のいずれかに記載の半導体装置であって、
    前記ソース／ドレイン領域に接続されたキャパシタを更に備える、
    半導体装置。
  5. (a)半導体基板の基板主面上にパターニングマスクを形成する工程と、
    (b)前記パターニングマスク越しのエッチングによって前記半導体基板に溝を形成して複数の活性領域を形成する工程と、を備え、
    各活性領域は、前記基板主面から形成された主面と、前記溝内に露出した側面と、を含み、
    (c)前記溝内に溝型素子分離を形成する工程と、
    (d)前記主面を横切って、前記主面に平行な第１方向に延在するように、ゲート電極を形成する工程と、
    (e)前記主面に対してイオン注入して、前記ゲート電極に対向するチャネル領域の両側にソース／ドレイン領域を自己整合的に形成する工程と、を更に備え、
    前記工程(a)は、
    前記複数の活性領域が、前記第１方向に直交し且つ前記主面に平行な第２方向に延在すると共に前記第１方向に並ぶ複数の列を成すように、且つ、各列内では所定ピッチで前記第２方向に並ぶように、且つ、隣の列内及び更に隣の列内の活性領域と前記第１方向において対向するように、前記パターニングマスクを開口する工程を含み、
    (f)前記工程(c)、(d)及び(e)よりも前に、前記パターニングマスクを有した状態で前記第２方向に直交する複数の方向からのみ前記半導体基板と同じ導電型を与える不純物をイオン注入する工程を、更に備え、
    前記複数の方向は、前記第１及び第２方向に直交する第３方向に対して所定角度傾いた２つの方向を含み、
    前記工程(f)は、
    (f)-1)前記２つの方向からのイオン注入によって前記活性領域の前記側面内の不純物濃度を上げて、高不純物濃度領域を形成する工程を含み、
    前記工程(d)は、前記高不純物濃度領域に対向するように前記ゲート電極を形成する工程を含む、
    半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法であって、
    前記第３方向における前記パターニングマスクの寸法をｔと表記し、
    前記複数の活性領域のうちで隣り合う２列間で前記第１方向において互いに対向する部分間の距離をｄｙと表記し、
    前記互いに対向する部分の前記第１方向におけるピッチをｐｙと表記し、
    前記所定角度をθと表記するとき、
    ｔａｎ-1（ｄｙ／ｔ）＜θ＜ｔａｎ-1｛（ｄｙ＋ｐｙ）／ｔ｝
    を満す、
    半導体装置の製造方法。
  7. 請求項５に記載の半導体装置の製造方法であって、
    前記複数の活性領域のうちで隣り合う２列間で前記第１方向において互いに対向する部分間の距離をｄｙと表記し、
    前記互いに対向する部分の前記第１方向におけるピッチをｐｙと表記するとき、
    前記活性領域は、
    前記第１方向において１列置きに距離（ｄｙ＋ｐｙ）で対向する部分と、
    前記第１方向において１列置きに前記距離（ｄｙ＋ｐｙ）よりも短い距離ｗで対向する部分と、を更に含み、
    前記第３方向における前記パターニングマスクの寸法をｔと表記し、
    前記所定角度をθと表記するとき、
    ｔａｎ-1（ｗ／ｔ）＜θ＜ｔａｎ-1｛（ｄｙ＋ｐｙ）／ｔ｝
    を満す、
    半導体装置の製造方法。
  8. 請求項５乃至請求項７のいずれかに記載の半導体装置の製造方法であって、
    前記半導体装置は、
    第１ブロックと、
    前記第１ブロックとは前記第１方向と前記第２方向とが互いに入れ替わった関係を有する第２ブロックと、を備え、
    前記複数の活性領域は、
    前記第１ブロック内の複数の第１活性領域と、
    前記第２ブロック内の複数の第２活性領域と、を含み、
    前記工程(f)-1)は、
    前記第２ブロックをマスクして前記第１ブロックに対して前記２つの方向からの前記イオン注入を実施する工程と、
    前記第１ブロックをマスクして前記第２ブロックに対して前記２つの方向からのイオン注入を実施する工程と、を含む、
    半導体装置の製造方法。
  9. 請求項５乃至請求項８のいずれかに記載の半導体装置の製造方法であって、
    前記複数の方向は、前記第３方向を更に含み、
    前記工程(f)は、
    (f)-2)前記第３方向からのイオン注入によってチャネルカット層又は／及びレトログレードウェルを形成する工程を更に含む、
    半導体装置の製造方法。
  10. 請求項５乃至請求項９のいずれかに記載の半導体装置の製造方法であって、
    前記工程(f)での前記不純物はインジウムを含む、
    半導体装置の製造方法。
  11. 半導体装置の製造方法であって、
    (g)半導体基板の基板主面上にパターニングマスクを形成する工程と、
    (h)前記パターニングマスク越しのエッチングによって前記半導体基板に溝を形成して複数の活性領域を形成する工程と、を備え、
    各活性領域は、前記基板主面から形成された主面と、前記溝内に露出した側面と、を含み、
    (i)前記溝内に溝型素子分離を形成する工程と、
    (j)前記主面を横切って、前記主面に平行な第１方向に延在するように、ゲート電極を形成する工程と、
    (k)前記主面に対してイオン注入して、前記ゲート電極に対向するチャネル領域の両側にソース／ドレイン領域を自己整合的に形成する工程と、を更に備え、前記工程(g)は、
    前記複数の活性領域が、前記第１方向に直交し且つ前記主面に平行な第２方向に延在すると共に前記第１方向に並ぶ複数の列を成すように、且つ、各列内では所定ピッチで前記第２方向に並ぶように、且つ、隣の列内及び更に隣の列内の活性領域と前記第１方向において対向するように、前記パターニングマスクを開口する工程を含み、
    (l)前記工程(i)、(j)及び(k)よりも前に、前記パターニングマスクを有した状態で複数の方向から前記半導体基板と同じ導電型を与える不純物をイオン注入する工程を、更に備え、
    前記複数の方向は、前記第１方向に直交しており且つ前記第１及び第２方向に直交する第３方向に対して所定角度傾いた２つの方向と、前記第２方向に直交しており且つ前記第３方向に対して前記所定角度傾いた他の２つの方向と、を含み、
    前記工程(l)は、
    (l)-1)前記２つの方向及び前記他の２つの方向からのイオン注入によって前記活性領域の前記側面内の不純物濃度を上げて、高不純物濃度領域を形成する工程を含み、
    前記工程(j)は、前記高不純物濃度領域に対向するように前記ゲート電極を形成する工程を含み、
    前記半導体装置は、
    第１ブロックと、
    前記第１ブロックとは前記第１方向と前記第２方向とが互いに入れ替わった関係を有する第２ブロックと、を備え、
    前記複数の活性領域は、
    前記第１ブロック内の複数の第１活性領域と、
    前記第２ブロック内の複数の第２活性領域と、を含み、
    前記第３方向における前記パターニングマスクの寸法をｔと表記し、
    前記各列内での活性領域間の距離をｄｘと表記し、
    前記複数の活性領域のうちで隣り合う２列間で前記第１方向において互いに対向する部分間の距離をｄｙと表記し、
    前記互いに対向する部分の前記第１方向におけるピッチをｐｙと表記し、
    前記所定角度をθと表記するとき、
    ｔａｎ-1（ｄｙ／ｔ）＜θ＜ｔａｎ-1｛（ｄｙ＋ｐｙ）／ｔ｝、且つ、
    ｔａｎ-1（ｄｘ／ｔ）＜θ
    を満す、
    半導体装置の製造方法。
  12. 請求項１１に記載の半導体装置の製造方法であって、
    前記複数の方向は、前記第３方向を更に含み、
    前記工程(l)は、
    (l)-2)前記第３方向からのイオン注入によってチャネルカット層又は／及びレトログレードウェルを形成する工程を更に含む、
    半導体装置の製造方法。
  13. 請求項１１又は請求項１２に記載の半導体装置の製造方法であって、
    前記工程(l)での前記不純物はインジウムを含む、
    半導体装置の製造方法。
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EP1964164B1 (en) * 2005-12-13 2012-02-15 Nxp B.V. Field effect transistor structure with an insulating layer at the junction
KR100657130B1 (ko) * 2005-12-27 2006-12-13 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
TWI429028B (zh) * 2006-03-31 2014-03-01 Semiconductor Energy Lab 非揮發性半導體記憶體裝置及其製造方法
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