JPH0817225B2 - 電界効果トランジスタを有する半導体装置およびその製造方法 - Google Patents

電界効果トランジスタを有する半導体装置およびその製造方法

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JPH0817225B2
JPH0817225B2 JP2113634A JP11363490A JPH0817225B2 JP H0817225 B2 JPH0817225 B2 JP H0817225B2 JP 2113634 A JP2113634 A JP 2113634A JP 11363490 A JP11363490 A JP 11363490A JP H0817225 B2 JPH0817225 B2 JP H0817225B2
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    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、電界効果トランジスタに関し、特に、DR
AMに適用される電界効果トランジスタおよびその製造方
法に関する。
［従来の技術］ 従来、情報の記憶および書込を行なう装置として、MO
Sトランジスタを用いたDRAMが知られている。第３図
は、従来のDRAMのメモリセル部の断面構造図である。第
３図を参照して、Ｐ型シリコン基板１表面には素子分離
用の厚いフィールド酸化膜２が形成されている。さら
に、フィールド酸化膜２によって囲まれたＰ型シリコン
基板１表面上にはトランスファゲートトランジスタ３お
よびキャパシタ10が形成されている。
トランスファゲートトランジスタ３は、Ｐ型シリコン
基板１表面上にゲート酸化膜５を介して形成されたゲー
ト電極（ワード線）4cを備えている。ゲート電極4cの周
囲は、絶縁酸化膜44で覆われている。絶縁酸化膜44のゲ
ート電極4cの側壁部はサイドウォール構造を有するサイ
ドウォール44aが形成されている。またＰ型シリコン基
板１中にはゲート電極4cに自己整合する位置関係で低濃
度のn-不純物領域43a,43bが形成されている。さらに、
サイドウォール44aに自己整合する位置関係で高濃度のn
+不純物領域53a,53bが形成されている。このn-不純物領
域43a,43bとn+不純物領域53a,53bとによっていわゆるLD
D（Lightly Doped Drain）が形成されている。そして、
このLDD構造の不純物領域がソース・ドレイン領域6a,6b
となる。なお、n-不純物領域43a,43bとn+不純物領域53
a,53bは、イオン注入法によって形成される。
キャパシタ10は、不純物をドーピングした下部電極11
と、シリコン窒化膜またはシリコン酸化膜あるいはシリ
コン窒化膜とシリコン酸化膜の多層膜などからなる誘電
体膜12と、不純物をドーピングしたポリシリコンからな
る上部電極13との積層構造を有している。キャパシタ10
は、下部電極11がトランスファゲートトランジスタ３の
ゲート電極4cの上部に形成されている。さらに、下部電
極11の一部はトランスファゲートトランジスタ３の一方
のソース・ドレイン領域6aに接続されている。このよう
に、キャパシタ10の一部がトランスファゲートトランジ
スタ３の上部に形成された構造を有するものをスタック
トキャパシタと称し、さらにこのようなキャパシタを含
むDRAMをスタックトタイプのDRAMと称する。また、ソー
ス・ドレイン領域6bには、ビット線15が接続されてい
る。さらに、フィールド酸化膜２上には、ゲート電極4d
が形成されている。
このメモリセルへの書込動作としては、ビット線15に
印加されたデータ信号に相当する電圧を、ゲート電極4c
に電圧を印加することによりトランスファゲートトラン
ジスタ３をONさせてキャパシタ10に、ビット線15に与え
られたデータに相当する電荷が蓄えられるのである。逆
にキャパシタ10に蓄積されたデータに相当する電荷を読
出す場合には、ゲート電極4cに所定の電圧を印加してト
ランスファゲートトランジスタ３をONさせてキャパシタ
10に蓄積された電荷に相当する電圧をビット線15から読
出すのである。
［発明が解決しようとする課題］ 前述のように、従来のDRAMのメモリセル部は、ビット
線15が接続されるソース・ドレイン領域6bとキャパシタ
10が接続されるソース・ドレイン領域6aの双方をイオン
注入法により形成していた。
しかし、このイオン注入法では、Ｐ型シリコン基板１
の表面にイオン打込みを行なう際に、基板表面に結晶欠
陥が生じるという不都合がある。また結晶欠陥はサイド
ウォール44aの形成時のエッチングや下部電極11への不
純物ドープによっても生じる。基板表面に結晶欠陥が生
じると、キャパシタ10に蓄積される電荷がその結晶欠陥
によりＰ型シリコン基板１側にリークするため、DRAMの
リフレッシュ特性が劣化するという問題点があった。一
方ビット線15が接続されるソース・ドレイン領域6bで
は、その表面に結晶欠陥が生じたとしても、ビット線15
を介して外部から電源供給があるため、結晶欠陥による
影響は少ない。
そこで、従来、キャパシタ10の下部電極11が接続され
るソース・ドレイン領域6aをイオン注入法ではなく熱拡
散法により形成するものが提案されている。これらは、
たとえば、特開昭64−80065号公報に開示されている。
第４図は、第３図に示したキャパシタが接続されるソー
ス・ドレイン領域を熱拡散法により形成した場合の拡散
状態を説明するための断面構造図である。第４図を参照
して、n-不純物領域43aはイオン注入によるダメージが
少ないため従来と同様にイオン注入法により形成する。
その後、不純物がドープされた下部電極11を熱処理する
ことにより下部電極11に含まれる不純物をＰ型シリコン
基板１中に拡散するというものである。しかし、この熱
拡散を用いてソース・ドレイン領域6aを形成するという
方法では、結晶欠陥をソース・ドレイン領域6a内に閉じ
込めるためにソース・ドレイン領域を深くする必要があ
る。ところが、この熱拡散法による方法では、ソース・
ドレイン領域6aの深さを深くするに従って横方向の拡散
も進み、ゲート電極4cの下まで拡散してしまうという不
都合が生じる。このような場合には、トランスファゲー
トトランジスタ３の実効チャネル長が短くなり、いわゆ
るショートチャネル効果が大きくなるという問題点が生
じる。この対策として、ゲート電極4cの両側のサイドウ
ォール44aを均一に厚くする方法も考えられるが、LDD構
造を構成するn-不純物領域43bは、pn接合の接合領域を
緩やかにすることにより電界強度を緩和してホットキャ
リアの生成を抑制するものであるため、その拡散幅およ
び不純物濃度を厳密に制御することが要求される。した
がって、そのn-不純物領域43bの拡散幅を自己整合的に
制御する要素となるサイドウォール44aの幅も厳密に制
御する必要がある。その結果、サイドウォール44aの幅
を単純に広くするということはできないのである。つま
り、従来では、基板表面の結晶欠陥を低減するために熱
拡散法を採用するとショートチャネル効果が大きくなっ
てしまうという問題点があり、ショートチャネル効果を
有効に防止しながら基板表面の結晶欠陥を低減すること
は困難であった。
この発明は、上記のような課題を解決するためになさ
れたもので、基板表面の結晶欠陥を有効に低減するとと
もにショートチャンネル効果をも有効に防止することが
可能な電界効果トランジスタおよびその製造方法を提供
することを目的とする。
［課題を解決するための手段］ 請求項１における電界効果トランジスタを有する半導
体装置は、半導体基板の表面に形成されその一端がチャ
ネル領域の一端と接する第１の不純物領域と、半導体基
板の表面に形成されその一端がチャネル領域の他端に接
しその最大深さが第１の不純物領域の最大深さより深く
形成された第２の不純物領域と、半導体基板のチャネル
領域上にゲート絶縁膜を介して形成されたゲート電極
と、、ゲート電極の第１の不純物領域側の側壁に形成さ
れた第１の側壁絶縁膜と、第１の側壁絶縁膜の側面に接
するとともに第１の不純物領域に電気的に接続され所定
電位が印加される第１の導電層と、ゲート電極の第２の
不純物領域側の側壁に形成され第１の側壁絶縁膜の半導
体基板の主表面に沿った方向の幅より広い半導体基板の
主表面に沿った方向の幅を有する第２の側壁絶縁膜と、
その第２の側壁絶縁膜の側面に接するとともに第２の不
純物領域に電気的に接続される第２の導電層とを備えて
いる。
請求項２における電界効果トランジスタを有する半導
体装置は、半導体基板の主表面に形成されその一端がチ
ャネル領域の一端と接する第１の不純物領域と、半導体
基板の表面に形成されその一端がチャネル領域の他端に
接しその最大深さが第１の不純物領域の最大深さより深
く形成された第２の不純物領域と、半導体基板のチャネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
と、ゲート電極の第１の不純物領域側の側壁に形成され
た第１の側壁絶縁膜と、第１の側壁絶縁膜の側面に接す
るとともに第１の不純物領域に電気的に接続され所定電
位が印加される第１の導電層と、ゲート電極の第２の不
純物領域側の側壁に形成され第１の側壁絶縁膜の半導体
基板の主表面に沿った方向の幅より広い半導体基板の主
表面に沿った方向の幅を有する第２の側壁絶縁膜と、第
２の側壁絶縁膜の側面に接するとともに第２の不純物領
域に電気的に接続されるキャパシタ下部電極とを備えて
いる。
請求項３における電界効果トランジスタを有する半導
体装置は、上記した請求項２に従属する半導体装置であ
って、上記した第１の導電層がビット線であり、上記し
たゲート電極がワード線である。
請求項４における電界効果トランジスタを有する半導
体装置は、メモリセルアレイ領域と周辺回路領域とを有
しメモリセルアレイ領域と周辺回路領域とのそれぞれが
電界効果トランジスタを有する半導体装置である。そし
て、メモリセルアレイ領域は、半導体基板の表面に形成
されその一端が第１のチャネル領域の一端と接する第１
の不純物領域と、半導体基板の表面に形成されその一端
が第１のチャネル領域の他端に接しその最大深さが第１
の不純物領域の最大深さより深く形成された第２の不純
物領域と、半導体基板の第１のチャネル領域上に第１の
ゲート絶縁膜を介して形成された第１のゲート電極と、
第１のゲート電極の第１の不純物領域側の側壁に形成さ
れた第１の側壁絶縁膜と、その第１の側壁絶縁膜の側面
に接するとともに第１の不純物領域に電気的に接続され
所定電位が印加される第１の導電層と、第１のゲート電
極の第２の不純物領域側の側壁に形成され第１の側壁絶
縁膜の半導体基板の主表面に沿った方向の幅より広い半
導体基板の主表面に沿った方向の幅を有する第２の側壁
絶縁膜と、その第２の側壁絶縁膜の側面に接するととも
に第２の不純物領域に電気的に接続される第２の導電層
とを含んでいる。また、周辺回路領域は、半導体基板の
表面に形成されその一端が第２のチャネル領域の一端と
接する第３の不純物領域と、半導体基板の表面に形成さ
れその一端が第２のチャネル領域の他端に接しその最大
深さが第３の不純物領域の最大深さより深く形成された
第４の不純物領域と、半導体基板の第２のチャネル領域
上に第２のゲート絶縁膜を介して形成された第２のゲー
ト電極と、第２のゲート電極の第３の不純物領域側の側
壁に形成された第３の側壁絶縁膜と、第３の側壁絶縁膜
の側面に接するとともに第３の不純物領域に電気的に接
続され所定電位が印加される第３の導電層と、ゲート電
極の第４の不純物領域側の側壁に形成され第３の側壁絶
縁膜の半導体基板の主表面に沿った方向の幅より広い半
導体基板の主表面に沿った方向の幅を有する第４の側壁
絶縁膜と、第４の側壁絶縁膜の側面に接するとともに第
３の不純物領域に電気的に接続される第４の導電層とを
含んでいる。
請求項５における電界効果トランジスタを有する半導
体装置は、メモリセルアレイ領域と周辺回路領域とを有
しメモリセルアレイ領域と周辺回路領域とのそれぞれが
電界効果トランジスタを有する半導体装置である。そし
て、メモリセルアレイ領域は、半導体基板の表面に形成
されその一端が第１のチャネル領域の一端と接する第１
の不純物領域と、半導体基板の表面に形成されその一端
が第１のチャネル領域の他端に接しその最大深さが第１
の不純物領域の最大深さより深く形成された第２の不純
物領域と、半導体基板の第１のチャネル領域上に第１の
ゲート絶縁膜を介して形成された第１のゲート電極と、
第１のゲート電極の第１の不純物領域側の側壁に形成さ
れた第１の側壁絶縁膜と、第１の側壁絶縁膜の側面に接
するとともに第１の不純物領域に電気的に接続され所定
電位が印加される第１の導電層と、第１のゲート電極の
第２の不純物領域側の側壁に形成され第１の側壁絶縁膜
の半導体基板の主表面に沿った方向の幅より広い半導体
基板の主表面に沿った方向の幅を有する第２の側壁絶縁
膜と、第２の側壁絶縁膜の側面に接するとともに第２の
不純物領域に電気的に接続されるキャパシタ下部電極と
を含んでいる。また、周辺回路領域は、半導体基板の表
面に形成されその一端が第２のチャネル領域の一端と接
する第３の不純物領域と、半導体基板の表面に形成され
その一端が第２のチャネル領域の他端に接しその最大深
さが第３の不純物領域の最大深さより深く形成された第
４の不純物領域と、半導体基板の第２のチャネル領域上
に第２のゲート絶縁膜を介して形成された第２のゲート
電極と、第２のゲート電極の第３の不純物領域側の側壁
に形成された第３の側壁絶縁膜と、、第３の側壁絶縁膜
の側面に接するとともに第３の不純物領域に電気的に接
続され所定電位が印加される第３の導電層と、ゲート電
極の第４の不純物領域側の側壁に形成され第３の側壁絶
縁膜の半導体基板の主表面に沿った方向の幅より広い半
導体基板の主表面に沿った方向の幅を有する第４の側壁
絶縁膜と、第４の側壁絶縁膜の側面に接するとともに第
４の不純物領域に電気的に接続される第４の導電層とを
含んでいる。
請求項６における半導体装置は、上記した請求項５に
記載の半導体装置であって、第１の導電層がビット線で
あり、第１のゲート電極がワード線である。
請求項７における電界効果トランジスタを有する半導
体装置の製造方法は、半導体基板上にゲート電極を形成
する工程と、そのゲート電極の側壁部に第１の側壁絶縁
膜を形成する工程と、第１の側壁絶縁膜をマスクとして
不純物をイオン注入することにより第１の不純物領域を
形成する工程と、その第１の不純物領域および第１の輪
壁絶縁膜上に第１の導電層および第２の絶縁膜を形成し
所定形状にパターニングする工程と、半導体基板の全面
に第３の絶縁膜を形成し異方性エッチングすることによ
り第１の導電層の側壁部および第１の側壁絶縁膜の側壁
部に第２の側壁絶縁膜を形成する工程と、第２の側壁絶
縁膜上およびゲート電極の第２の側壁絶縁膜が形成され
る側の半導体基板上に不純物が導入された第２の導電層
を形成する工程と、熱処理を施し第２の導電層に導入さ
れた不純物を半導体基板中に拡散させて第２の不純物領
域を形成する工程とを備えている。
請求項８における電界効果トランジスタを有する半導
体装置の製造方法は、メモリセルアレイ領域と周辺回路
領域とを有しメモリセルアレイ領域と周辺回路領域との
それぞれが電界効果トランジスタを有する半導体装置の
製造方法である。そして、その半導体装置の製造方法
は、メモリセルアレイ領域の半導体基板上に第１のゲー
ト電極を形成するとともに周辺回路領域の半導体基板上
に第２のゲート電極を形成する工程と、第１および第２
のゲート電極の側壁部にそれぞれ第１および第２の側壁
絶縁膜を形成する工程と、第１および第２の側壁絶縁膜
をマスクとして不純物をイオン注入することによりメモ
リセルアレイ領域の第１の不純物領域と周辺回路領域の
第２の不純物領域とを形成する工程と、メモリセルアレ
イ領域の第１の不純物領域および第１の側壁絶縁膜上に
所定形状の第１の導電層および第１の絶縁膜を形成する
とともに、周辺回路領域の第２の不純物領域および第２
の側壁絶縁膜上に所定形状の第２の導電層および第２の
絶縁膜を形成する工程と、半導体基板の全面に第３の絶
縁膜を形成し異方性エッチングを行なうことによりメモ
リセルアレイ領域の第１の導電層の側壁部および第１の
側壁絶縁膜の側壁部に第３の側壁絶縁膜を形成するとと
もに、周辺回路領域の第２の導電層の側壁部および第２
の側壁絶縁膜の側壁部に第４の側壁絶縁膜を形成する工
程と、メモリセルアレイ領域の第３の側壁絶縁膜および
第１のゲート電極の第３の側壁絶縁膜が形成される側の
半導体基板上と周辺回路領域の第４の側壁絶縁膜上およ
び第２のゲート電極の第４の側壁絶縁膜が形成される側
の半導体基板上とに、不純物が導入された第３の導電層
を形成する工程と、熱処理を施し第３の導電層に導入さ
れた不純物を半導体基板中に拡散されることによって、
メモリセルアレイ領域に第３の不純物領域を形成すると
ともに周辺回路領域に第４の不純物領域を形成する工程
とを備えている。
［作用］ 請求項１〜３に係る電界効果トランジスタを有する半
導体装置では、半導体基板の表面にその一端がチャネル
領域の一端と接する第１の不純物領域が形成され、半導
体基板の表面にその一端がチャネル領域の他端に接しそ
の最大深さが第１の不純物領域の最大深さより深く形成
された第２の不純物領域が形成され、その第２の不純物
領域に電気的に接続するように第２の導電層（キャパシ
タ下部電極）が形成されるので、第２の導電層と第２の
不純物領域との接合領域に生じる結晶欠陥が第２の不純
物領域により有効に覆われる。また、ゲート電極の第１
の不純物領域側の側壁に第１の側壁絶縁膜が形成され、
ゲート電極の第２の不純物領域側の側壁に第１の側壁絶
縁膜の幅より広い第２の側壁絶縁膜が形成され、その第
２の側壁絶縁膜の側面に接するとともに第２の不純物領
域に電気的に接続されるように第２の導電層が形成され
るので、たとえば第２の導電層内に含まれる不純物を拡
散させることによって第２の不純物領域を形成する場合
に広い幅の第２の側壁絶縁膜によって第２の不純物領域
のチャネル領域方向（横方向）への拡散が抑制される。
これにより、ショートチャネル効果を有効に防止しなが
ら上記した第２の導電層と第２の不純物領域との接合領
域に生じる結晶欠陥が深さの深い第２の不純物領域によ
り有効に覆われる。
請求項４〜６に係る電界効果トランジスタを有する半
導体装置では、上記した請求項１〜３の作用に加えて、
さらに以下の作用がある。すなわち、メモリセルアレイ
領域では、上記した請求項１〜３と同様に、その最大深
さが第１の不純物領域の最大深さにより深く形成された
第２の不純物領域によってその第２の不純物領域とそれ
に接続される第２の導電層との接合領域における結晶欠
陥が有効に覆われるとともに、第１のゲート電極の第２
の不純物領域側の側壁に形成される第１の側壁絶縁膜の
幅よりも広い幅を有する第２の側壁絶縁膜によってたと
えば第２の導電層から不純物を拡散させて第２の不純物
領域を形成する場合に第２の不純物領域の横方向の拡散
が防止される。これに加えて、周辺回路領域では、その
一端が第２の不純物領域の一端と接する第３の不純物領
域が形成され、その一端が第２のチャネル領域の他端に
接しその最大深さが第３の不純物領域の最大深さより深
い第４の不純物領域が形成され、第２のゲート電極の第
３の不純物領域側の側壁に第３の側壁絶縁膜が形成さ
れ、ゲート電極の第４の不純物領域側の側壁に第３の側
壁絶縁膜の幅より広い幅を有する第４の側壁絶縁膜が形
成されるので、その第４の側壁絶縁膜をたとえば２回の
絶縁膜堆積工程とエッチング工程とによって形成する場
合に第４の不純物領域となる領域の表面のダメージが大
きくなり結晶欠陥が増加したとしても、深さの深い第４
の不純物領域によってその結晶欠陥などのダメージが有
効に修復される。
請求項７に係る電界効果トランジスタを有する半導体
装置の製造方法では、ゲート電極の側壁部に第１の側壁
絶縁膜が形成され、その第１の側壁絶縁膜をマスクとし
て不純物がイオン注入されることによって第１の不純物
領域が形成され、第１の不純物領域および第１の側壁絶
縁膜上に所定形状にパターニングされた第１の導電膜お
よび第２の絶縁膜が形成され、全面に形成された第３の
絶縁膜が異方性エッチングされることによって第１の側
壁絶縁膜の側壁部に第２の側壁絶縁膜が形成され、その
第２の側壁絶縁膜が形成される側の半導体基板上に不純
物が導入された第２の導電層が形成され、熱処理を施す
ことによってその第２の導電層に導入された不純物を半
導体基板中に拡散させることによって第２の不純物領域
が形成されるので、第２の側壁絶縁膜により第２の導電
層に導入された不純物が横方向に拡散してゲート電極下
に拡散することが抑制されながら、結晶欠陥を有効に覆
うことが可能な深さの深い第２の不純物領域が容易に形
成される。
請求項８に係る電界効果トランジスタを有する半導体
装置の製造方法では、メモリセルアレイ領域において
は、第１の側壁絶縁膜の側壁部に第３の側壁絶縁膜が形
成され、第１のゲート電極の第３の側壁絶縁膜が形成さ
れる側の半導体基板上に第３の導電層が形成され、その
第３の導電層を熱処理することによって第２の導電層か
ら半導体基板に向かって不純物を拡散させて第３の不純
物領域が形成されるので、第３の導電層に導入された不
純物が横方向に拡散してゲート電極下に拡散するのが抑
制されながら深い深さの第３の不純物領域が形成され
る。これと同時に、周辺回路領域においては、第２の側
壁絶縁膜の側壁上にさらに第４の側壁絶縁膜が形成さ
れ、上記した第３の導電層がその第４の側壁絶縁膜が形
成される側の半導体基板上に形成され、上記した第３の
導電層の熱処理によって第３の電導層から不純物を半導
体基板に向かって拡散させることによって第４の不純物
領域が形成されるので、第３および第４の側壁絶縁膜の
形成時のエッチングによって第４の不純物領域が形成さ
れる半導体基板表面の結晶欠陥が増加した場合にも、深
さの深い第４の不純物領域が形成されることによって結
晶欠陥が容易に修復される。
［発明の実施例］ 以下、この発明の実施例を図に基づいて詳細に説明す
る。
第１図は、本発明の一実施例を示したDRAMの断面構造
図である。第１図を参照して、DRAMは、メモリセルアレ
イ部101と周辺回路部102とから構成されている。メモリ
セルアレイ部101は、トランスファゲートトランジスタ
３と、キャパシタ10とから構成されている。トランスフ
ァゲートトランジスタ３は、Ｐ型シリコン基板１表面に
形成された１対のソース・ドレイン領域6a,6bと、ソー
ス・ドレイン領域6a,6bの間に位置するＰ型シリコン基
板１の表面上にゲート絶縁膜５を介してそれぞれ形成さ
れたゲート電極4b,4cとを備える。ゲート電極4b、4cは
絶縁酸化膜20およびサイドウォール20a,20bに覆われて
いる。キャパシタ10は下部電極（ストレージノード）11
と誘電体層12と上部電極（セルプレート）13との積層構
造から構成される。下部電極11は、フィールド酸化膜２
に隣接して形成されたソース・ドレイン領域6aに接続さ
れたベース部分11aと、このベース部分11aの最外周に沿
って鉛直方向に延びて形成された立壁部分11bの２つの
部分とからなる。下部電極11の立壁部分11bは内外側面
の両方とも容量部分を構成することとなるので微細化さ
れた場合に一定容量を確保するのに有効である。トラン
スファゲートトランジスタ３の一方側のソース・ドレイ
ン領域6bにはビット線15が接続されている。また、フィ
ールド酸化膜２上には、ゲート電極4d,4eが形成されて
おり、そのゲート電極4d,4eを覆うように絶縁酸化膜20
が形成されている。上部電極13上には層間絶縁層22が形
成されており、層間絶縁層22上にはゲート電極4b,4c,4
d,4eに対応する位置に配線層18がそれぞれ形成されてい
る。配線層18を覆うように保護膜23が形成されている。
一方、周辺回路部102には、同じ導電型のMOSトランジ
スタ30が形成されている。すなわち、Ｐ型シリコン基板
１上にソース・ドレイン領域33a,33bがMOSトランジスタ
30に対応した数だけ形成されており、それらのMOSトラ
ンジスタはフィールド酸化膜２によってそれぞれ分離さ
れている。ソース・ドレイン領域33aには、配線層16が
接続されており、ソース・ドレイン領域33bには、配線
層17が形成されている。そして、配線層16および17上に
はそれぞれコンタクトプラグ19を介して配線層18が形成
されている。また、１対のソース・ドレイン領域33a,33
bの間にはゲート酸化膜32を介してゲート電極31が形成
されている。ゲート電極31を覆うように絶縁酸化膜20お
よびサイドウォール20a,20bが形成されている。配線層1
6と配線層17が重なる部分には絶縁酸化膜21が介在され
ている。
本実施例では、DRAMをこのような構造としたが、従来
構造に比べて本実施例が特徴とするのは、サイドウォー
ル20aおよびソース・ドレイン領域6aである。すなわ
ち、サイドウォール20aの幅は、ビット線15が接続され
る側のサイドウォール20bの幅より広く形成されてお
り、ソース・ドレイン領域6aは、ソース・ドレイン領域
6bより深く形成されている。このように構成することに
よってキャパシタ10の下部電極11とソース・ドレイン領
域6aとの接合領域に生じる結晶欠陥がソース・ドレイン
領域6a内に収まり、結晶欠陥による悪影響を低減するこ
とができる。
第2A図ないし第2H図は、第１図に示したメモリセルア
レイ部のトランスファゲートトランジスタと周辺回路部
のMOSトランジスタの製造プロセスを説明するための断
面構造図である。第2A図ないし第2H図を参照して、次に
製造プロセスについて説明する。まず、第2A図に示すよ
うに、Ｐ型シリコン基板１上にSiO2からなる酸化膜41を
形成する。酸化膜41上にゲート電極4c,31となるポリシ
リコン層を形成し、SiO2からなる酸化膜42を形成する。
第2B図に示すように、As（砒素）またはＰ（リン）をイ
オン注入することにより、たとえば１×1013〜３×1014
／cm2の濃度を有するn-不純物領域43を形成する。第2C
図に示すように、全面にSiO2からなる酸化膜を形成して
異方性エッチングを行なうことによりサイドウォール20
bおよび絶縁酸化膜20を形成する。第2D図に示すよう
に、後述するメモリセルのキャパシタが接続されるn-不
純物領域43およびゲート電極4c上にレジスト45を形成す
る。レジスト45をマスクとしてAsをイオン注入すること
により、たとえば、１×1015〜６×1015／cm2の不純物
濃度を有するn+不純物領域44を形成する。第2E図に示す
ように、上記n-不純物領域43およびn+不純物領域44によ
りソース・ドレイン領域6b,33a,33bが形成される。ソー
ス・ドレイン領域6b,33a,33b上に形成された酸化膜をRI
Eを用いて除去する。全面にポリシリコン層およびSiO2
からなる絶縁酸化膜21を形成した後、所定形状にパター
ニングしてソース・ドレイン領域6b上にビット線15およ
び絶縁酸化膜21を形成し、ソース・ドレイン領域33a上
に配線層16および絶縁酸化膜21を形成する。なお、ビッ
ト線15および配線層16にはAsのイオン注入が行なわれて
いる。次に第2F図に示すように、全面にSiO2からなる酸
化膜を形成し、異方性エッチングを行なうことにより、
ビット線15,配線層16の側壁部およびゲート電極4c,31の
側壁部にサイドウォール21a,20aを形成する。これによ
って、ゲート電極4c,31の両側の側壁部のサイドウォー
ル20a,20bは、サイドウォール20aがサイドウォール20b
より幅が広く形成された形となる。この後、第2G図に示
すように、n-不純物領域43およびソース・ドレイン領域
33b上に、ポリシリコン層にＰ（リン）を注入しながら
形成したキャパシタの下部電極を構成するベース部分11
aおよび配線層17をそれぞれ形成する。次に第2H図に示
すように、ベース部分11aが接続されたn-不純物領域43
（第2G図参照）および配線層17が接続されたソース・ド
レイン領域33bに、ベース部分11aおよび配線層17に導入
されたＰ（燐）を熱拡散法を用いて拡散させる。この熱
拡散の条件としては、たとえば、850℃で５時間以内と
いう条件が考えられる。これによって、ソース・ドレイ
ン領域6aおよび33cが形成される。ここで、まず、本実
施例によって形成されたサイドウォール20a,20bの幅
S1，S2を比較すると、S1はたとえば1000Åに形成され、
S2は1500〜2000Åとなるように形成される。このように
サイドウォール20aの幅を厚くすることにより、ベース
部分11aに導入されたリンが熱拡散により拡散する場合
にその拡散深さを深くしたとしても、n-不純物領域43を
超えて拡散が進むことはなく、ゲート電極4c下にソース
・ドレイン領域6aが形成されることもない。したがっ
て、従来問題となっていたキャパシタの下部電極を構成
するベース部分11aが接続されるソース・ドレイン領域6
aを熱拡散により深く形成した場合に、実効チャネル長
が短くなるという不都合はなく、ショートチャネル効果
を有効に防止することができる。その結果、従来困難で
あったキャパシタとキャパシタが接続される不純物領域
との接合領域における結晶欠陥を有効に防止しながら、
しかもショートチャネル効果を有効に防止することがで
きることとなった。なお、ソース・ドレイン領域6aの拡
散深さx2は、たとえば1500〜2000Åに形成されており、
ソース・ドレイン領域6bの拡散深さはたとえば1000Åで
形成されている。また、本実施例では、ソース・ドレイ
ン領域6aおよび6bの両方をLDD構造としたが、本発明は
これに限らず、ソース・ドレイン領域6bはLDD構造とせ
ずにソース・ドレイン領域6aのみLDD構造を有するもの
であってもよい。このようにしてサイドウォールおよび
熱拡散層を形成した後、数工程のプロセスを経て第１図
に示したDRAMが形成される。ここで、本実施例のDRAMで
は、サイドウォール20aの厚みを厚くすることおよびキ
ャパシタ10が接続されるソース・ドレイン領域6aを熱拡
散法により深く形成することにより、キャパシタ10とソ
ース・ドレイン領域6aとの接合領域に生じる結晶欠陥を
有効に低減できるとともにさらにトランスファゲートト
ランジスタ３のショートチャネル効果を有効に防止する
ことができる。この結果、キャパシタ10に蓄積された電
荷のリークを有効に防止でき、リフレッシュ特性が向上
できるとともにトランスファゲートトランジスタ３のト
ランジスタ特性を向上させることができる。
また、本実施例では、第2H図に示した工程において、
メモリセルアレイ領域のソース・ドレイン領域6aの形成
と同時に周辺回路領域のソース・ドレイン領域33cを形
成する。このソース・ドレイン領域33cの形成によっ
て、サイドウォール20aを形成するために２回のエッチ
ングを行なうことによりソース・ドレイン領域33cが形
成される領域の表面に結晶欠陥が増加したとしても、深
さの深いソース・ドレイン領域33cによってその結晶欠
陥が有効に覆われる。
［発明の効果］ 請求項１〜３に記載の電界効果トランジスタを有する
半導体装置によれば、チャネル領域の一端と接する第１
の不純物領域よりもその最大深さが深い第２の不純物領
域をチャネル領域の他端に形成し、ゲート電極の第２の
不純物領域側の側壁にゲート電極の第１の不純物領域側
に形成される第２の側壁絶縁膜の幅よりも広い幅を有す
る第２の側壁絶縁膜を形成し、第２の不純物領域に電気
的に接続するように第２の導電層を形成することによっ
て、たとえば第２の不純物領域を第２の導電層からの不
純物拡散によって形成する場合に、幅の広い第２の側壁
絶縁膜によって第２の導電層に導入された不純物が横方
向に拡散してゲート電極下に拡散するのを有効に抑制す
ることができる。この結果、ショートチャネル効果を有
効に防止しながら深さの深い第２の不純物領域によって
第２の導電層と第２の不純物領域との接合領域に生じる
結晶欠陥を有効に覆うことができる。
請求項４〜６に記載の電界効果トランジスタを有する
半導体装置によれば、メモリセルアレイ領域においては
上記した請求項１〜３と同様の効果を得ることができ
る。すなわち、幅の広い第２の側壁絶縁膜によって、第
２の導電層から不純物を拡散させて深い第２の不純物領
域を形成する場合にも、不純物が横方向に拡散してゲー
ト電極下に拡散するのが抑制されるの、でショートチャ
ネル効果を有効に防止することができるとともに、深さ
の深い第２の不純物領域によって第２の導電層と第２の
不純物領域との接合領域に生じる結晶欠陥を有効に覆う
ことができる。さらに、周辺回路領域においては、第２
のゲート電極の第３の不純物領域側の第３の側壁絶縁膜
よりも広い幅を有する第４の側壁絶縁膜を第２のゲート
電極の第４の不純物領域側に形成し、その第４の不純物
領域に電気的に接続するように第４の導電層を形成する
ことによって、幅の広い第４の側壁絶縁膜を２回のエッ
チング工程によって形成する場合に第４の不純物領域が
形成される領域の表面にダメージが加わり、その領域に
結晶欠陥が増加したとしても深さの深い第４の不純物領
域によってその結晶欠陥を有効に覆うことができる。
請求項７に係る電界効果トランジスタを有する半導体
装置の製造方法によれば、ゲート電極の側壁部に第１の
側壁絶縁膜を形成し、半導体基板の全面に第３の絶縁膜
を形成し異方性エッチングすることによって一方の第１
の側壁絶縁膜の側壁部に第２の側壁絶縁膜を形成し、そ
の第２の側壁絶縁膜が形成される側の半導体基板上に不
純物が導入された第２の導電層を形成し、熱処理を施す
ことによってその第２の導電層に導入された不純物を半
導体基板中に拡散させて第２の不純物領域を形成するこ
とによって、第２の側壁絶縁膜により第２の導電層に導
入された不純物が横方向に拡散してゲート電極下に拡散
することが抑制される。これにより、ショートチャネル
効果を有効に防止しながら深さの深い第２の不純物領域
を形成することができる。この結果、第２の導電層と第
２の不純物領域との接合領域に生じる結晶欠陥をその深
さの深い第２の不純物領域によって有効に覆うことがで
きる。
請求項８に係る電界効果トランジスタを有する半導体
装置の製造方法によれば、メモリセルアレイ領域におい
ては、上記した請求項７の製造方法と同様に幅の広い第
３の側壁絶縁膜と深さの深い第３の不純物領域によっ
て、ショートチャネル効果を有効に防止しながらメモリ
セルアレイ領域の第３の導電層と第３の不純物領域との
接合領域における結晶欠陥を深さの深い第３の不純物領
域によって有効に覆うことができる。また、これに加え
て、周辺回路領域では、幅の広い第４の側壁絶縁膜側に
形成される深さの深い第４の不純物領域によって、幅の
広い第４の側壁絶縁膜を形成するための２回のエッチン
グ工程によって第４の不純物領域が形成される領域の表
面にダメージが加わり、その領域に結晶欠陥が増加した
としても、深さの深い第４の不純物領域によってその結
晶欠陥を有効に覆うことができる。
【図面の簡単な説明】
第１図は本発明の一実施例を示したDRAMの断面構造図、
第2A図ないし第2H図は第１図に示したメモリセルアレイ
部のトランスファゲートトランジスタと周辺回路部のMO
Sトランジスタの製造プロセスを説明するための断面構
造図、第３図は従来のDRAMのメモリセル部を示した断面
構造図、第４図は熱拡散法により第３図に示したキャパ
シタが接続されるソース・ドレイン領域を形成した場合
の拡散状態を説明するための断面構造図である。 図において、１はＰ型シリコン基板、３はトランスファ
ゲートトランジスタ、4b,4c,4d,4eはゲート電極、6a,6b
はソース・ドレイン領域、10はキャパシタ、20aはサイ
ドウォールである。 なお、各図中、同一符号は同一または相当部分を示す。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１ Ｌ (72)発明者 蜂須賀 敦司 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 奥平 智仁 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (56)参考文献 特開 平２−102542（ＪＰ，Ａ) 特開 昭64−76768（ＪＰ，Ａ)

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の表面に形成され、その一端が
    チャネル領域の一端と接する第１の不純物領域と、 前記半導体基板の表面に形成され、その一端が前記チャ
    ネル領域の他端に接し、その最大深さが前記第１の不純
    物領域の最大深さより深く形成された第２の不純物領域
    と、 前記半導体基板のチャネル領域上にゲート絶縁膜を介し
    て形成されたゲート電極と、 前記ゲート電極の前記第１の不純物領域側の側壁に形成
    された第１の側壁絶縁膜と、 前記第１の側壁絶縁膜の側面に接するとともに、前記第
    １の不純物領域に電気的に接続され、所定電位が印加さ
    れる第１の導電層と、 前記ゲート電極の前記第２の不純物領域側の側壁に形成
    され、前記第１の側壁絶縁膜の前記半導体基板の主表面
    に沿った方向の幅より広い前記半導体基板の主表面に沿
    った方向の幅を有する第２の側壁絶縁膜と、 前記第２の側壁絶縁膜の側面に接するとともに前記第２
    の不純物領域に電気的に接続される第２の導電層とを備
    えた、電界効果トランジスタを有する半導体装置。
  2. 【請求項２】半導体基板の表面に形成され、その一端が
    チャネル領域の一端と接する第１の不純物領域と、 前記半導体基板の表面に形成され、その一端が前記チャ
    ネル領域の他端に接し、その最大深さが前記第１の不純
    物領域の最大深さより深く形成された第２の不純物領域
    と、 前記半導体基板のチャネル領域上にゲート絶縁膜を介し
    て形成されたゲート電極と、 前記ゲート電極の前記第１の不純物領域側の側壁に形成
    された第１の側壁絶縁膜と、 前記第１の側壁絶縁膜の側面に接するとともに、前記第
    １の不純物領域に電気的に接続され、所定電位が印加さ
    れる第１の導電層と、 前記ゲート電極の前記第２の不純物領域側の側壁に形成
    され、前記第１の側壁絶縁膜の前記半導体基板の主表面
    に沿った方向の幅より広い前記半導体基板の主表面に沿
    った方向の幅を有する第２の側壁絶縁膜と、 前記第２の側壁絶縁膜の側面に接するとともに前記第２
    の不純物領域に電気的に接続されるキャパシタ下部電極
    とを備えた、電界効果トランジスタを有する半導体装
    置。
  3. 【請求項３】前記第１の導電層はビット線であり、前記
    ゲート電極はワード線である、請求項２に記載の電界効
    果トランジスタを有する半導体装置。
  4. 【請求項４】メモリセルアレイ領域と周辺回路領域とを
    有し、前記メモリセルアレイ領域と前記周辺回路領域と
    のそれぞれが電界効果トランジスタを有す半導体装置で
    あって、 前記メモリセルアレイ領域は、 前記半導体基板の表面に形成され、その一端が第１のチ
    ャネル領域の一端と接する第１の不純物領域と、 前記半導体基板の表面に形成され、その一端が前記第１
    のチャネル領域の他端に接し、その最大深さが前記第１
    の不純物領域の最大深さより深く形成された第２の不純
    物領域と、 前記半導体基板の前記第１のチャネル領域上に第１のゲ
    ート絶縁膜を介して形成された第１のゲート電極と、 前記第１のゲート電極の前記第１の不純物領域側の側壁
    に形成された第１の側壁絶縁膜と、 前記第１の側壁絶縁膜の側面に接するとともに、前記第
    １の不純物領域に電気的に接続され、所定電位が印加さ
    れる第１の導電層と、 前記第１のゲート電極の前記第２の不純物領域側の側壁
    に形成され、前記第１の側壁絶縁膜の前記半導体基板の
    主表面に沿った方向の幅より広い前記半導体基板の主表
    面に沿った方向の幅を有する第２の側壁絶縁膜と、 前記第２の側壁絶縁膜の側面に接するとともに前記第２
    の不純物領域に電気的に接続される第２の導電層とを含
    み、 前記周辺回路領域は、 前記半導体基板の表面に形成され、その一端が第２のチ
    ャネル領域の一端と接する第３の不純物領域と、 前記半導体基板の表面に形成され、その一端が前記第２
    のチャネル領域の他端に接し、その最大深さが前記第３
    の不純物領域の最大深さより深く形成された第４の不純
    物領域と、 前記半導体基板の第２のチャネル領域上に第２のゲート
    絶縁膜を介して形成された第２のゲート電極と、 前記第２のゲート電極の前記第３の不純物領域側の側壁
    に形成された第３の側壁絶縁膜と、 前記第３の側壁絶縁膜の側面に接するとともに、前記第
    ３の不純物領域に電気的に接続され、所定電位が印加さ
    れる第３の導電層と、 前記第２のゲート電極の前記第４の不純物領域側の側壁
    に形成され、前記第３の側壁絶縁膜の前記半導体基板の
    主表面に沿った方向の幅より広い前記半導体基板の主表
    面に沿った方向の幅を有する第４の側壁絶縁膜と、 前記第４の側壁絶縁膜の側面に接するとともに前記第４
    の不純物領域に電気的に接続される第４の導電層とを含
    む、電界効果トランジスタを有する半導体装置。
  5. 【請求項５】メモリセルアレイ領域と周辺回路領域とを
    有し、前記メモリセルアレイ領域と前記周辺回路領域と
    のそれぞれが電界効果トランジスタを有する半導体装置
    であって、 前記メモリセルアレイ領域は、 前記半導体基板の表面に形成され、その一端が第１のチ
    ャネル領域の一端と接する第１の不純物領域と、 前記半導体基板の表面に形成され、その一端が前記第１
    のチャネル領域の他端に接し、その最大深さが前記第１
    の不純物領域の最大深さより深く形成された第２の不純
    物領域と、 前記半導体基板の前記第１のチャネル領域上に第１のゲ
    ート絶縁膜を介して形成された第１のゲート電極と、 前記第１のゲート電極の前記第１の不純物領域側の側壁
    に形成された第１の側壁絶縁膜と、 前記第１の側壁絶縁膜の側面に接するとともに、前記第
    １の不純物領域に電気的に接続され、所定電位が印加さ
    れる第１の導電層と、 前記第１のゲート電極の前記第２の不純物領域側の側壁
    に形成され、前記第１の側壁絶縁膜の前記半導体基板の
    主表面に沿った方向の幅より広い前記半導体基板の主表
    面に沿った方向の幅を有する第２の側壁絶縁膜と、 前記第２の側壁絶縁膜の側面に接するとともに前記第２
    の不純物領域に電気的に接続されるキャパシタ下部電極
    とを含み、 前記周辺回路領域は、 前記半導体基板の表面に形成され、その一端が第２のチ
    ャネル領域の一端と接する第３の不純物領域と、 前記半導体基板の表面に形成され、その一端が前記第２
    のチャネル領域の他端に接し、その最大深さが前記第３
    の不純物領域の最大深さより深く形成された第４の不純
    物領域と、 前記半導体基板の第２のチャネル領域上に第２のゲート
    絶縁膜を介して形成された第２のゲート電極と、 前記第２のゲート電極の前記第３の不純物領域側の側壁
    に形成された第３の側壁絶縁膜と、 前記第３の側壁絶縁膜の側面に接するとともに、前記第
    ３の不純物領域に電気的に接続され、所定電位が印加さ
    れる第３の導電層と、 前記ゲート電極の前記第４の不純物領域側の側壁に形成
    され、前記第３の側壁絶縁膜の前記半導体基板の主表面
    に沿った方向の幅より広い前記半導体基板の主表面に沿
    った方向の幅を有する第４の側壁絶縁膜と、 前記第４の側壁絶縁膜の側面に接するとともに前記第４
    の不純物領域に電気的に接続される第４の導電層とを含
    む、電界効果トランジスタを有する半導体装置。
  6. 【請求項６】前記第１の導電層はビット線であり、前記
    第１のゲート電極はワード線である、請求項５に記載の
    電界効果トランジスタを有する半導体装置。
  7. 【請求項７】半導体基板上にゲート電極を形成する工程
    と、 前記ゲート電極の側壁部に第１の側壁絶縁膜を形成する
    工程と、 前記第１の側壁絶縁膜をマスクとして不純物をイオン注
    入することにより第１の不純物領域を形成する工程と、 前記第１の不純物領域および前記第１の側壁絶縁膜上に
    第１の導電層および第２の絶縁膜を形成し、所定形状に
    パターニングする工程と、 前記半導体基板の全面に第３の絶縁膜を形成し、異方性
    エッチングを行なうことにより、前記第１の導電層の側
    壁部および前記第１の側壁絶縁膜の側壁部に第２の側壁
    絶縁膜を形成する工程と、 前記第２の側壁絶縁膜上および前記ゲート電極の前記第
    ２の側壁絶縁膜が形成される側の前記半導体基板上に不
    純物が導入された第２の導電層を形成する工程と、 熱処理を施し、前記第２の導電層に導入された不純物を
    前記半導体基板中に拡散させて第２の不純物領域を形成
    する工程とを備えた、電界効果トランジスタを有する半
    導体装置の製造方法。
  8. 【請求項８】メモリセルアレイ領域と周辺回路領域とを
    有し、前記メモリセルアレイ領域と前記周辺回路領域と
    のそれぞれが電界効果トランジスタを有する半導体装置
    の製造方法であって、 前記メモリセルアレイ領域の半導体基板上に第１のゲー
    ト電極を形成するとともに、前記周辺回路領域の前記半
    導体基板上に第２のゲート電極を形成する工程と、 前記第１および第２のゲート電極の側壁部にそれぞれ第
    １および第２の側壁絶縁膜を形成する工程と、 前記第１および第２の側壁絶縁膜をマスクとして不純物
    をイオン注入することによりメモリセルアレイ領域の第
    １の不純物領域と周辺回路領域の第２の不純物領域とを
    形成する工程と、 前記メモリセルアレイ領域の前記第１の不純物領域およ
    び前記第１の側壁絶縁膜上に所定形状の第１の導電層お
    よび第１の絶縁膜を形成するとともに、前記周辺回路領
    域の前記第２の不純物領域および前記第２の側壁絶縁膜
    上に所定形状の第２の導電層および第２の絶縁膜を形成
    する工程と、 前記半導体基板の全面に第３の絶縁膜を形成し、異方性
    エッチングを行なうことにより、前記メモリセルアレイ
    領域の前記第１の導電層の側壁部および前記第１の側壁
    絶縁膜の側壁部に第３の側壁絶縁膜を形成するととも
    に、前記周辺回路領域の前記第２の導電層の側壁部およ
    び第２の側壁絶縁の側壁部に第４の側壁絶縁膜を形成す
    る工程と、 前記メモリセルアレイ領域の前記第３の側壁絶縁膜上お
    よび前記第１のゲート電極の前記第３の側壁絶縁膜が形
    成される側の前記半導体基板上と、前記周辺回路領域の
    前記第４の側壁絶縁膜上および前記第２のゲート電極の
    前記第４の側壁絶縁膜が形成される側の前記半導体基板
    上とに不純物が導入された第３の導電層を形成する工程
    と、 熱処理を施し、前記第３の導電層に導入された不純物を
    前記半導体基板中に拡散させることによって、前記メモ
    リセルアレイ領域に第３の不純物領域を形成するととも
    に、前記周辺回路領域に第４の不純物領域を形成する工
    程とを備えた、電界効果トランジスタを有する半導体装
    置の製造方法。
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