DE4143506C2 - Dram - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen DRAM mit einer Speicherzellenanordnung und einer peripheren Schaltung.

Ein DRAM unter Verwendung von MOS-Transistoren ist als Ein­ richtung zum Speichern und Ausschreiben von Informationen be­ kannt. Fig. 3 ist eine Querschnittsdarstellung einer Speicherzelle eines herkömmlichen DRAM. Nach Fig. 3 ist eine dicke Feldoxidschicht 2 zur Elementisolation auf der Oberflä­ che eines p-Siliziumsubstrats 1 gebildet. Weiterhin sind auf der Oberfläche des p-Siliziumsubstrates 1 zwischen Feldoxid­ schichten 2 ein Transfergatetransistor 3 und ein Kondensator 10 gebildet.

Der Transfergatetransistor 3 ist mit einer Gateelektrode (Wortleitung) 4c versehen, die auf der Oberfläche des p-Sili­ ziumsubstrates 1 mit einer dazwischen angeordneten Gateoxid­ schicht 5 gebildet ist. Oberfläche und Randbereich der Gate­ elektrode 4c sind mit einer Isolationsoxidschicht 20 bedeckt, die die beiden Seiten der Gateelektrode 4c umschließt. An beiden Seiten der Gateelektrode 4c enthält die Isolations­ oxidschicht 20 Seitenwandteile 20a. n⁻-Störstellengebiete 43a und 43b niedriger Konzentration sind im p-Siliziumsubstrat 1 in selbstausrichtender Weise bezüglich der Gateelektrode 4c gebildet. n⁺-Störstellengebiete 53a und 53b hoher Konzentra­ tion sind in selbstausrichtender Weise bezüglich der Seiten­ wände 44a gebildet. n⁻-Störstellengebiete 43a und 43b und n⁺- Störstellengebiete 53a und 53b bilden eine sogenannte LDD (Lightly Doped Drain). Diese Störstellengebiete der LDD- Struktur dienen als Source-/Drain-Gebiete 6a und 6b. Die n⁻- Störstellengebiete 43a und 43b und die n⁺-Störstellengebiete 53a und 53b sind durch Ionenimplantation gebildet.

Der Kondensator 10 hat einen Mehrschichtaufbau mit einer störstellendotierten unteren Elektrode 11, einer dielektri­ schen Schicht 12, die aus einer Siliziumnitridschicht oder Siliziumoxidschicht oder einem Mehrschichtfilm aus einer Si­ liziumnitridschicht und einer Siliziumoxidschicht gebildet ist, und einer oberen Elektrode 13 aus störstellendotiertem Polysilizium. Die untere Elektrode 11 des Kondensators 12 ist oberhalb der Gateelektrode 4c des Transfergatetransistors 3 gebildet. Ein Teil der unteren Elektrode 11 ist mit einem Source-/Drain-Gebiet 6a des Transfergatetransistors 3 verbun­ den. Wie aus dem vorangehenden deutlich wird, kann der Kon­ densator 10, von dem ein Teil oberhalb des Transfergatetran­ sistors 3 gebildet ist, als Stapelkondensator und ein DRAM, der einen solchen Kondensator enthält, als Stapel-DRAM be­ zeichnet werden. Eine Bitleitung 15 ist mit dem Source-/ Drain-Gebiet 6b verbunden. Eine Gateelektrode 4d ist auf der Feldoxidschicht 2 gebildet.

Bei dem Verfahren der Ionenimplantation für die Source-/Draingebiete 6a, 6b verursacht jedoch die Ionenimplantation in die Oberfläche des p-Siliziumsub­ strates 1 Störungen im Kristallgitter auf der Oberfläche des Substrates. Störungen im Kristall werden auch durch Ätzen zum Zeitpunkt der Ausbildung der Seitenwände 20a oder der Dotie­ rung der unteren Elektrode 11 mit Verunreinigungen bewirkt. Die Kristalldefekte auf der Substratoberfläche erlauben das Abfließen elektrischer Ladungen im Kondensator 10 in das p- Siliziumsubstrat 1, was zu einer Verschlechterung der Auf­ frischcharakteristik des DRAM führt. Andererseits wird das Source-/Drain-Gebiet 6b, das mit der Bitleitung 15 verbunden ist, nicht so stark durch den an der Oberfläche defekthalti­ gen Kristall beeinflußt, da an das Gebiet über die Bitleitung 15 von außen Spannung angelegt wird.

Es wurde ein Verfahren zur Bildung des mit der unteren Elek­ trode 11 des Kondensators 10 verbundenen Source-/Drain-Gebie­ tes 6a nicht durch Ionenimplantation, sondern durch thermi­ sche Diffusion vorgeschlagen. Dieses Verfahren wird bei­ spielsweise in der japanischen Offenlegungsschrift Nr. 64- 80066 beschrieben. Fig. 4 ist eine Querschnittsdarstellung, die die Anordnung der durch thermische Diffusion gebildeten und mit einem Kondensator verbundenen Source-/Drain-Gebiete nach Fig. 3 zur Erklärung ihrer Diffusion zeigt. Unter Bezug­ nahme auf Fig. 4 wird ein n⁻-Störstellengebiet 43a wie ein herkömmliches durch Ionenimplantation gebildet, da das Gebiet kaum durch Ionenimplantation geschädigt wird. Danach wird die mit Verunreinigungen dotierte untere Elektrode 11 einer Wär­ mebehandlung ausgesetzt, um die darin enthaltenen Verunreini­ gungen in das p-Siliziumsubstrat 1 zu diffundieren. Dieses Verfahren der Bildung der Source-/Drain-Gebiete 6a durch thermische Diffusion erfordert jedoch Source-/Drain-Gebiete großer Tiefe, um den defekten Kristallanteil im Source-/ Drain-Gebiet 6a zu halten. Bei diesem thermischen Diffusi­ onsverfahren wird, da die Tiefe des Source-/Drain-Gebietes 6a größer wird, die laterale Diffusion verstärkt und erreicht die Unterseite der Gateelektrode 4c. In diesem Falle wird die effektive Kanallänge des Transfergatetransistors 3 verrin­ gert, was zur Verstärkung des sogenannten Kurzkanal(short channel)-Effektes führt. Ein Weg zur Vermeidung dieser Pro­ bleme ist es, die Seitenwände 20a auf gegenüberliegenden Sei­ ten der Gateelektrode 4c gleichmäßig dicker zu machen. Jedoch dient das n⁻-Störstellengebiet 43b, das die LDD-Struktur bil­ det, zum Abschwächen der Feldstärke am pn-Übergang und damit zur Unterdrückung der Erzeugung heißer Ladungsträger, so daß seine Diffusionsbreite und Verunreinigungskonzentration prä­ zise gesteuert werden sollte. Die Breite der Seitenwand 20a, die ein Faktor der Steuerung der Diffusionsbreite des n⁻- Störstellengebietes 43b in selbstausrichtender Weise ist, sollte daher ebenfalls genau gesteuert werden. Daher ist es nicht möglich, die Breite (Dicke) der Seitenwand 20a ohne Be­ trachtung anderer Faktoren zu erhöhen. Mit anderen Worten führt ein thermisches Diffusionsverfahren, das zur Verringe­ rung von Kristalldefekten auf einer Substratoberfläche ange­ wendet wird, normalerweise zu einem Anwachsen des Kurzkanal­ effektes. Es ist daher schwierig, gleichzeitig Kristallde­ fekte in der Substratoberfläche zu verringern und effektiv dem Kurzkanaleffekt vorzubeugen.

In der nachveröffentlichten DE 41 07 883 A1 mit älterem Zeitrang ist ein DRAM mit einer peripheren Schaltung mit einem Schalttran­ sistor beschrieben. Der Schalttransistor weist eine leitende Schicht, die mit einem Störstellenbereich verbunden ist, und eine weitere leitende Schicht, die mit einem weiteren Störstellenbe­ reich verbunden ist, auf. Die dritte und vierte leitende Schicht überlappen einander, wobei eine Isolationsoxidschicht dazwischen vorgesehen ist.

Aus der EP 0 315 422 ist ein DRAM mit einer Speicherzellenanord­ nung mit einem Transfergatetransistor und einem damit verbundenen Kondensator und mit einer peripheren Schaltung mit einem Schalt­ transistor bekannt. Der Transfergatetransistor und der Schalt­ transistor weisen Gate-Elektroden und jeweils zwei Störstellen­ gebiete als Source/Draingebiet auf. Mit einem Source/Draingebiet des Transfergatetransistors ist eine Kondensatorelektrode ver­ bunden, mit dem anderen Source/Draingebiet ist eine leitende Schicht verbunden. Mit den Source/Draingebieten des Schalttran­ sistors sind ebenfalls leitende Schichten verbunden.

Aus der JP 02-94472 A ist ein Verfahren zum Herstellen eines DRAMs mit einer Speicherzellenanordnung mit einem Transfergate­ transistor und einem damit verbundenen Kondensator mit einer peripheren Schaltung mit einem Schalttransistor bekannt. Der damit gebildete Transfertransistor weist Störstellenbereiche als Source/Draingebiete auf, wobei mit dem einen Source-Draingebiet eine Bitleitung verbunden ist und mit dem anderen Source/Drain­ gebiet die untere Elektrode eines Speicherkondensators verbunden ist. Der Schalttransistor weist ebenfalls zwei Source/Drainge­ biete auf, die mit entsprechenden Elektroden verbunden sind, deren Verbindung geschaltet werden soll.

Es ist Aufgabe der vorliegenden Erfindung, sowohl den Kurzkanaleffekt in einem Transfergatetransistor in einer Speicherzelle einer Speicherzellenanordnung eines DRAMs, der auch eine periphere Schaltung aufweist, zu verhindern als auch die Kristalldefekte auf der Substratoberfläche zu vermindern, damit die Transistorcharakteristiken des Transfergatetransistors zu verbessern und das Abfließen elektrischer Ladungen, die in einem mit dem Transfergatetransistor verbundenen Kondensator gespeichert sind, zu verhindern.

Diese Aufgabe wird gelöst durch einen DRAM mit den Merkmalen des Patentanspruchs 1.

Da das zweite Störstellengebiet, dessen eines Ende im Kontakt mit dem anderen Ende eines Kanalgebietes des Transfergatetransistors steht und dessen maximale Tiefe größer als die des ersten Störstellengebietes ist, in der Oberfläche des Halbleitersubstrates gebildet ist, elektrisch mit dem zweiten Störstellengebiet verbunden ist, werden die Kristalldefekte, die im Kontaktbereich zwischen der zweiten leitenden Schicht und dem zweiten Störstellengebiet erzeugt sind, effektiv durch das zweite Störstellengebiet bedeckt.

Es folgt die Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsdarstellung eines DRAM nach einer Ausführungsform der Erfindung;

Fig. 2A bis 2H Querschnittsdarstellungen zur Erklärung des Herstellungsprozesses eines Transfergate­ transistors der Speicherzellenanordnung und eines MOS-Transistors der peripheren Schal­ tung nach Fig. 1;

Fig. 3 eine Querschnittsdarstellung einer Speicherzelle eines herkömmlichen DRAM;

Fig. 4 eine Querschnittsdarstellung zur Erklärung des Diffusionszustandes, wenn die Source-/ Drain-Gebiete, die mit dem Kondensator verbunden sind, nach Fig. 3, durch thermi­ sche Diffusion gebildet werden.

Nach Fig. 1 weist der DRAM eine Speicherzellenanordnung 101 und eine periphere Schaltung 102 auf. Die Speicherzellenan­ ordnung 101 enthält einen Transfergatetransistor 3 und einen Kondensator 10. Der Transfergatetransistor 3 enthält ein Paar von Source-/Drain-Gebieten 6a und 6b, die in der Oberfläche eines p-Siliziumsubstrates 1 gebildet sind und auf der Ober­ fläche des p-Siliziumsubstrates 1 mit dazwischenliegender Gateisolierschicht 5 gebildete Gateeleketroden 4b und 4c, die zwischen Source-/Drain-Gebieten 6a und 6b eingeschlossen sind. Jede der Gateelektroden 4b und 4c ist mit einer Isola­ tionsoxidationsschicht 20 und Seitenwänden 20a und 20b be­ deckt. Der Kondensator 10 hat einen Mehrschichtaufbau mit ei­ ner unteren Elektrode (Speicherknoten) 11, einer dielektri­ schen Schicht 12 und einer oberen Elektrode (Zellplatte) 13. Die untere Elektrode 11 weist ein Bodenteil 11a, das mit dem benachbart zur Feldoxidschicht 2 gebildeten Source-/Drain-Ge­ biet 6a verbunden ist, und einen stehenden Wandabschnitt 11b auf, der entlang des äußeren Randes des Bodenteiles 11a in vertikaler Richtung gebildet ist. Der stehende Wandabschnitt 11b der unteren Elektrode 11 gewährleistet effektiv eine be­ stimmte Kapazität, wenn die Speicherzellenanordnung 101 im Maßstab verkleinert wird, da sowohl die Innen- als auch die Außenflächen des stehenden Wandabschnittes 11b Kapazitäten bilden. Eine Bitleitung 15 ist mit einem Source-/Drain-Gebiet 6b des Transfergatetransistors 3 verbunden. Auf der Feldoxid­ schicht 2 sind Gateelektroden 4d und 4e gebildet, die mit ei­ ner Isolationsoxidschicht 20 bedeckt sind. Auf der oberen Elektrode 13 ist eine Zwischenschichtisolierschicht 22 gebil­ det, auf der mit den Elektroden 4b, 4c, 4d bzw. 4e korrespon­ dierende Verdrahtungsschichten 18 gebildet sind. Eine Schutz­ schicht 23 ist zur Bedeckung der Verdrahtungsschichten 18 ge­ bildet.

Die periphere Schaltung 102 weist MOS-Transistoren 30 des gleichen Leitungstyps auf. Genauer gesagt sind Source-/Drain- Gebiete 33a und 33b, die jeweils einem MOS-Transistor 30 ent­ sprechen, im p-Siliziumsubstrat 1 gebildet, und diese MOS- Transistoren sind voneinander durch Feldoxidschichten 2 iso­ liert. Eine Verdrahtungsschicht 16 ist mit dem Source-/Drain- Gebiet 33a verbunden, und eine Verdrahtungsschicht 17 ist auf dem Source-/Drain-Gebiet 33b gebildet. Verdrahtungsschichten 18 sind oberhalb der Verdrahtungsschichten 16 und 17 mit da­ zwischen vorgesehenen Kontaktsteckern 19 gebildet. Eine Gate­ elektrode 31 ist, zwischen einem Paar von Source-/Drain-Ge­ bieten 33a und 33b eingeschlossen, auf dem Substrat mit einer dazwischenliegenden Gateoxidschicht 32 gebildet. Eine Isola­ tionsoxidschicht 20 und Seitenwände 20a und 20b sind die Gateelektrode 31 bedeckend gebildet. Eine Isolationsoxid­ schicht 21 ist in einen Bereich zwischengeschaltet, in dem die Verdrahtungsschichten 16 und 17 einander überlappen.

Der DRAM nach der beschriebenen Ausführungsform ist wie oben beschrieben aufgebaut und unterscheidet sich vom herkömmli­ chen Aufbau durch die Seitenwand 20a und das Source-/Drain- Gebiet 6a. Die Breite der Seitenwand 20a ist größer gemacht als die der Seitenwand 20b, mit der die Bitleitung 15 verbun­ den ist, und das Source-/Drain-Gebiet 6a ist mit größerer Tiefe gebildet als das Source-/Drain-Gebiet 6b. Durch diese Anordnung wird es möglich, die Kristalldefekte, die im Ver­ bindungsbereich zwischen der unteren Elektrode 11 des Konden­ sators 12 und des Source-/Drain-Gebietes 6a erzeugt werden, im Source-/Drain-Gebiet 6a zu halten, um die nachteiligen Einflüsse, die durch die Kristalldefekte hervorgerufen wer­ den, zu reduzieren.

Das Herstellungsverfahren wird unter Bezugnahme auf die Fig. 2A bis 2H beschrieben. Zuerst wird, wie in Fig. 2A gezeigt, eine Oxidschicht 41 aus SiO₂ auf dem p-Siliziumsubstrat 1 ge­ bildet. Polysiliziumschichten, die als Gateelektroden 4c und 31 dienen, werden auf der Oxidschicht 41 gebildet und erhal­ ten Oxidschichten 42 aus SiO₂. Wie in Fig. 2B gezeigt, werden n⁻-Störstellengebiete 43 mit einer Konzentration von 1×10¹³ bis 3×10¹⁴/cm² beispielsweise durch Ionenimplantation von Arsen oder Phosphor gebildet. Wie in Fig. 2C gezeigt, wird ein Oxidfilm aus SiO₂ auf der gesamten Oberfläche gebildet und anisotrop geätzt, um Seitenwände 20b und Isolationsoxid­ schichten 20 zu bilden. Wie in Fig. 2D gezeigt, wird über dem n⁻-Störstellengebiet 43, mit dem der später beschriebene Kon­ densator der Speicherzelle verbunden werden wird und über der Gateelektrode 4c ein Resist 45 gebildet. Dann werden unter Nutzung des Resists 45 als Maske Arsenionen implantiert, um ein n⁺-Störstellengebiet 44 mit einer Störstellenkonzentra­ tion von beispielsweise 1×10¹⁵ bis 6×10¹⁶/cm² zu bilden. Wie in Fig. 2E gezeigt, bilden die n⁻-Störstellengebiete 43 und die n⁺-Störstellengebiete 44 Source-/Drain-Gebiete 6b, 33a und 33b. Die auf den Source-/Drain-Gebieten 6b, 33a bzw. 33b gebildeten Oxidschichten werden durch RIE (reaktives Ionen­ ätzen) entfernt. Eine Polysiliziumschicht und eine Isolati­ onsoxidschicht 21 aus SiO₂ werden überall gebildet und in eine vorgegebene Konfiguration strukturiert, um eine Bitlei­ tung 15 und eine Isolationsoxidschicht 21 über dem Source- /Drain-Gebiet 6b und eine Verdrahtungsschicht 16 und eine Isolationsoxidschicht 21 über dem Source-/Drain-Gebiet 33a zu bilden. In die Bitleitung 15 und die Verdrahtungsschicht 16 sind Arsenionen implantiert worden. Dann wird, wie in Fig. 2F gezeigt, überall eine SiO₂-Schicht gebildet und anisotrop ge­ ätzt, um Seitenwände 21a und 20a auf den Seitenwänden der Bitleitung 16 und der Verdrahtungsschicht 16 bzw. auf den Seitenwandteilen der Gateelektroden 4c und 31 zu bilden. Im Ergebnis dessen sind die Seitenwände 20a und 20b auf einander gegenüberliegenden Seitenwandabschnitten der Gateelektroden 4c und 31 so konfiguriert, daß die Seitenwand 20a breiter als die Seitenwand 20b ist. Danach werden, wie in Fig. 2G ge­ zeigt, das Bodenteil 11a und die Verdrahtungsschicht 17, die die untere Elektrode des Kondensators bilden, durch Implanta­ tion von P (Phosphor) in die Polysiliziumschicht auf dem n⁻- Störstellengebiet 43 bzw. dem Source-/Drain-Gebiet 33b gebil­ det. Dann wird, wie in Fig. 2H gezeigt, der in das Bodenteil 11a injizierte Phosphor durch thermische Diffusion in das n⁻- Störstellengebiet 43 (siehe Fig. 2G) diffundiert, das mit den Bodenteil 11a verbunden ist. Diese thermische Diffusion wird beispielsweise bei 850°C über 5 h ausgeführt. Im Ergebnis dessen wird das Source-/Drain-Gebiet 6a gebildet. Vergleicht man die Seitenwände 20a und 20b, die entsprechend dem Ausfüh­ rungsbeispiel gebildet sind, so ist 20a beispielsweise mit einer Breite S₁ von 100,0 nm und 20b mit einer Breite S₂ von 150,0 bis 200,0 nm gebildet. Wie im vorangehenden beschrieben, verhindert die Seitenwand 20a mit vergrößerter Breite auch dann, daß sich die Diffusion jenseits des Störstellengebietes 43 ausweitet und damit die Bildung eines Source-/Drain-Gebie­ tes 6a unter der Gateelektrode 4c, wenn die thermische Diffu­ sionstiefe des in das Bodenteil 11a injizierten Phosphors groß ist. Der problematische Kurzkanaleffekt infolgedessen, daß die effektive Kanallänge in dem Falle verringert wird, daß das Source-/Drain-Gebiet 6a, das mit dem die untere Elek­ trode eines Kondensators bildenden Bodenteil 11a verbunden ist, so gebildet ist, daß es infolge thermischer Diffusion große Tiefe aufweist, kann damit effektiv verhindert werden. Im Ergebnis dessen ist es möglich, gleichzeitig den Kurz­ kanaleffekt und Kristallstörungen in einem Verbindungsbereich zwischen dem Kondensator und dem Störstellengebiet, mit dem der Kondensator verbunden ist, zu vermeiden, was normaler­ weise schwer zu erreichen ist. Das Source-/Drain-Gebiet 6a ist so gebildet, daß es eine Diffusionstiefe x₂ von bei­ spielsweise 150,0 bis 200,0 nm aufweist, und das Source-/Drain- Gebiet 6b ist so gebildet, daß es eine Diffusionstiefe von beispielsweise 100,0 nm aufweist. Obgleich im Ausführungsbei­ spiel beide Source-/Drain-Gebiete 6a und 6b LDD-Struktur ha­ ben, ist die vorgeschlagene Lösung darauf nicht beschränkt, und es braucht nur das Source-/Drain-Gebiet 6a LDD-Struktur zu haben. Wie oben beschrieben, wird nach Bildung der Seiten­ wand und der thermischen Diffusionsschicht der DRAM nach Fig. 1 durch mehrere Prozesse gebildet. Im DRAM entsprechend dem Ausführungsbeispiel können Kristallstörungen im Verbindungs­ bereich zwischen Kondensator 10 und Source-/Drain-Gebiet 6a effektiv verringert werden und der Kurzkanaleffekt des Trans­ fergatetransistors 3 ebenso effektiv verhindert werden, indem die Dicke der Seitenwand 20a groß gemacht und das mit dem Kondensator 10 verbundene Source-/Drain-Gebiet 6a durch ther­ mische Diffusion mit einer großen Tiefe ausgebildet wird. Im Ergebnis dessen ist es effektiv möglich, das Abfließen (leakage) im Kondensator 10 gespeicherter elektrischer Ladun­ gen zu verhindern und damit die Auffrischcharakteristik und die Transistorcharakteristik des Transfergatetransistors 3 zu verbessern.

Claims (4)

1. DRAM mit einer Speicherzellenanordnung (101) und einer peri­ pheren Schaltung (102),
bei dem die Speicherzellenanordnung (101) einen Kondensator (10) und einen Transfergatetransistor (3) mit einem mit einer ersten leitenden Schicht (15) verbundenen ersten Störstellenbereich (6b) und einem mit einer zweiten leitenden Schicht (11), die für eine untere Elektrode des Kondensators (10) vorgesehen ist, verbundenen zweiten Störstellenbereich (6a) aufweist, wobei der zweite Störstellenbereich (6a) mit größerer Tiefe gebildet ist als der erste Störstellenbereich (6b), und bei dem die periphere Schaltung (102) einen Transistor (30) mit einem mit einer dritten leitenden Schicht (16), die aus dem gleichen Material wie die erste leitende Schicht (15) gebildet ist, verbundenen dritten Störstellenbereich (33a) und
einem mit einer vierten leitenden Schicht (17), die aus dem gleichen Material wie die zweite leitende Schicht (11) gebildet ist, verbundenen vierten Störstellenbereich (33b) aufweist und bei dem die dritte und vierte leitende Schicht (16, 17) einander überlappen, wobei eine Isolationsoxidschicht (21) dazwischen vor­ gesehen ist.

2. DRAM nach Anspruch 1, dadurch gekennzeichnet, daß die Störstellenbereiche (6a, 6b; 33a, 33b) in der Hauptoberfläche eines Halbleitersubstrates (1) gebildet sind,
daß der Transfergatetransistor (3) eine erste Gateelektrode (4b, 4c) aufweist, die auf einer Gateisolierschicht (5) auf der Haupt­ oberfläche des Halbleitersubstrates (1) zwischen den ersten und zweiten Störstellenbereichen (6a, 6b) gebildet ist, und
daß der Transistor (30) für die periphere Schaltung (102) ein MOS- Transistor (30) ist, der eine zweite Gateelektrode (31) aufweist, die auf einer Gateoxydschicht (32) auf der Hauptoberfläche des Halbleitersubstrates (1) zwischen den dritten und vierten Stör­ stellenbereichen (33a, 33b) gebildet ist.

3. DRAM nach Anspruch 1 oder 2,
dadurch gekennzeichnet, daß die zweite leitende Schicht (11), die für die untere Elektrode des Kondensators (10) vorgesehen ist, ein Bodenteil (11a), das mit dem zweiten Störstellenbereich (6a) des Transfergatetransistors (3) verbunden ist, und einen stehenden Wandabschnitt (11b), der auf der Oberfläche des Bodenteiles (11a) gebildet ist und von einem Randbereich des Bodenteils (11a) verti­ kal nach oben vorsteht, aufweist und
daß die vierte leitende Schicht (17), die mit dem vierten Stör­ stellenbereich (33b) des Transistors für die periphere Schaltung (102) verbunden ist, aus dem selben Material wie das Bodenteil (11a) der zweiten leitenden Schicht (11) gebildet ist.

4. DRAM nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß die erste leitende Schicht (15) und die dritte leitende Schicht (16) aus polykristallinem Silizium ge­ bildet sind und
daß die zweite leitende Schicht (11) und die vierte leitende Schicht (17) aus polykristallinem Silizium gebildet sind.