DE4113733A1 - Feldeffekttransistor, verfahren zur herstellung derselben und dram unter verwendung desselben - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf Feld­ effekttransistoren und spezieller auf Feldeffekttransistoren zur Anwendung in DRAM sowie auf ein Verfahren zur Herstellung derselben.

Ein DRAM unter Verwendung von MOS-Transistoren ist als Ein­ richtung zum Speichern und Ausschreiben von Informationen be­ kannt. Fig. 3 ist eine Querschnittsdarstellung einer Speicherzelle eines herkömmlichen DRAM. Nach Fig. 3 ist eine dicke Feldoxidschicht 2 zur Elementisolation auf der Oberflä­ che eines p-Siliziumsubstrats 1 gebildet. Weiterhin sind auf der Oberfläche des p-Siliziumsubstrates 1 zwischen Feldoxid­ schichten 2 ein Transfergatetransistor 3 und ein Kondensator 10 gebildet.

Der Transfergatetransistor 3 ist mit einer Gateelektrode (Wortleitung) 4c versehen, die auf der Oberfläche des p-Sili­ ziumsubstrates 1 mit einer dazwischen angeordneten Gateoxid­ schicht 5 gebildet ist. Oberfläche und Randbereich der Gate­ elektrode 4c sind mit einer Isolationsoxidschicht 20 bedeckt, die die beiden Seiten der Gateelektrode 4c umschließt. An beiden Seiten der Gateelektrode 4c enthält die Isolations­ oxidschicht 20 Seitenwandteile 20a. n⁻-Störstellengebiete 43a und 43b niedriger Konzentration sind im p-Siliziumsubstrat 1 in selbstausrichtender Weise bezüglich der Gateelektrode 4c gebildet. n⁺-Störstellengebiete 53a und 53b hoher Konzentra­ tion sind in selbstausrichtender Weise bezüglich der Seiten­ wände 44a gebildet. n⁻-Störstellengebiete 43a und 43b und n⁺- Störstellengebiete 53a und 53b bilden eine sogenannte LDD (Lightly Doped Drain). Diese Störstellengebiete der LDD- Struktur dienen als Source-/Drain-Gebiete 6a und 6b. Die n⁻- Störstellengebiete 43a und 43b und die n⁺-Störstellengebiete 53a und 53b sind durch Ionenimplantation gebildet.

Der Kondensator 10 hat einen Mehrschichtaufbau mit einer störstellendotierten unteren Elektrode 11, einer dielektri­ schen Schicht 12, die aus einer Siliziumnitridschicht oder Siliziumoxidschicht oder einem Mehrschichtfilm aus einer Si­ liziumnitridschicht und einer Siliziumoxidschicht gebildet ist, und einer oberen Elektrode 13 aus störstellendotiertem Polysilizium. Die untere Elektrode 11 des Kondensators 12 ist oberhalb der Gateelektrode 4c des Transfergatetransistors 3 gebildet. Ein Teil der unteren Elektrode 11 ist mit einem Source-/Drain-Gebiet 6a des Transfergatetransistors 3 verbun­ den. Wie aus dem vorangehenden deutlich wird, kann der Kon­ densator 10, von dem ein Teil oberhalb des Transfergatetran­ sistors 3 gebildet ist, als Stapelkondensator und ein DRAM, der einen solchen Kondensator enthält, als Stapel-DRAM be­ zeichnet werden. Eine Bitleitung 15 ist mit dem Source- /Drain-Gebiet 6b verbunden. Eine Gateelektrode 4d ist auf der Feldoxidschicht 2 gebildet.

Das Einschreiben in diese Speicherzelle erfolgt durch Anlegen einer einem an die Bitleitung 12 angelegten Datensignal entsprechenden Spannung an die Gateelektrode 4c, um den Transfergatetransistor 3 einzuschalten, wodurch die den auf die Bitleitung 15 angelegten Daten entsprechenden Ladungen im Kondensator 10 gespeichert werden. Umgekehrt wird zum Ausle­ sen der Ladungen, die den im Kondensator 10 gespeicherten Daten entsprechen, eine vorgegebene Spannung an die Gate­ elektrode 4c angelegt, um den Transfergatetransistor 3 ein­ zuschalten, wodurch die Spannung von der Bitleitung 15 ge­ lesen wird, die den im Kondensator 10 gespeicherten Ladungen entspricht. Wie oben beschrieben, weist eine Speicherzelle eines herkömmlichen DRAM ein mit der Bitleitung 15 verbun­ denes Source-/Drain-Gebiet 6b und ein mit dem Kondensator 10 verbundenes Source-/Drain-Gebiet 6a auf, die durch Ionen­ implantation gebildet sind.

Bei diesem Verfahren der Ionenimplantation verursacht jedoch die Ionenimplantation in die Oberfläche des p-Siliziumsub­ strates 1 Störungen im Kristallgitter auf der Oberfläche des Substrates. Störungen im Kristall werden auch durch Ätzen zum Zeitpunkt der Ausbildung der Seitenwände 20a oder der Dotie­ rung der unteren Elektrode 11 mit Verunreinigungen bewirkt. Die Kristalldefekte auf der Substratoberfläche erlauben das Abfließen elektrischer Ladungen im Kondensator 10 in das p- Siliziumsubstrat 1, was zu einer Verschlechterung der Auf­ frischcharakteristik des DRAM führt. Andererseits wird das Source-/Drain-Gebiet 6b, das mit der Bitleitung 15 verbunden ist, nicht so stark durch den an der Oberfläche defekthalti­ gen Kristall beeinflußt, da an das Gebiet über die Bitleitung 15 von außen Spannung angelegt wird.

Es wurde ein Verfahren zur Bildung des mit der unteren Elek­ trode 11 des Kondensators 10 verbundenen Source-/Drain-Gebie­ tes 6a nicht durch Ionenimplantation, sondern durch thermi­ sche Diffusion vorgeschlagen. Dieses Verfahren wird bei­ spielsweise in der japanischen Offenlegungsschrift Nr. 64 80 066 beschrieben. Fig. 4 ist eine Querschnittsdarstellung, die die Anordnung der durch thermische Diffusion gebildeten und mit einem Kondensator verbundenen Source-/Drain-Gebiete nach Fig. 3 zur Erklärung ihrer Diffusion zeigt. Unter Bezug­ nahme auf Fig. 4 wird ein n⁻-Störstellengebiet 43a wie ein herkömmliches durch Ionenimplantation gebildet, da das Gebiet kaum durch Ionenimplantation geschädigt wird. Danach wird die mit Verunreinigungen dotierte untere Elektrode 11 einer Wär­ mebehandlung ausgesetzt, um die darin enthaltenen Verunreini­ gungen in das p-Siliziumsubstrat 1 zu diffundieren. Dieses Verfahren der Bildung der Source-/Drain-Gebiete 6a durch thermische Diffusion erfordert jedoch Source-/Drain-Gebiete großer Tiefe, um den defekten Kristallanteil im Source- /Drain-Gebiet 6a zu halten. Bei diesem thermischen Diffusi­ onsverfahren wird, da die Tiefe des Source-/Drain-Gebietes 6a größer wird, die laterale Diffusion verstärkt und erreicht die Unterseite der Gateelektrode 4c. In diesem Falle wird die effektive Kanallänge des Transfergatetransistors 3 verrin­ gert, was zur Verstärkung des sogenannten Kurzkanal (short channel)-Effektes führt. Ein Weg zur Vermeidung dieser Pro­ bleme ist es, die Seitenwände 20a auf gegenüberliegenden Sei­ ten der Gateelektrode 4c gleichmäßig dicker zu machen. Jedoch dient das n⁻-Störstellengebiet 43b, das die LDD-Struktur bil­ det, zum Abschwächen der Feldstärke am pn-Übergang und damit zur Unterdrückung der Erzeugung heißer Ladungsträger, so daß seine Diffusionsbreite und Verunreinigungskonzentration prä­ zise gesteuert werden sollte. Die Breite der Seitenwand 20a, die ein Faktor der Steuerung der Diffusionsbreite des n⁻- Störstellengebietes 43b in selbstausrichtender Weise ist, sollte daher ebenfalls genau gesteuert werden. Daher ist es nicht möglich, die Breite (Dicke) der Seitenwand 20a ohne Be­ trachtung anderer Faktoren zu erhöhen. Mit anderen Worten führt ein thermisches Diffusionsverfahren, das zur Verringe­ rung von Kristalldefekten auf einer Substratoberfläche ange­ wendet wird, normalerweise zu einem Anwachsen des Kurzkanal­ effektes. Es ist daher schwierig, gleichzeitig Kristallde­ fekte in der Substratoberfläche zu verringern und effektiv dem Kurzkanaleffekt vorzubeugen.

Es ist Aufgabe der vorliegenden Erfindung, gleichzeitig den Kurzkanaleffekt in einem Feldeffekttransistor zu verhindern und die Kristalldefekte auf der Substratoberfläche zu vermin­ dern, damit die Transistorcharakteristiken eines Feldeffekt­ transistors zu verbessern und das Abfließen elektrischer Ladungen, die in einem mit einem Feldeffekttransistor verbun­ denen Kondensator bei Gebrauch in einer Speicherzelle in einem DRAM gespeichert sind, zu verhindern. Es ist weiter Aufgabe der Erfindung, die Diffusion von Verunreinigungen (Störstellen) in ein Gebiet unterhalb einer Gateelektrode bei der Ausbildung eines mit einem in der Speicherzelle eines DRAM verwendeten Kondensators verbundenen Störstellengebiet beim Verfahren der Herstellung eines Feldeffekttransistors zu verhindern.

Nach einem Aspekt der vorliegenden Erfindung ist in einem Feldeffekttransistor ein erstes Störstellengebiet, dessen eines Ende (Seite) mit einem Ende (Seite) des Kanalbereiches verbunden ist, in der Oberfläche eines Halbleitersubstrates gebildet. Ein zweites Störstellengebiet, dessen eines Ende (Seite) mit dem anderen Ende (Seite) des Kanalbereiches ver­ bunden ist und das eine größere maximale Tiefe als das erste Störstellengebiet hat, ist in der Oberfläche des Halbleiter­ substrates gebildet. Eine Gateelektrode ist auf dem Kanalge­ biet des Halbleitersubstrates mit einer dazwischenliegenden Gateisolierschicht gebildet. Eine erste Seitenwandisolier­ schicht ist auf der Seitenwand der Gateelektrode auf der Seite des ersten Störstellengebietes gebildet. Eine erste leitende Schicht, an die ein vorgegebenes Potential angelegt ist, steht im Kontakt mit der seitlichen Oberfläche der er­ sten Seitenwandisolierschicht und ist elektrisch mit dem er­ sten Störstellengebiet verbunden. Eine zweite Seitenwandiso­ lierschicht, die eine größere Breite (Dicke) als die erste Seitenwandisolierschicht hat, ist auf der Seitenwand der Gateelektrode auf der Seite des zweiten Störstellengebietes gebildet. Eine zweite leitende Schicht steht im Kontakt mit der seitlichen Oberfläche der zweiten Seitenwandisolier­ schicht und ist elektrisch mit dem zweiten Störstellengebiet verbunden.

Das zweite Störstellengebiet, dessen eines Ende im Kontakt mit dem anderen Ende des Kanalgebietes steht und dessen maxi­ male Tiefe größer als die des ersten Störstellengebietes ist, ist in der Oberfläche des Halbleitersubstrates gebildet, die zweite Seitenwandisolierschicht von größerer Breite (Dicke) als die erste Seitenwandisolierschicht ist auf der Seitenwand der Gateelektrode auf der Seite des zweiten Störstellengebie­ tes gebildet und die zweite leitende Schicht ist so gebildet, daß sie im Kontakt mit der seitlichen Oberfläche der zweiten Seitenwandisolierschicht steht und elektrisch mit dem zweiten Störstellengebiet verbunden ist, wodurch die Kristalldefekte, die im Kontaktbereich zwischen der zweiten leitenden Schicht und dem zweiten Störstellengebiet erzeugt sind, effektiv durch das zweite Störstellengebiet bedeckt werden. Nach einem weiteren Aspekt der Erfindung wird in einem Verfahren zur Herstellung eines Feldeffektelementes auf einem Halbleiter­ substrat mit einer dazwischenliegenden Isolierschicht eine Gateelektrode gebildet. Eine erste Isolierschicht wird auf dem Halbleitersubstrat und der Gateelektrode gebildet und ge­ ätzt, um eine erste Seitenwandisolierschicht auf dem Seiten­ wandabschnitt der Gateelektrode zu bilden. Ein erstes Stör­ stellengebiet wird durch Ionenimplantation von Verunreinigun­ gen unter Nutzung der ersten Seitenwandisolierschicht als Maske gebildet. Eine erste leitende Schicht und eine zweite Isolierschicht werden auf dem ersten Störstellengebiet mit der ersten Seitenwandisolierschicht gebildet und in eine vor­ gegebene Konfiguration strukturiert. Eine dritte Isolier­ schicht wird auf dem gesamten Halbleitersubstrat gebildet und anisotrop geätzt, um eine zweite Seitenwandisolierschicht auf dem Seitenwandbereich der ersten leitenden Schicht und dem Seitenwandbereich der ersten Seitenwandisolierschicht zu bil­ den. Eine mit Störstellen dotierte zweite leitende Schicht wird auf der zweiten Seitenwandisolierschicht und auf dem Halbleitersubstrat auf der Seite gebildet, auf der die zweite Seitenwandisolierschicht der Gateelektrode gebildet wird. Ein zweites Störstellengebiet wird durch Diffundieren der in die zweite leitende Schicht eingeführten Verunreinigungen in das Halbleitersubstrat durch Wärmebehandlung gebildet.

Die Gateelektrode wird auf dem Halbleitersubstrat mit der da­ zwischen vorgesehener Isolierschicht gebildet. Die erste Iso­ lierschicht wird auf dem Halbleitersubstrat und der Gateelek­ trode gebildet und geätzt, um die erste Seitenwandisolier­ schicht auf dem Seitenwandbereich der Gateelektrode zu bil­ den, das erste Störstellengebiet wird durch Ionenimplantation von Verunreinigungen unter Nutzung der ersten Seitenwandiso­ lierschicht als Maske gebildet, die erste leitende Schicht und die zweite Isolierschicht werden auf dem ersten Störstel­ lengebiet und der ersten Seitenwandisolierschicht gebildet und in eine vorgegebene Konfiguration strukturiert, die dritte Isolierschicht wird auf dem gesamten Halbleitersub­ strat gebildet und anisotrop geätzt, um die zweite Seiten­ wandisolierschicht auf der Seitenwand der ersten leitenden Schicht und auf dem Seitenwandabschnitt der ersten Seiten­ wandisolierschicht zu bilden, die mit Verunreinigungen (Störstellen) dotierte zweite leitende Schicht wird auf der zweiten Seitenwandisolierschicht und auf dem Halbleiter­ substrat auf der Seite der zweiten Seitenwandisolierschicht der Gateelektrode gebildet, und das zweite Störstellengebiet wird durch Diffundieren der in die zweite leitende Schicht eingeführten Verunreinigungen in das Halbleitersubstrat durch Wärmebehandlung gebildet, wobei die zweite Seitenwandisolier­ schicht das laterale (seitliche) Diffundieren der in die zweite leitende Schicht eingeführten Verunreinigungen zur Un­ terseite der Gateelektrode hin unterdrückt.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung eines Ausführungsbeispieles anhand der Figuren. Von den Figuren zeigen:

Fig. 1 eine Querschnittsdarstellung eines DRAM nach einer Ausführungsform,

Fig. 2A bis 2H Querschnittsdarstellungen zur Erklärung des Herstellungsprozesses eines Transfergate­ transistors der Speicherzellenanordnung und eines MOS-Transistors der peripheren Schal­ tung nach Fig. 1;

Fig. 3 eine Querschnittsdarstellung einer Speicherzelle eines herkörmlichen DRAM;

Fig. 4 eine Querschnittsdarstellung zur Erklärung des Diffusionszustandes, wenn die Source- /Drain-Gebiete, die mit dem Kondensator verbunden sind, nach Fig. 3, durch thermi­ sche Diffusion gebildet werden.

Nach Fig. 1 weist der DRAM eine Speicherzellenanordnung 101 und eine periphere Schaltung 102 auf. Die Speicherzellenan­ ordnung 101 enthält einen Transfergatetransistor 3 und einen Kondensator 10. Der Transfergatetransistor 3 enthält ein Paar von Source-/Drain-Gebieten 6a und 6b, die in der Oberfläche eines p-Siliziumsubstrates 1 gebildet sind und auf der Ober­ fläche des p-Siliziumsubstrates 1 mit dazwischenliegender Gateisolierschicht 5 gebildete Gateeleketroden 4b und 4c, die zwischen Source-/Drain-Gebieten 6a und 6b eingeschlossen sind. Jede der Gateelektroden 4b und 4c ist mit einer Isola­ tionsoxidationsschicht 20 und Seitenwänden 20a und 20b be­ deckt. Der Kondensator 10 hat einen Mehrschichtaufbau mit ei­ ner unteren Elektrode (Speicherknoten) 11, einer dielektri­ schen Schicht 12 und einer oberen Elektrode (Zellplatte) 13. Die untere Elektrode 11 weist ein Bodenteil 11a, das mit dem benachbart zur Feldoxidschicht 2 gebildeten Source-/Drain-Ge­ biet 6a verbunden ist, und einen stehenden Wandabschnitt 11b auf, der entlang des äußeren Randes des Bodenteiles 11a in vertikaler Richtung gebildet ist. Der stehende Wandabschnitt 11b der unteren Elektrode 11 gewährleistet effektiv eine be­ stimmte Kapazität, wenn die Speicherzellenanordnung 101 im Maßstab verkleinert wird, da sowohl die Innen- als auch die Außenflächen des stehenden Wandabschnittes 11b Kapazitäten bilden. Eine Bitleitung 15 ist mit einem Source-/Drain-Gebiet 6b des Transfergatetransistors 3 verbunden. Auf der Feldoxid­ schicht 2 sind Gateelektroden 4d und 4e gebildet, die mit ei­ ner Isolationsoxidschicht 20 bedeckt sind. Auf der oberen Elektrode 13 ist eine Zwischenschichtisolierschicht 22 gebil­ det, auf der mit den Elektroden 4b, 4c, 4d bzw. 4e korrespon­ dierende Verdrahtungsschichten 18 gebildet sind. Eine Schutz­ schicht 23 ist zur Bedeckung der Verdrahtungsschichten 18 ge­ bildet.

Die periphere Schaltung 102 weist MOS-Transistoren 30 des gleichen Leitungstyps auf. Genauer gesagt sind Source-/Drain- Gebiete 33a und 33b, die jeweils einem MOS-Transistor 30 ent­ sprechen, im p-Siliziumsubstrat 1 gebildet, und diese MOS- Transistoren sind voneinander durch Feldoxidschichten 2 iso­ liert. Eine Verdrahtungsschicht 16 ist mit dem Source-/Drain- Gebiet 33a verbunden, und eine Verdrahtungsschicht 17 ist auf dem Source-/Drain-Gebiet 33b gebildet. Verdrahtungsschichten 18 sind oberhalb der Verdrahtungsschichten 16 und 17 mit da­ zwischen vorgesehenen Kontaktsteckern 19 gebildet. Eine Gate­ elektrode 31 ist, zwischen einem Paar von Source-/Drain-Ge­ bieten 33a und 33b eingeschlossen, auf dem Substrat mit einer dazwischenliegenden Gateoxidschicht 32 gebildet. Eine Isola­ tionsoxidschicht 20 und Seitenwände 20a und 20b sind die Gateelektrode 31 bedeckend gebildet. Eine Isolationsoxid­ schicht 21 ist in einen Bereich zwischengeschaltet, in dem die Verdrahtungsschichten 16 und 17 einander überlappen.

Der DRAM nach der beschriebenen Ausführungsform ist wie oben beschrieben aufgebaut und unterscheidet sich vom herkörmli­ chen Aufbau durch die Seitenwand 20a und das Source-/Drain- Gebiet 6a. Die Breite der Seitenwand 20a ist größer gemacht als die der Seitenwand 20b, mit der die Bitleitung 15 verbun­ den ist, und das Source-/Drain-Gebiet 6a ist mit größerer Tiefe gebildet als das Source-/Drain-Gebiet 6b. Durch diese Anordnung wird es möglich, die Kristalldefekte, die im Ver­ bindungsbereich zwischen der unteren Elektrode 11 des Konden­ sators 12 und des Source-/Drain-Gebietes 6a erzeugt werden, im Source-/Drain-Gebiet 6a zu halten, um die nachteiligen Einflüsse, die durch die Kristalldefekte hervorgerufen wer­ den, zu reduzieren.

Das Herstellungsverfahren wird unter Bezugnahme auf die Fig. 2A bis 2H beschrieben. Zuerst wird, wie in Fig. 2A gezeigt, eine Oxidschicht 41 aus SiO₂ auf dem p-Siliziumsubstrat 1 ge­ bildet. Polysiliziumschichten, die als Gateelektroden 4c und 31 dienen, werden auf der Oxidschicht 41 gebildet und erhal­ ten Oxidschichten 42 aus SiO₂. Wie in Fig. 2B gezeigt, werden n⁻-Störstellengebiete 43 mit einer Konzentration von 1×10¹³ bis 3×10¹⁴/cm² beispielsweise durch Ionenimplantation von Arsen oder Phosphor gebildet. Wie in Fig. 2C gezeigt, wird ein Oxidfilm aus SiO₂ auf der gesamten Oberfläche gebildet und anisotrop geätzt, um Seitenwände 20b und Isolationsoxid­ schichten 20 zu bilden. Wie in Fig. 2D gezeigt, wird über dem n⁻-Störstellengebiet 43, mit dem der später beschriebene Kon­ densator der Speicherzelle verbunden werden wird und über der Gateelektrode 4c ein Resist 45 gebildet. Dann werden unter Nutzung des Resists 45 als Maske Arsenionen implantiert, um ein n⁺-Störstellengebiet 44 mit einer Störstellenkonzentra­ tion von beispielsweise 1×10¹⁵ bis 6×10¹⁶/cm² zu bilden. Wie in Fig. 2E gezeigt, bilden die n⁻-Störstellengebiete 43 und die n⁺-Störstellengebiete 44 Source-/Drain-Gebiete 6b, 33a und 33b. Die auf den Source-/Drain-Gebieten 6b, 33a bzw. 33b gebildeten Oxidschichten werden durch RIE (reaktives Ionen­ ätzen) entfernt. Eine Polysiliziumschicht und eine Isolati­ onsoxidschicht 21 aus SiO₂ werden überall gebildet und in eine vorgegebene Konfiguration strukturiert, um eine Bitlei­ tung 15 und eine Isolationsoxidschicht 21 über dem Source- /Drain-Gebiet 6b und eine Verdrahtungsschicht 16 und eine Isolationsoxidschicht 21 über dem Source-/Drain-Gebiet 33a zu bilden. In die Bitleitung 15 und die Verdrahtungsschicht 16 sind Arsenionen implantiert worden. Dann wird, wie in Fig. 2F gezeigt, überall eine SiO₂-Schicht gebildet und anisotrop ge­ ätzt, um Seitenwände 21a und 20a auf den Seitenwänden der Bitleitung 16 und der Verdrahtungsschicht 16 bzw. auf den Seitenwandteilen der Gateelektroden 4c und 31 zu bilden. Im Ergebnis dessen sind die Seitenwände 20a und 20b auf einander gegenüberliegenden Seitenwandabschnitten der Gateelektroden 4c und 31 so konfiguriert, daß die Seitenwand 20a breiter als die Seitenwand 20b ist. Danach werden, wie in Fig. 2G ge­ zeigt, das Bodenteil 11a und die Verdrahtungsschicht 17, die die untere Elektrode des Kondensators bilden, durch Implanta­ tion von P (Phosphor) in die Polysiliziumschicht auf dem n^-- Störstellengebiet 43 bzw. dem Source-/Drain-Gebiet 33b gebil­ det. Dann wird, wie in Fig. 2H gezeigt, der in das Bodenteil 11a injizierte Phosphor durch thermische Diffusion in das n^-- Störstellengebiet 43 (siehe Fig. 2G) diffundiert, das mit den Bodenteil 11a verbunden ist. Diese thermische Diffusion wird beispielsweise bei 850°C über 5 h ausgeführt. Im Ergebnis dessen wird das Source-/Drain-Gebiet 6a gebildet. Vergleicht man die Seitenwände 20a und 20b, die entsprechend dem Ausfüh­ rungsbeispiel gebildet sind, so ist 20a beispielsweise mit einer Breite S₁ von 1000 A und 20b mit einer Breite S₂ von 1500 bis 2000 A gebildet. Wie im vorangehenden beschrieben, verhindert die Seitenwand 20a mit vergrößerter Breite auch dann, daß sich die Diffusion jenseits des Störstellengebietes 43 ausweitet und damit die Bildung eines Source-/Drain-Gebie­ tes 6a unter der Gateelektrode 4c, wenn die thermische Diffu­ sionstiefe des in das Bodenteil 11a injizierten Phosphors groß ist. Der problematische Kurzkanaleffekt infolgedessen, daß die effektive Kanallänge in dem Falle verringert wird, daß das Source-/Drain-Gebiet 6a, das mit dem die untere Elek­ trode eines Kondensators bildenden Bodenteil 11a verbunden ist, so gebildet ist, daß es infolge thermischer Diffusion große Tiefe aufweist, kann damit effektiv verhindert werden. Im Ergebnis dessen ist es möglich, gleichzeitig den Kurz­ kanaleffekt und Kristallstörungen in einem Verbindungsbereich zwischen dem Kondensator und dem Störstellengebiet, mit dem der Kondensator verbunden ist, zu vermeiden, was normaler­ weise schwer zu erreichen ist. Das Source-/Drain-Gebiet 6a ist so gebildet, daß es eine Diffusionstiefe x₂ von bei­ spielsweise 1500 bis 2000 A aufweist, und das Source-/Drain- Gebiet 6b ist so gebildet, daß es eine Diffusionstiefe von beispielsweise 1000 A aufweist. Obgleich im Ausführungsbei­ spiel beide Source-/Drain-Gebiete 6a und 6b LDD-Struktur ha­ ben, ist die vorgeschlagene Lösung darauf nicht beschränkt, und es braucht nur das Source-/Drain-Gebiet 6a LDD-Struktur zu haben. Wie oben beschrieben, wird nach Bildung der Seiten­ wand und der thermischen Diffusionsschicht der DRAM nach Fig. 1 durch mehrere Prozesse gebildet. Im DRAM entsprechend dem Ausführungsbeispiel können Kristallstörungen im Verbindungs­ bereich zwischen Kondensator 10 und Source-/Drain-Gebiet 6a effektiv verringert werden und der Kurzkanaleffekt des Trans­ fergatetransistors 3 ebenso effektiv verhindert werden, indem die Dicke der Seitenwand 20a groß gemacht und das mit dem Kondensator 10 verbundene Source-/Drain-Gebiet 6a durch ther­ mische Diffusion mit einer großen Tiefe ausgebildet wird. Im Ergebnis dessen ist es effektiv möglich, das Abfließen (leakage) im Kondensator 10 gespeicherter elektrischer Ladun­ gen zu verhindern und damit die Auffrischcharakteristik und die Transistorcharakteristik des Transfergatetransistors 3 zu verbessern.

Wie im vorangehenden beschrieben, wird im vorliegenden Feld­ effektelement, wobei ein erstes Störstellengebiet mit einem Ende (Seite) in Kontakt mit einem Ende (Seite) des Kanalge­ bietes und ein zweites Störstellengebiet mit einem Ende (Seite) in Kontakt mit dem anderen Ende (Seite) des Kanalge­ bietes steht und eine maximale Tiefe hat, die größer als die des ersten Störstellengebietes ist, auf der Oberfläche des Halbleitersubstrates gebildet sind, eine Gateelektrode auf dem Kanalgebiet des Halbleitersubstrates mit einer dazwi­ schengelegten Gateisolierschicht gebildet, eine erste Seiten­ wandisolierschicht auf der Seitenwand der Gatelektrode auf der Seite des ersten Störstellengebietes gebildet, eine erste leitende Schicht, an die ein vorgegebenes Potential angelegt wird, in Kontakt mit der Seitenoberfläche der ersten Seiten­ wandisolierschicht und in elektrischem Kontakt zum ersten Störstellengebiet gebildet, eine zweite Seitenwandisolier­ schicht mit einer größeren Breite als die erste Seitenwandi­ solierschicht auf der Seitenwand der Gateelektrode auf der Seite des zweiten Störstellengebietes gebildet und eine zweite leitende Schicht so gebildet, daß sie in Kontakt mit der Seitenoberfläche der zweiten Seitenwandisolierschicht und in elektrischer Verbindung zum zweiten Störstellengebiet steht. Dadurch werden im Kristall im Verbindungsbereich zwi­ schen der zweiten leitenden Schicht und dem zweiten Störstel­ lengebiet erzeugte Defekte effektiv durch das zweite Stör­ stellengebiet bedeckt, wodurch effektiv die Kristalldefekte auf der Substratoberfläche verringert werden.

Das Verfahren zur Herstellung des Feldeffektelementes enthält die Schritte des Bildens einer Gateelektrode auf einem Halb­ leitersubstrat mit einer dazwischengelegten Isolierschicht, des Bildens einer ersten Isolierschicht auf dem Halbleiter­ substrat und der Gateelektrode und des Ätzens derselben zur Ausbildung einer ersten Seitenwandisolierschicht auf dem Sei­ tenwandabschnitt der Gateelektrode, des Implantierens von Verunreinigungsionen unter Nutzung der ersten Seitenwandiso­ lierschicht als Maske zur Ausbildung eines ersten Störstel­ lengebietes, des Bildens einer ersten leitenden Schicht und einer zweiten leitenden Schicht über dem ersten Störstellen­ gebiet und der ersten Seitenwandisolierschicht und des Struk­ turierens derselben in eine vorgegebene Konfiguration, des Ausbildens einer dritten Isolierschicht auf dem gesamten Halbleitersubstrat und des Ätzens derselben zur Ausbildung einer zweiten Seitenwandisolierschicht auf dem Seitenwandab­ schnitt der ersten leitenden Schicht und auf dem Seiten­ wandabschnitt der ersten Seitenwandisolierschicht, des Aus­ bildens einer störstellendotierten zweiten leitenden Schicht auf der zweiten Seitenwandisolierschicht und auf dem Halblei­ tersubstrat auf der Seite der zweiten Seitenwandisolier­ schicht der Gateelektrode und des Diffundierens der in die zweite leitende Schicht injizierten Störstellen in das Halb­ leitersubstrat durch thermische Behandlung zur Ausbildung eines zweiten Störstellengebietes, wobei die zweite Seiten­ wandisolierschicht die in die zweite leitende Schicht inji­ zierten Störstellen vom lateralen Diffundieren zur Unterseite der Gateelektrode hin abhält, wodurch effektiv das Auftreten eines Kurzkanaleffektes verhindert wird.

Claims (11)

1. Feldeffekttransistor mit
einem ersten Störstellengebiet (6b), das in einer Oberfläche eines Halbleitersubstrates (1) gebildet ist und auf einer Seite in Kontakt mit einer Seite des Kanalbereiches steht,
einem zweiten Störstellengebiet (6a), das in der Oberfläche des Halbleitersubstrates (1) gebildet ist und mit einer Seite im Kontakt mit der anderen Seite des Kanalbereiches steht und eine größere maximale Tiefe als das erste Störstellengebiet aufweist,
einer Gateelektrode (4c), die auf dem Kanalbereich des Halb­ leitersubstrates mit einer dazwischenliegenden Gateisolier­ schicht (5) gebildet ist,
einer ersten Seitenwandisolierschicht (20b), die auf der Sei­ tenwand der Gateelektrode auf der Seite des ersten Störstel­ lengebietes gebildet ist,
einer ersten leitenden Schicht (15), an die ein vorgegebenes Potential angelegt wird und die im Kontakt mit der Seiten­ oberfläche der ersten Seitenwandisolierschicht steht und elektrisch mit dem ersten Störstellengebiet verbunden ist,
einer zweiten Seitenwandisolierschicht (20a), die auf der Seitenwand der Gateelektrode auf der Seite des zweiten Stör­ stellengebietes gebildet ist und eine größere Breite als die erste Seitenwandisolierschicht aufweist, und
einer zweiten leitenden Schicht (11), die im Kontakt mit der Seitenoberfläche der zweiten Seitenwandisolierschicht steht und elektrisch mit dem zweiten Störstellengebiet verbunden ist.

2. Feldeffekttransistor nach Anspruch 1, dadurch gekennzeich­ net, daß die erste leitende Schicht (15) unter der zweiten leitenden Schicht (11) und so gebildet ist, daß ein Teil da­ von sich über die Gateelektrode (4c) erstreckt.

3. Feldeffekttransistor nach Anspruch 1 oder 2, dadurch ge­ kennzeichnet, daß die zweite leitende Schicht so gebildet ist, daß ein Teil davon sich über die Gateelektrode (4c) und die erste leitende Schicht (15) erstreckt.

4. Feldeffekttransistor nach einem der Ansprüche 1 bis 3, da­ durch gekennzeichnet, daß das zweite Störstellengebiet ein Störstellengebiet (6a) einschließt, von dem mindestens ein Teil durch thermische Diffusion von Verunreinigungen gebildet ist.

5. Feldeffekttransistor nach einem der Ansprüche 1 bis 4, da­ durch gekennzeichnet, daß ein Seitenbereich des zweiten Stör­ stellengebietes (6a) nahe der Oberfläche des Halbleitersub­ strates auf der Seite der Gateelektrode sich zur Unterseite der zweiten Seitenwandisolierschicht (20a) erstreckt.

6. Feldeffekttransistor nach einem der Ansprüche 1 bis 5, da­ durch gekennzeichnet, daß die zweite leitende Schicht (11) einen flachen Teil (11a), von dem ein Teil sich mit einer da­ zwischenliegenden Isolierschicht über die Gateelektrode er­ streckt, und einen stehenden Wanddteil (11b), der sich von der Oberfläche des flachen Teiles aufwärts erstreckt und so gebildet ist, daß er einen Öffnungsbereich einer vorgegebenen Konfiguration umschließt, aufweist.

7. Feldeffekttransistor nach Anspruch 6, dadurch gekennzeich­ net, daß die erste leitende Schicht (15) in einer niedrigeren Position als die durch das Oberteil des stehenden Wanddteils (11b) der zweiten leitenden Schicht gebildete Oberfläche ge­ bildet ist.

8. DRAM unter Verwendung eines Feldeffekttransistors nach ei­ nem der Ansprüche 1 bis 7 mit einem Speicherbereich mit einer Mehrzahl von Speicherzellen, von denen jede einen Transfer­ gatetransistor (3) und einen Kondensator (10) enthält, mit
einem Halbleitersubstrat (1) mit einer Hauptoberfläche,
einer Mehrzahl von Wortleitungen (4a, 4b, 4c, 4d), die sich parallel auf der Hauptoberfläche des Halbleitersubstrates (1) erstrecken,
einer Mehrzahl von Bitleitungen (15), die die Wortleitungen kreuzen,
einer Mehrzahl von Speicherzellen (3, 10), die in der Nähe der Wortleitungen und der Bitleitungen angeordnet sind und von denen jede enthält:
einen Transfergatetransistor (3) mit
einem ersten Störstellengebiet (6b), das auf der Ober­ fläche des Halbleitersubstrates gebildet ist und mit einer Seite in Kontakt mit einer Seite eines Kanalbereiches steht,
einem zweiten Störstellengebiet (6a), das auf der Ober­ fläche des Halbleitersubstrates gebildet ist und mit einer Seite im Kontakt mit der anderen Seite des Kanalbereiches steht und das eine größere maximale Tiefe als das erste Stör­ stellengebiet aufweist,
einer Gateelektrode (4c), die auf dem Kanalbereich des Halbleitersubstrates mit einer dazwischenliegenden Gateiso­ lierschicht (5) gebildet ist,
einer ersten Seitenwandisolierschicht (20b), die auf der Seitenwand der Gateelektrode auf der Seite des ersten Stör­ stellengebietes gebildet ist, und
einer zweiten Seitenwandisolierschicht (20a), die auf der Seitenwand der Gateelektrode auf der Seite des zweiten Störstellengebietes gebildet ist und eine größere Breite als die erste Seitenwandisolierschicht aufweist, und
einen Kondensator (10) , der zwischen einander benachbarten Bitleitungen angeordnet ist und enthält:
eine erste Elektrodenschicht (11), die im Kontakt mit der Seitenoberfläche der ersten Seitenwandisolierschicht des Transfergatetransistors steht und elektrisch mit dem zweiten Störstellengebiet verbunden ist,
eine dielektrische Schicht (12), die die Oberfläche der ersten Elektrodenschicht bedeckt,
eine zweite Elektrodenschicht (13), die die Oberfläche der dielektrischen Schicht (12) bedeckt,
wobei jede der Bitleitungen (15) im Kontakt mit der Seiten­ oberfläche der ersten Seitenwandisolierschicht (20b) steht und elektrisch mit dem ersten Störstellengebiet (6b) verbun­ den ist.

9. DRAM nach Anspruch 8, dadurch gekennzeichnet, daß der Kon­ densator einen Kondensator einschließt, von dem ein Teil in einer Position oberhalb der Bitleitungen (15) gebildet ist.

10. Verfahren zur Herstellung eines Feldeffektelementes, das ein erstes Störstellengebiet und ein zweites Störstellenge­ biet in der Oberfläche eines Halbleitersubstrates, eine auf einem durch das erste und das zweite Störstellengebiet gebil­ deten Kanalbereich mit einer dazwischenliegenden Gateisolier­ schicht gebildete Gateelektrode, eine auf der Seitenwand der Gatelektrode gebildete Seitenwandisolierschicht, eine erste leitende Schicht im Kontakt mit der Seitenwandisolierschicht und in elektrischer Verbindung mit dem ersten Störstellenge­ biet und eine zweite leitende Schicht im Kontakt mit der Sei­ tenwandisolierschicht und in elektrischer Verbindung mit dem zweiten Störstellengebiet enthält, mit den Schritten:
Bilden einer Gateelektrode (4c) auf dem Halbleitersubstrat (1) mit einer dazwischengelegten Isolierschicht,
Bilden einer ersten Isolierschicht auf dem Halbleitersubstrat und auf der Gateelektrode und Ätzen derselben zur Ausbilden einer ersten Seitenwandisolierschicht (20b) auf dem Seiten­ wandbereich der Gateelektrode,
Bilden eines ersten Störstellengebietes (6b) durch Implantie­ ren von Verunreinigungsionen unter Nutzung der ersten Seiten­ wandisolierschicht als Maske,
Bilden einer ersten leitenden Schicht und einer zweiten Iso­ lierschicht auf dem ersten Störstellengebiet und der ersten Seitenwandisolierschicht und Strukturieren derselben in eine vorgegebene Konfiguration,
Bilden einer dritten Isolierschicht auf dem gesamten Halblei­ tersubstrat und anisotropes Ätzen derselben zur Ausbildung einer zweiten Seitenwandisolierschicht (20a) auf dem Seiten­ wandbereich der ersten leitenden Schicht und auf dem Seiten­ wandbereich der ersten Seitenwandisolierschicht,
Bilden einer mit Verunreinigungen dotierten zweiten leitenden Schicht (11a) auf der zweiten Seitenwandisolierschicht und auf dem Halbleitersubstrat auf der Seite, wo die zweite Sei­ tenwandisolierschicht der Gateeleketrode gebildet ist, und
Bilden eines zweiten Störstellengebietes (6a) durch Diffun­ dieren der in die zweite leitende Schicht eingebrachten Ver­ unreinigungen in das Halbleitersubstrat durch eine Wärmebe­ handlung.

11. Verfahren nach Anspruch 10, dadurch gekennzeichnet, daß der Schritt des Bildens eines zweiten Störstellengebietes einen Schritt des Bildens des zweiten Störstellengebietes mit einer größeren maximalen Tiefe als der des ersten Störstel­ lengebietes enthält.
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