DE4113962A1

DE4113962A1 - Halbleitereinrichtung und herstellungsverfahren fuer diese

Info

Publication number: DE4113962A1
Application number: DE4113962A
Authority: DE
Inventors: Kaoru Motonami; Natsuo Ajika; Atsushi Hachisuka; Yoshinori Okumura; Yasushi Matsui
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1990-05-02
Filing date: 1991-04-29
Publication date: 1991-11-14
Anticipated expiration: 2011-04-30
Also published as: KR940008570B1; US5173752A; KR910020932A; DE4113962C2; JPH04212448A; JP2934325B2

Description

Die Erfindung betrifft Halbleitereinrichtungen für Halbleiterspei cher und deren Peripherieschaltkreise sowie ein Herstellungsverfah ren für diese. Die Erfindung betrifft genauer gesagt die Herstellung einer Halbleitereinrichtung mit einer Verdrahtungsschicht zur Bil dung von Kontakten mit Source/Drain-Bereichen eines MOS-Feldef fekttransistors (Metall Oxide Semiconductor = Metall-Oxid-Halblei ter) und ein Verfahren zur effektiven Herstellung dieser Einrich tung.

In verschiedenen Halbleiterspeichern wie DRAMs (dynamische Direktzu griffsspeicher) und deren Peripherieschaltkreisen ist eine Struktur mit einer Verdrahtungsschicht verwendet worden, die Kontakte mit Source/Drain-Bereichen auf der Oberfläche eines Feldeffekttransi stors herstellt.

Unter Bezugnahme auf die Fig. 1A bis 1J werden nun die Schritte zur Herstellung einer herkömmlichen Halbleitereinrichtung beschrieben, wobei der Speicherzellenbereich eines DRAM als Beispiel herangezogen wird.

Zuerst wird auf der Hauptoberfläche eines p-Halbleitersubstrats 1 ein Feldisolierfilm 2 durch ein sogenanntes LOCOS-Verfahren (Local oxidation of Silicon = lokale Oxidation von Silizium) geschaffen, um einen aktiven Bereich zu isolieren und abzutrennen. Anschließend werden auf der Oberfläche des Halbleitersubstrats 1 nacheinander ein Gate-Isolierfilm 3, eine durch ein CVD-Verfahren geschaffene poly kristalline Siliziumschicht 4 und ein Isolierfilm 5 gebildet. Nun wird auf der Oberfläche des Isolierfilms eine Photolackmaske 6 ge bildet und dieser durch Photolithographie ein vorbestimmtes Muster aufgeprägt (Fig. 1A).

Anschließend werden der Isolierfilm 5, die polykristalline Silizium schicht 4 und der Gate-Isolierfilm 3 mit Ausnahme der Abschnitte un ter der Photolackmaske 6 aufeinanderfolgend und selektiv durch Atzen entfernt, um eine Gate-Elektrode 7 zu schaffen. Nun wird die gesamte Oberfläche des Halbleitersubstrats 1 mit n-Störstellenionen wie Phosphor oder Arsen bestrahlt, um unter Verwendung der Gate-Elek trode 7 als Maske n-Störstellenbereiche 8 niedriger Konzentration zu bilden (Fig. 1B).

Anschließend wird auf der gesamten Oberfläche des Halbleitersub strats 1 ein Isolierfilm 9 abgeschieden (Fig. 1C) .

Dann werden auf beiden Seiten der Gate-Elektrode durch anisotropes Ätzen des Isolierfilmes 9 Seitenwandabstandshalter 10 geschaffen. Nun wird die gesamte Oberfläche des Halbleitersubstrats 1 mit n- Störstellenionen wie Phosphor oder Arsen bestrahlt, um n-Störstel lenbereiche 11 hoher Konzentration zu bilden, wobei die Gate-Elek trode 7 und die Seitenwandabstandshalter 10 als Masken verwendet werden (Fig. 1D).

Anschließend werden auf der gesamten Oberfläche des Halbleitersub strats 1 nacheinander eine Grenzmetallschicht 12 und eine Metallver drahtungsschicht 13 gebildet und dann durch Musterung eine Photo lackmaske 14 geschaffen (Fig. 1E). Dann werden die Metallverdrah tungsschicht 13 und die Grenzmetallschicht 12 mit Ausnahme der Ab schnitte unter der Photolackmaske 14 durch Atzen entfernt. Nun wird die Photolackmaske 14 entfernt (Fig. 1F) und dann ein Zwischen schichtisolierfilm 15 auf der gesamten Oberfläche des Halbleitersub strats 1 gebildet. Auf dessen Oberfläche wird eine Photolackmaske 16 zur Schaffung von Kontaktlöchern geschaffen und dieser ein Muster aufgeprägt (Fig. 1G). Durch Ätzen des Zwischenschichtisolierfilms 15 in diesem Zustand werden Kontaktlöcher 17 gebildet. Anschließend wird die Photolackmaske 16 entfernt (Fig. lH).

Dann wird eine mit Störstellen dotierte polykristalline Silizium schicht 18 durch das CVD-Verfahren auf der gesamten Oberfläche des Halbleitersubstrats 1 gebildet und auf deren Oberfläche eine Photo lackmaske mit vorbestimmtem Muster geschaffen (Fig. 1I). Durch Ätzen der polykristallinen Siliziumschicht lS in diesem Zustand wird das Mustern der Verdrahtung ausgeführt. Anschließend wird die Photolack maske 19 entfernt (Fig. 1J).

In der durch die oben beschriebenen Schritte geschaffenen Speicher zelle dienen die Gate-Elektroden 7 als Wortleitung und die Metall verdrahtungsschicht 13 als Bitleitung. Die polykristalline Silizium schicht 18 dient als untere Elektrode (Speicherknoten) eines (nicht dargestellten) Kondensators, der in den nachfolgenden Schritten ge bildet wird. Die Position des Kontaktbereiches 20 zwischen den n-Störstellendiffusionsbereichen 11 hoher Konzentration und der poly kristallinen Siliziumschicht 18 wird durch Mustern und Ätzen der Photolackmaske 16 ausgeführt. Die Breiten s₁ und s₂ der linken und rechten Seitenwandabstandshalter 10 auf der Oberfläche des Halblei tersubstrats 1 sind ungefähr gleich, wobei nur auf der Seite der po lykristallinen Siliziumschicht 18 ein Zwischenschichtisolierfilm 15 mit der Breite s₃ geschaffen wird. Entsprechend ist auf der Oberflä che des Halbleitersubstrats 1 der Abstand zwischen dem Kontaktbe reich 21 und dem n-Störstellendiffusionsbereich 11 hoher Konzentra tion um s₃ geringer als der Abstand zwischen dem Kontaktbereich 20 und dem n-Störstellendiffusionsbereich 11. Durch die auf diese Weise größere Distanz zwischen dem Kontaktbereich 20 und der Gate-Elek trode 7 wird eine Verschlechterung der Eigenschaften, die durch eine Diffusion der Störstellen in der dotierten polykristallinen Silizi umschicht 18 in den aktiven Bereich verursacht wird, verhindert.

Das herkömmliche Herstellungsverfahren für die Halbleitereinrichtung weist jedoch die folgenden Nachteile auf.

Ist wie in Fig. 2A dargestellt das Muster der Photolackmaske 16 auf grund eines Musterungsfehlers während des Photolithographieschrittes mit der Photolackmaske 16 zur Bildung der Kontaktlöcher 17 verscho ben, so ergibt sich der Zustand von Fig. 2B (entsprechend Fig. 1I des Standes der Technik) und dann der Zustand von Fig. 2C (entsprechend Fig. 1J). Überschreitet der Musterungsfehler der Pho tolackmaske 16 den Wert s₃ von Fig. 1J, so wird in diesem Fall der Abstand s₄ zwischen dem Kontaktbereich 20 und der Gate-Elektrode 7 auf der Oberfläche des Halbleitersubstrats 1 geringer als s₂ aus Fig. 1J, wie in Fig. 2C gezeigt ist. Da der Abstand s₄ kleiner als der Abstand s₁ zwischen dem Kontaktbereich 21 und der Gate-Elektrode 7 ist, wird die Verschlechterung der Eigenschaften aufgrund einer Diffusion von Störstellen, mit denen die polykristalline Silizium schicht 18 dotiert ist, in den aktiven Bereich zu einem ernsten Pro blem.

Genauer gesagt diffundieren die Störstellen, mit denen die polykri stalline Siliziumschicht 18 dotiert ist, in den aktiven Bereich des Halbleitersubstrats 1 und erreichen den n-Störstellenbereich 8 nied riger Konzentration. Damit steigt dessen Konzentration an. Daher wird der Freigabeffekt des elektrischen Feldes, der durch eine mode rate Konzentrationsänderung der Source/Drain-Bereiche in der Nähe des Kanalbereiches realisiert wird, vermindert und damit steigt der Spitzenwert des elektrischen Feldes an.

Wird statt der polykristallinen Siliziumschicht 18 eine Metallver bindung benutzt, so diffundieren keine Störstellen. Da der Abstand zwischen der Metallverdrahtung und der polykristallinen Silizium schicht 18 der Gate-Elektrode 7 jedoch klein wird, kann sich die Isolierung zwischen diesen verschlechtern. Im schlimmsten Fall kann es damit zu einem Kurzschluß kommen, wodurch die gesamte Einrichtung defekt wird. Wird die Metallverdrahtungsschicht so positioniert, daß sie in Kontakt mit der Oberfläche des n-Störstellenbereiches 8 nied riger Konzentration steht, so kann es zu einem sogenannten Alloy- Spike (Legierungsbildung) kommen. Hierbei reagiert die Metallver drahtungsschicht durch den n-Störstellendiffusionsbereich 8 niedri ger direkt mit dem Silizium im Halbleitersubstrat 1. Tritt eine Le gierungsbildung auf, so wird die Isolierung zwischen der Metallver drahtungsschicht und dem Halbleitersubstrat verschlechtert.

Aufgabe der Erfindung ist es, eine Halbleitereinrichtung mit einem Kontaktloch, das durch Selbstausrichtung gebildet und von Fehlern bei der Musterung einer Photolackmaske nicht beeinflußt wird sowie ein Herstellungsverfahren hierfür zu schaffen.

Die erfindungsgemäße Halbleitereinrichtung weist ein Halbleitersub strat mit einem aktiven Bereich eines ersten Leitfähigkeitstyps in der Nähe seiner Oberfläche, eine auf der Oberfläche des aktiven Be reiches des Halbleitersubstrats gebildete Gate-Elektrode, wobei sich ein Gate-Isolierfilm zwischen diesen befindet, einen ersten Isolier film, der die Deckfläche der Gate-Elektrode bedeckt und Störstellen diffusionsbereiche eines zweiten Leitfähigkeitstyps , die in der Nähe der Oberfläche des Halbleitersubstrats gebildet sind und sich von unmittelbar unterhalb der linken und rechten Seiten der Gate- Elektrode aus nach außen erstrecken, auf. Ein Paar zweiter Isolier filme ist auf den linken und rechten Seiten der Gate-Elektrode abge schieden und auf den Oberflächen von einem Isolierfilm des Paares von zweiten Isolierfilmen und einem der Störstellenbereiche, die sich auf einer Seite der Gate-Elektrode befinden, ist eine erste Leiterschicht geschaffen. Wenigstens auf der Oberfläche des zweiten Isolierfilms auf der Seite, auf der die erste Leiterschicht gebildet ist, ist ein dritter Isolierfilm geschaffen. Auf der Oberfläche des dritten Isolierfilme und der Oberfläche des Störstellendiffusionsbe reiches auf der Seite, auf der der dritte Isolierfilm gebildet ist, ist eine zweite Leiterschicht geschaffen.

In der Halbleitereinrichtung entsprechend der vorliegenden Erfindung ist der Abstand zwischen der zweiten Leiterschicht und der Gate- Elektrode größer als der Abstand zwischen der ersten Leiterschicht und der Gate-Elektrode gebildet. Wird die erste Leiterschicht durch eine Metallverdrahtungsschicht und die zweite Leiterschicht durch eine mit Störstellen dotierte polykristalline Siliziumschicht gebil det, so kann daher eine Verschlechterung der Eigenschaften aufgrund der Diffusion von Störstellen von der zweiten Leiterschicht in den aktiven Bereich, d. h. ein Anstieg des Spitzenwertes der elektrischen Feldstärke unterdrückt werden. Selbst wenn eine Metallverdrahtungs schicht als zweite Leiterschicht verwendet wird, können Nachteile wie Kurzschlüsse aufgrund kleiner Abstände zwischen der zweiten Lei terschicht und der Gate-Elektrode oder einer Reaktion des Metalles in der zweiten Leiterschicht durch den Störstellendiffusionsbereich hindurch mit dem Silizium im Halbleitersubstrat verhindert werden, da der Abstand zwischen der zweiten Leiterschicht und der Gate-Elek trode auf sichere Weise größer als wenigstens die Dicke des zweiten Isolierfilms gemacht werden kann.

Im Verfahren zur Herstellung der Halbleitereinrichtung in Überein stimmung mit der Erfindung wird wenigstens eine Gate-Elektrode, de ren Deckfläche mit einem ersten Isolierfilm bedeckt ist, auf einem aktiven Bereich eines ersten Leitfähigkeitstyps eines Halbleitersub strats gebildet, wobei sich ein Gate-Isolierfilm zwischen diesen be findet. Dann wird ein Isolierfilm auf der gesamten Oberfläche des Halbleitersubstrats abgeschieden und ein anisotropes Ätzen ausge führt, um ein Paar von zweiten Isolierfilmen auf den linken und rechten Seiten der Gate-Elektrode zu schaffen. Anschließend wird die gesamte Oberfläche des Halbleitersubstrats mit Störstellenionen ei nes zweiten Leitfähigkeitstyps bestrahlt, um Störstellendiffusions bereiche zu bilden, wobei die Gate-Elektrode oder die Gate-Elektrode und der zweite Isolierfilm als Masken benutzt werden. Dann wird eine erste Leiterschicht, deren Deckfläche mit einem Isolierfilm bedeckt ist, selektiv so gebildet, daß sie sich von wenigstens einer vorbe stimmten Position auf der Oberfläche der Gate-Elektrode zur Oberflä che von einem Isolierfilm des Paares zweiter Isolierfilme und zur Oberfläche des hierzu benachbarten Störstellendiffusionsbereiches erstreckt.

Anschließend wird auf der gesamten Oberfläche des Halbleitersub strats ein Isolierfilm abgeschieden und ein anisotropes Ätzen ausge führt, um einen dritten Isolierfilm auf Endbereichen der Gate-Elek trode auf der zweiten Leiterschicht und auf der Oberfläche von einem Isolierfilm des Paares erster Isolierfilme, auf dessen Oberfläche die erste Leiterschicht nicht gebildet ist, zu schaffen. Dann wird eine zweite Leiterschicht wenigstens auf der Oberfläche des dritten Isolierfilms und auf der Oberfläche von einem der Störstellendiffu sionsbereiche, auf dem die erste Leiterschicht nicht gebildet ist, selektiv geschaffen.

Der dritte Isolierfilm kann gebildet werden, indem die Stelle auf dem Halbleitersubstrat, an der die erste Leiterschicht gebildet wer den soll, mit einer Photolackmaske bedeckt, bevor die erste Leiter schicht geschaffen wird, eine Isolierschicht auf der gesamten Ober fläche des Halbleitersubstrats abgeschieden und anisotropes Ätzen derselben ausgeführt wird.

In Übereinstimmung mit dem Herstellungsverfahren für die Halbleiter einrichtung in Übereinstimmung mit der Erfindung kann der Kontaktbe reich zwischen der zweiten Leiterschicht und der Oberfläche des Störstellendiffusionsbereiches in Selbstausrichtung geschaffen wer den, indem auf der Oberfläche von einem Isolierfilm des Paares zwei ter Isolierfilme ein dritter Isolierfilm geschaffen wird. Daher kann die Position des Kontaktbereiches unabhängig vom Einfluß eines Mu sterungsfehlers der Photolackmaske bestimmt werden. Damit kann die Halbleitereinrichtung mit der oben beschriebenen Struktur mit hoher Effizienz hergestellt werden.

Bevorzugterweise ist der dritte Isolierfilm aus einem Material ge schaffen, das bezüglich des Ätzens eine höhere Selektivität als das Material des ersten Isolierfilms aufweist. Dies unterdrückt die Ver minderung der Dicke des ersten Isolierfilms während des anisotropen Ätzens zur Bildung des dritten Isolierfilms.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1A bis 1J Querschnitte, die in dieser Reihenfolge die Schritte zur Herstellung eines Speicherzellenbereiches eines herkömmlichen DRAM darstellen;

Fig. 2A bis 2C Querschnitte in verschiedenen Herstellungsstufen zur Erläuterung von Schwierigkeiten beim Verfahren zur Herstellung des Speicherzellenbereiches des herkömmlichen DRAM, wenn die Photolackmaske verschoben ist;

Fig. 3A einen vergrößerten Querschnitt des Hauptbereiches einer Halbleitereinrichtung in Übereinstimmung mit einer ersten Ausführungsform der Erfindung;

Fig. 3B eine teilweise Vergrößerung von Fig. 3A;

Fig. 4A bis 4J Querschnitte, die in dieser Reihenfolge die Schritte zur Herstellung einer Halbleitereinrichtung in Übereinstimmung mit der ersten Ausführungsform der Erfindung darstellen;

Fig. 5A bis 5C Querschnitte entsprechend den Fig. 4H, 4I bzw. 4J zur Erläuterung von Schwierigkeiten, die verursacht werden, wenn in der ersten Ausführungsform der Erfindung ein Isolierfilm 5 und ein Isolierfilm 24 aus Materialien geschaffen werden, die bezüglich des Ätzens dieselbe Selektivität aufweisen;

Fig. 6A bis 6G Querschnitte, die in dieser Reihenfolge die Schritte zur Herstellung einer Halbleitereinrichtung in Übereinstimmung mit der zweiten Ausführungsform der Erfindung darstellen; und

Fig. 7A bis 7D Querschnitte, die in dieser Reihenfolge die Herstellungsschritte in einer weiteren Anwendung der Erfindung darstellen.

Unter Bezugnahme auf die Fig. 3A und 3B sowie die Fig. 4A bis 4J wird nun die erste Ausführungsform der Erfindung beschrieben. Hier ist die Erfindung auf den Speicherzellenbereich eines DRAM ange wandt.

Im Herstellungsprozeß der gegenwärtigen Ausführungsform wird zuerst ein Feldisolierfilm 2 durch das LOCOS-Verfahren zur Isolierung und Abtrennung eines aktiven Bereiches geschaffen. Anschließend werden ein Gate-Isolierfilm 3, eine durch ein CVD-Verfahren geschaffene po lykristalline Siliziumschicht 4 und ein Isolierfilm 5 in dieser Rei henfolge auf der Oberfläche des Halbleitersubstrats gebildet. Dann wird durch Photolithographie eine Photolackmaske 6 an einer Stelle auf der Oberfläche des Isolierfilms 5 geschaffen, an der eine Gate- Elektrode gebildet werden soll (Fig. 4A).

Anschließend werden der Isolierfilm 5, die polykristalline Silizium schicht 4 und der Gate-Isolierfilm 3 mit Ausnahme der Abschnitte un ter den Photolackmasken 6 durch Ätzen nacheinander und selektiv ent fernt, um eine Gate-Elektrode 7 zu bilden, die als Wortleitung der Speicherzelle dient. Dann wird die gesamte Oberfläche des Halblei tersubstrats 1 mit n-Störstellenionen wie Phosphor oder Arsen be strahlt und unter Verwendung der Gate-Elektrode 7 als Maske n-Stör stellendiffusionsbereiche 8 niedriger Konzentration gebildet (Fig. 4B).

Anschließend wird ein Isolierfilm 9 auf der gesamten Oberfläche des Halbleitersubstrats 1 abgeschieden (Fig. 1C). Nun wird der Isolier film 9 einem anisotropen Ätzen unterworfen, um die Seitenwandab standshalter 10 auf den linken und rechten Seitenwänden der Gate- Elektrode zu bilden. Dann wird die gesamte Oberfläche des Halblei tersubstrats 1 mit n-Störstellenionen wie Phosphor oder Arsen be strahlt, um unter Verwendung der Gate-Elektroden 7 und der Seiten wandabstandshalter 10 als Masken n-Störstellendiffusionsbereiche 11 zu bilden. (Fig. 4D).

Die in den Fig. 4A bis 4D dargestellten Schritte stimmen mit den in Fig. 1A bis 1D gezeigten Schritten des Standes der Technik überein.

Nachdem die Struktur der Fig. 4D geschaffen worden ist, wird bei der vorliegenden Ausführungsform auf der gesamten Oberfläche des Halb leitersubstrats 1 nacheinander eine Grenzmetallschicht 12 und eine Metallverdrahtungsschicht 13 gebildet. Ferner wird auf deren ge samter Oberfläche ein Isolierfilm 22 und auf diesem wiederum eine Photolackmaske 14, der ein Muster aufgeprägt wird, geschaffen (Fig. 4E). In diesem Zustand werden der Oxidisolierfilm 22, die Metallver drahtungsschicht 13 und die Grenzmetallschicht 12 nacheinander ge ätzt und anschließend die Photolackmaske 14 entfernt (Fig. 4F). Die Metallverdrahtungsschicht 13 bildet eine erste Leiterschicht, die in der vorliegenden Ausführungsform als Bitleitung der Speicherzelle dient.

Dann wird auf der gesamten oberfläche des Halbleitersubstrats 1 ein Isolierfilm 23 abgeschieden (Fig. 4G). Nun wird durch anisotropes Ätzen des Isolierfilms 23 ein Isolierfilm 24a auf einem Endabschnitt der Metallverdrahtungsschicht 13 und ein Isolierfilm 24b auf der Oberfläche des Seitenwandabstandshalters 10 auf der Seite, auf der die Metallverdrahtungsschicht 13 entfernt worden ist, zurückgelassen (Fig. 4H).

Anschließend wird durch das CVD-Verfahren auf der gesamten Oberflä che des Halbleitersubstrats 1 eine mit Störstellen dotierte polykri stalline Siliziumschicht 18 abgeschieden. Die Störstellen sind in der polykristallinen Siliziumschicht 18 dabei mit einer Konzentra tion von nicht weniger als 10²⁰/cm³ implantiert worden. Dann wird auf der polykristallinen Siliziumschicht 18 eine Photolackmaske 19 durch Musterung gebildet (Fig. 4I). Durch Ätzen der polykristallinen Siliziumschicht 18 in diesem Zustand wird ihr ein Muster aufgeprägt, um eine zweite Leiterschicht zu bilden, die in der vorliegenden Aus führungsform als untere Elektrode (Speicherknoten) der Speicherzelle dient (Fig. 4J).

Ist bei der in Fig. 4J dargestellten und durch die oben beschriebe nen Schritte gebildeten Struktur die Dicke der Grenzmetallschicht 12, der Metallverdrahtungsschicht 13 und des Isolierfilms 22 zusam men ungefähr gleich der gesamten Dicke von polykristalliner Silizi umschicht 4, Isolierfilm 5 und Gate-Elektrode 7, so stimmt die Dicke t₁ des Seitenwandabstandshalters 10 ungefähr mit der Dicke t₂ des Isolierfilms 24a überein. Außerdem ist dann auch die Dicke t₃ des Seitenwandabstandshalters 10 und des Isolierfilms 24b zusammen unge fähr gleich der Summe von t₁ und t₂, wie in Fig. 3A in einer Vergrö ßerung dargestellt ist. Entsprechend ist der Abstand zwischen dem Kontaktbereich 20 zwischen der polykristallinen Siliziumschicht 18 und dem n-Störstellenbereich 11 hoher Konzentration einerseits und der Gate-Elektrode 7 andererseits gleich t₃. Damit ist dieser Ab stand sicher größer als der Abstand t₁ zwischen dem Kontakt zwischen der Metallverdrahtungsschicht 13 und dem n-Störstellenbereich 11 ho her Konzentration einerseits und der Gate-Elektrode 7 andererseits. Folglich kann die Positionierung des Kontaktbereiches 20 mit sicher ausreichendem Abstand von der Gate-Elektrode 7 in Selbstausrichtung erfolgen und die Verschlechterung der Eigenschaften aufgrund der Diffusion von Störstellen, mit denen die polykristalline Silizium schicht 18 dotiert ist, in den aktiven Bereich kann unterdrückt wer den.

Die Bodenflächen der Seitenwandabstandshalter 10, des Isolierfilms 24b und der polykristallinen Siliziumschicht 18 weisen kleine Stufen auf, die im Kreis A der Fig. 3B gezeigt sind, da die Oberfläche des Halbleitersubstrats durch das Ätzen während des Herstellungsprozes ses allmählich abgetragen wird.

Die am meisten bevorzugten Spezifikationen und ungefähren Störstel lenkonzentrationen für die Anwendung der vorliegenden Ausführungs form auf eine Speicherzelle eines 64-Megabit-DRAM sind in der fol genden Tabelle angegeben.

x₀
0,2 µm
x₁	nicht mehr als 0,15 µm
x₃	1000 Å
x₄	1500 Å
t₁ (t₄)	1000 Å
t₂	1000 Å
t₅	0,7x₁-0,8x₁
Störstellenkonzentration des n-Bereiches 11 hoher Konzentration	4·10²⁰/cm³
Störstellenkonzentration der polykristallinen Siliziumschicht 4	4·10²⁰/cm³
Störstellenkonzentration der polykristallinen Siliziumschicht 4	4·10²⁰/cm³

In der oben beschriebenen ersten Ausführungsform sind die Materia lien des Isolierfilms 5 und des Isolierfilms 24b nicht angegeben worden. Für den fall, daß diese Filme aus Materialien geschaffen werden, die ungefähr dieselbe Ätzrate aufweisen, tritt aber ein Pro blem auf, wie es in den Fig. 5A und 5B dargestellt ist.

Bestehen die Isolierfilme 5 und 24b genauer gesagt beide aus Silizi umoxidfilmen, so wird der Isolierfilm 5 in der Stufe des anisotropen Ätzens zur Bildung des Isolierfilms 24b ebenfalls geätzt, da diese Filme dieselbe Ätzrate aufweisen. Daher wird die Dicke des Isolier films 5 in diesem Bereich um Δx geringer (Fig. 5A). Wird in diesem Zustand die mit Störstellen dotierte Polysiliziumschicht 18 abge schieden, so wird hierauf die Photolackmaske 19 gebildet (Fig. 5B) und die polykristalline Schicht 18 entsprechend einem vorbestimmten Muster geätzt. Damit wird der Abstand zwischen der polykristallinen Siliziumschicht 18 als zweiter Leiterschicht und der polykristalli nen Siliziumschicht 4 der Gate-Elektrode 7 kleiner (Fig. 5C). In diesem Fall wird abhängig von der Dicke Δx die Isolierung zwischen der polykristallinen Siliziumschicht 18 und der polykristallinen Si liziumschicht 4 ungenügend.

Im Hinblick auf das vorangehende wird ein Siliziumnitridfilm als Ma terial für den Isolierfilm 5 und ein Siliziumoxidfilm mit größerer Selektivität bezüglich des Ätzens als der Siliziumnitridfilm als Ma terial für die Isolierschicht 24b verwendet, wodurch die Verminde rung der Dicke (Δx in der Figur) des Isolierfilms 5 im Schritt des anisotropen Ätzens zur Bildung der Isolierschicht 24b unterdrückt werden kann.

Unter Bezugnahme auf die Fig. 6A bis 6G wird nun eine zweite Ausfüh rungsform der Erfindung beschrieben. In dieser Ausführungsform ist die Erfindung auf Schritte zum gleichzeitigen Schaffen eines Speicherzellenbereiches in einem DRAM und dessen Peripherieschalt kreise angewandt. Auf der linken Seite sind Querschnitte des Speicherzellenbereiches und auf der rechten Seite der jeweiligen Fi guren Querschnitte der Peripherieschaltung in der Reihenfolge der Herstellungsschritte dargestellt.

Bei der gegenwärtigen Ausführungsform wird zuerst ein Feldisolier film 32 in einem vorbestimmten Abschnitt auf der Hauptoberfläche ei nes p-Halbleitersubstrats 31 gebildet, um einen aktiven Bereich zu isolieren und abzutrennen (Fig. 6A).

Dann werden durch dieselben Schritte wie in den Fig. 4A bis 4D der oben beschriebenen ersten Ausführungsform eine Gate-Elektrode 34a, die als Wortleitung dient und mit einem Isolierfilm 33 bedeckt ist, eine Gate-Elektrode 34b eines MOS-Feldeffekttransistors in der Peri pherieschaltung und n-Störstellenbereiche 35, die Source/Drain-Be reiche darstellen sollen, gebildet (Fig. 6B). Anschließend wird eine hochschmelzende Metallschicht wie Wolfram, Molybdän oder Titan abge schieden und dieser eine vorbestimmte Gestalt aufgeprägt. Folglich werden eine Bitleitung 36 als erster Leiterschicht, die sich in di rektem Kontakt mit den Source/Drain-Bereichen befindet, im Speicher zellenbereich und eine leitende Verdrahtungsschicht 37 in der Peri pherieschaltung gebildet. Als Material für die Bitleitung 36 und die leitende Verdrahtungsschicht 37 kann ein hochschmelzendes Metallsi lizid oder Polyzid verwendet werden. Anschließend wird auf der ge samten Oberfläche des Halbleitersubstrats 31 ein Isolierfilm mit vorbestimmter Dicke abgeschieden und dieser einem anisotropen Ätzen unterworfen, so daß Abschnitte um die Bitleitung 36 und die leitende Verdrahtungsschicht 37 mit dem Isolierfilm 38 bedeckt werden. Gleichzeitig bleiben Isolierfilme 39 an denjenigen Seitenabschnitten der Oberflächenbereiche des Isolierfilms um die Gate-Elektroden 34a und 34b übrig, in denen die Bitleitung 36 und die leitende Verdrah tungsschicht 37 nicht gebildet sind (Fig. 6C). Der Isolierfilm 39 bildet bei dieser Ausführungsform einen zweiten Isolierfilm.

Anschließend wird durch das CVD-Verfahren eine mit Störstellen do tierte Polysiliziumschicht 40 abgeschieden. Der Speicherzellenbe reich bleibt unverändert und nur die Peripherieschaltung wird ent sprechend einer vorbestimmten Gestalt gemustert. Dann wird eine Iso lierschicht 41 aus beispielsweise einem Siliziumoxidfilm dick abge schieden und eine Photolackmaske 42 wird auf deren Oberfläche abge schieden und gemustert (Fig. 6D). In diesem Zustand wird nur die Isolierschicht im Speicherzellenbereich geätzt und die Photolack maske 42 entfernt. Dann wird mittels des CVD-Verfahrens auf der ge samten Oberfläche eine mit Störstellen dotierte polykristalline Si liziumschicht 43 abgeschieden (Fig. 6E). Anschließend wird ein (nicht dargestellter) dicker Photolack aufgebracht, um die polykri stalline Siliziumschicht 43 vollständig zu bedecken. Diese Silizium schicht wird nur auf den Seiten des Speicherzellenbereiches zurück geätzt, um die polykristalline Siliziumschicht 43 zu entfernen, die die Deckfläche der Isolierschicht 41 bedeckt. Anschließend werden die Isolierschicht 41 und die polykristalline Siliziumschicht 40 durch Ätzen in Selbstausrichtung entfernt. Damit ergibt sich der Zu stand von Fig. 6F.

Dann wird im Speicherzellenbereich eine dielektrische Schicht 44 und eine obere Elektrode (Zellenplatte) 45 aus leitendem polykristalli nem Silizium oder einem ähnlichen Material auf der gesamten Oberflä che gebildet und auf diesen ein dicker Zwischenschichtisolierfilm 46 geschaffen. Im Peripherieschaltkreisbereich wird an einer vorbe stimmten Stelle der Isolierschicht ein Kontaktloch gebildet und in diesem ein Leiter wie Wolfram oder mit Störstellen dotiertes Polysi lizium eingebettet, um einen Kontakt 47 zu schaffen. Auf der Ober fläche des Zwischenschichtisolierfilms wird eine Verdrahtungsschicht 48 mit vorbestimmter Form aus Aluminium oder einem ähnlichen Mate rial gebildet. Dessen Oberfläche wird mit einem Schutzfilm 49 be deckt und damit der Zustand von Fig. 6G hergestellt.

Bei der gegenwärtigen Ausführungsform können während der Herstel lungsschritte für den DRAM MOS-Feldeffekttransistoren im Speicher zellenbereich und im Peripherieschaltkreisbereich gleichzeitig ge schaffen werden, indem die vorliegende Erfindung angewandt wird. Da her können dieselben Effekte wie bei der oben beschriebenen ersten Ausführungsform sowohl im Speicherzellenbereich als auch im Periphe rieschaltkreisbereich erzielt werden.

Obwohl in den oben beschriebenen Ausführungsformen die erste und zweite Leiterschicht in verschiedenen Stufen mit einer dazwischen gebildeten Isolierschicht geschaffen werden, ist die vorliegende Er findung nicht hierauf beschränkt. Beispielsweise kann die vorlie gende Erfindung angewandt werden, wenn die erste und zweite Leiter schicht in den Schichten desselben Niveaus gebildet sind, die durch die in den Fig. 7A bis 7D gezeigten Schritte geschaffen werden. Bei dieser Anwendung wird zuerst ein aktiver Bereich auf der Hauptober fläche eines p-Halbleitersubstrats 51 durch einen Feldisolierfilm 52 isoliert und abgetrennt. Es wird nämlich eine Gate-Elektrode 53 un gefähr in der Mitte der Oberfläche des aktiven Bereichs geschaffen und es werden Seitenwandabstandshalter 54 auf deren Seitenwänden ge schaffen. Mit n-Störstellenionen dotierte n-Störstellendiffusionsbe reiche 55 werden ausgehend von einer Stelle unmittelbar unterhalb der linken und rechten Seitenwände der Gate-Elektrode 53 gebildet (Fig. 7A). Dann wird der Bereich links von etwa der Mitte der Ober fläche der Gate-Elektrode 53 mit einem Photolack 56 bedeckt und ein Isolierfilm mit vorbestimmter Dicke auf der gesamten Oberfläche des Halbleitersubstrats 51 abgeschieden. Nun wird ein anisotropes Ätzen ausgeführt und der Isolierfilm 57 bleibt nur auf der Oberfläche des Seitenwandabstandshalters 54 zurück (Fig. 7B). Dann wird im aktiven Bereich, der nicht vom Photolack 56 bedeckt ist, eine leitende Schicht 58 gebildet (Fig. 7C). Nun wird ausschließlich der Bereich auf der Seite der leitenden Schicht 58 mit einem Photolack 59 be deckt und auf der anderen Seite des aktiven Bereiches eine leitende Schicht 60 geschaffen (Fig. 7D).

Bei der durch die oben beschriebenen Schritte gebildeten Struktur ist der Abstand zwischen dem Kontaktbereich 61 zwischen der Leiter schicht 58 und dem n-Störstellenbereich 55 einerseits und der Gate- Elektrode 53 andererseits größer als der Abstand zwischen dem Kon taktbereich 62 zwischen der Leiterschicht 60 und der n-Störstellen diffusionsschicht 58 einerseits und der Gate-Elektrode 53 anderer seits gebildet. Dieser Abstand wird durch dabei Selbstausrichtung geschaffen. Ist die Leiterschicht 58 aus einer mit Störstellen do tierten Polysiliziumschicht und die Leiterschicht 60 aus einer Me tallverdrahtungsschicht geschaffen, so kann daher eine Verschlechte rung der Eigenschaften aufgrund einer Diffusion der Störstellen von der Leiterschicht 58 in den aktiven Bereich unterdrückt werden.

obwohl in der angeführten Beschreibung die Bildung eines n-Kanal MOS-Feldeffekttransistors auf einem p-Halbleitersubstrat beschrieben worden ist, ist die vorliegende Erfindung nicht hierauf beschränkt und es könne dieselben Effekte erzielt werden, wenn die Transistoren und das Substrat entgegengesetzte Leitfähigkeitstypen aufweisen.

Claims

1. Halbleitereinrichtung, aufweisend
ein Halbleitersubstrat (1) mit einem aktiven Bereich eines ersten Leitfähigkeitstyps in der Nähe seiner Oberfläche,
eine auf der Oberfläche des aktiven Bereiches des Halbleitersub strats gebildete Gate-Elektrode (4), wobei sich ein Gate-Isolierfilm (3) zwischen diesen befindet,
einen ersten Isolierfilm, der die Deckfläche der Gate-Elektrode (4) bedeckt,
Störstellendiffusionsbereiche (8, 11) eines zweiten Leitfähigkeits typs, die in der Nähe der Oberfläche des Halbleitersubstrats (1) ge bildet sind und sich von der Umgebung unmittelbar unterhalb der lin ken und rechten Seiten der Gate-Elektrode (4) aus nach außen er strecken,
ein Paar zweiter Isolierfilme (10), die auf den linken und rechten Seitenabschnitten der Gate-Elektrode (4) abgeschieden sind,
eine erste Leiterschicht (12, 13), die auf den Oberflächen der Stör stellendiffusionsbereiche (8, 11) und einer Oberfläche von einem Isolierfilm des Paares von zweiten Isolierfilmen, der sich auf einem Seitenabschnitt der Gate-Elektrode (4) befindet, gebildet ist und auf der Gate-Elektrode (4) endet,
einen dritten Isolierfilm (24b), der wenigstens auf der Oberfläche des zweiten Isolierfilms geschaffen ist, auf der die erste Leiter schicht (12, 13) nicht gebildet ist, und
eine zweite Leiterschicht (18), die wenigstens auf der Oberfläche des dritten Isolierfilms (24b) und der Oberfläche des Störstellen diffusionsbereiches (8, 11) geschaffen ist, auf der der dritte Iso lierfilm (24b) gebildet ist.

2. Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die dritte Isolierfilm (24b) aus einem Material gebildet ist, das bezüglich des Ätzens eine höhere Selektivität als der erste Iso lierfilm (5) aufweist.

3. Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekenn zeichnet, daß der dritte Isolierfilm (24b) zusätzlich zur Oberfläche des zweiten Isolierfilms (10) auf der Oberfläche der ersten Leiter schicht (12, 13) und deren Endbereich gebildet ist.

4. Halbleitereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß
die Halbleitereinrichtung einen Bereich einer Speicherzelle eines dynamischen Direktzugriffsspeichers bildet und
die Gate-Elektrode (4) als Wortleitung der Speicherzelle dient, wo bei die erste Leiterschicht (12, 13) als Bitleitung der Speicher zelle und die zweite Leiterschicht (18) als untere Elektrode (Speicherknoten) der Speicherzelle dient.

5. Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Störstellendiffusionsbereiche (8, 11) des zweiten Leitfähig keitstyps Störstellenbereiche (8) niedriger Konzentration, die sich von der Umgebung von Bereichen unmittelbar unterhalb der zweiten Isolierfilmes zu den unteren Bereichen der Gate-Elektrode erstrek ken, und Störstellenbereiche (11) höherer Konzentration, die sich von den Störstellenbereichen niedriger Konzentration unterscheiden, aufweist.

6. Verfahren zur Herstellung einer Halbleitereinrichtung, gekenn zeichnet durch die Schritte:
Bilden einer Gate-Elektrode (7), deren Deckfläche mit einem ersten Isolierfilm (5) bedeckt ist, auf der Oberfläche eines aktiven Berei ches eines ersten Leitfähigkeitstyps eines Halbleitersubstrats (1), wobei sich ein Gate-Isolierfilm (3) zwischen diesen befindet,
Abscheiden eines Isolierfilms (9) auf der gesamten Oberfläche des Halbleitersubstrats (1) und anisotropes Ätzen des Films, um ein Paar von zweiten Isolierfilmen (10) auf den linken und rechten Seiten der Gate-Elektrode (7) zu schaffen,
Bestrahlen der gesamten Oberfläche des Halbleitersubstrats (1) mit Störstellenionen eines zweiten Leitfähigkeitstyps, um Störstellen diffusionsbereiche (8, 11) zu bilden, wobei nur die Gate-Elektrode (7) und/oder sowohl die Gate-Elektrode (7) als auch der zweite Iso lierfilm (10) als Masken benutzt werden,
selektives Bilden einer ersten Leiterschicht (12, 13), deren Deck fläche mit einem Isolierfilm (22) bedeckt ist, so daß sie sich von wenigstens einer vorbestimmten Position auf der Oberfläche der Gate- Elektrode (7) zur Oberfläche von einem Isolierfilm des Paares zwei ter Isolierfilme (10) und zur Oberfläche des hierzu benachbarten Störstellendiffusionsbereiches (8, 11) erstreckt, nachdem die zwei ten Isolierfilme (10) geschaffen worden sind,
Abscheiden eines Isolierfilms (23) wenigstens in der Nähe eines Sei tenendeabschnitts der Gate-Elektrode (7), auf der die erste Leiter schicht (12, 13) nicht gebildet ist, und anisotropes Ätzen dessel ben, um einen dritten Isolierfilm (24b) wenigstens auf der Oberflä che von einem Isolierfilm des Paares zweiter Isolierfilme (10) zu schaffen, auf der die erste Leiterschicht (12, 13) nicht gebildet ist, bevor oder nachdem die erste Leiterschicht (12, 13) geschaffen worden ist, und
selektives Bilden einer zweiten Leiterschicht (18) wenigstens auf der Oberfläche des dritten Isolierfilms (24b) und auf der Oberfläche von einem der Störstellendiffusionsbereiche (8, 11), auf der die er ste Leiterschicht (12, 13) nicht gebildet ist, nachdem der dritte Isolierfilm (24b) geschaffen worden ist.

7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß ein Mate rial mit höherer Selektivität bezüglich des Atzens als das Material des ersten Isolierfilms (5) als Material für den Isolierfilm zur Bildung des dritten Isolierfilms (24b) benutzt wird, der nach der Bildung der ersten Leiterschicht (12, 13) auf dem gesamten Halblei tersubstrat (1) abgeschieden und einem anisotropen Ätzen unterworfen wird.

8. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt zur Bildung des dritten Isolierfilms (24b) durch Abscheiden eines Isolierfilms (23) auf der gesamten Oberfläche des Halbleiter substrats (1) nach der Bildung der ersten Leiterschicht (12, 13) und anisotropes Ätzen des Isolierfilms ausgeführt wird.

9. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß der Schritt zur Bildung des dritten Isolierfilms (24b) vor der Bildung der ersten Leiterschicht (12, 13) ausgeführt wird, indem ein Bereich des Halbleitersubstrats (1), auf dem die erste Leiterschicht (12, 13) gebildet ist, mit einer Photolackmaske bedeckt wird, ein Iso lierfilm auf der gesamten Oberfläche des Halbleitersubstrats (1) in diesem Zustand abgeschieden wird und dieser anisotrop geätzt wird.