DE69132998T2

DE69132998T2 - Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür

Info

Publication number: DE69132998T2
Application number: DE69132998T
Authority: DE
Inventors: Takanori Saeki
Original assignee: NEC Corp
Current assignee: NEC Electronics Corp
Priority date: 1990-09-27
Filing date: 1991-09-23
Publication date: 2002-11-14
Anticipated expiration: 2011-09-24
Also published as: EP0478262A1; JP2666549B2; DE69132998D1; KR920007191A; US5135881A; EP0478262B1; JPH04134859A; KR960001334B1

Description

FELD DER ERFINDUNG

Die Erfindung betrifft eine Speicheranordnung mit wahlfreiem Zugriff und insbesondere den Speicherzellenaufbau, der durch einen stapelartigen Speicherkondensator und einen Transfertransistor mit einem gering dotierten Drainaufbau (drain structure) implementiert wird.

BESCHREIBUNG DES VERWENDETEN STANDS DER TECHNIK

Ein typisches Beispiel eines Herstellungsverfahrens der Speicheranordnung mit wahlfreiem Zugriff nach dem Stand der Technik wird in den Fig. 1A und 1B gezeigt und beginnt mit der Herstellung eines gering dotierten p-leitenden Siliziumsubstrats 1. Zuerst wird eine dicke Feldoxidschicht 2 auf der Hauptoberfläche des p-leitenden Siliziumsubstrats 1 selektiv gewachsen. Die dicke Feldoxidschicht 2 definiert die aktiven Anordnungsbereiche in der Hauptoberfläche und die dünnen Gateoxidschichten 3 werden thermisch auf den aktiven Bereichen gewachsen. N&spplus;-dotiertes Polysilizium wird auf die gesamte Oberfläche des Aufbaus aufgebracht und die n&spplus;-dotierte Polysiliziumschicht wird strukturiert, so daß Gateelektroden 4 auf den dünnen Gateoxidschichten 3 gebildet werden. Die Gateelektroden 4 bilden Teile der Wortlinien WL und die Wortlinien erstrecken sich über der dicken Feldoxidschicht 2. N-leitende Fremdatome werden leicht in die aktiven Bereiche, in einer selbst ausgerichteten Weise eingebracht, wobei die Gateelektroden 4 als eine Maske verwendet werden und die gering dotierten Source- und Drainbereiche 5 auf beiden Seiten jeder Gateelektrode 4 gebildet werden. Siliziumoxid wird auf der gesamten Oberfläche des Aufbaus aufgebracht und die Siliziumoxidschicht wird anisotropisch geätzt, so daß die Seitenwände 6 auf den Seitenoberflächen der Wortlinien WL und entsprechend auf den Seitenoberflächen der Gateelektroden 4 übrigbleiben. Bei Verwendung der Seitenwände als eine Maske, werden n-leitende Fremdatome wieder in die aktiven Anordnungsbereiche eingebracht und die stark dotierten Source- und Drainbereiche 7 werden in den aktiven Anordnungsbereichen, in einer mit den gering dotierten Source- und Drainbereichen 4 teilweise überlappten Weise, gebildet. Jeder der stark dotierten Source- und Drainbereiche 7, der teilweise von dem benachbarten gering dotierten Source- und Drainbereich 5 überlappt wird, bildet einen gering dotierten Drainaufbau und der gering dotierte Drainaufbau wird gewöhnlich mit "LDD" abgekürzt. Der aus diesem Schritt resultierende Aufbau wird in Fig. 1A gezeigt.
In dem aktiven Anordnungsbereich ganz rechts bildet ein MIS(Metal-Insulator- Semiconductor)-Feldeffekttransistor einen Teil einer peripheren Schaltung der Speicheranordnung mit wahlfreiem Zugriff und MIS-Feldeffekttransistoren dienen in den anderen aktiven Anordnungsbereichen als Transfertransistoren der Speicherzellen.
Eine erste isolierende Zwischenschicht 8 ist auf der gesamten Oberfläche des Aufbaus aufgebracht und die Kontaktlöcher werden in der ersten isolierenden Zwischenschicht 8 gebildet. Jedes der Kontaktlöcher in der ersten isolierenden Zwischenschicht 8 läßt einen der Source- und Drainbereiche jedes Transfertransistors frei. Polysilizium wird auf die gesamte Oberfläche des Aufbaus aufgebracht und die Polysiliziumschicht wird mit den Source- und Drainbereiche in Kontakt gehalten, die die Kontaktlöcher freilassen, die in der ersten isolierenden Zwischenschicht 8 gebildet werden. Die Polysiliziumschicht wird dann strukturiert, um untere Elektroden 9 der Speicherkondensatoren zu bilden und diese werden mit einer dünnen dielektrischen Schicht vollständig bedeckt. Die dünne dielektrische Schicht wird durch thermische Oxidation der Polysiliziumschicht hergestellt, weil die thermisch gewachsene Oxidschicht bezüglich der Qualität ausgezeichnet ist. Jedoch wird der Aufbau während dem thermischen Wachstum der Wärme ausgesetzt. Eine leitende Substanz wird über der gesamten Oberfläche des Aufbaus aufgebracht und wird strukturiert, um eine Gegenelektrode 10 zu bilden, die unter den Speicherkondensatoren geteilt wird. Bei Verwendung der Gegenelektrode 10 als eine Maske wird die dünne dielektrische Schicht strukturiert, um dünne dielektrische Schichten 11 zu bilden, und die Speicherkondensatoren werden vervollständigt. Während des Strukturierens der Speicherkondensatoren, wird der Aufbau wiederholt Wärme in einem Fotolackverfahren ausgesetzt.
Eine zweite isolierende Zwischenschicht 12 wird auf die gesamte Oberfläche des Aufbaus aufgebracht und die Kontaktlöcher werden in den ersten und zweiten isolierenden Zwischenschichten 8 und 12 aufgebracht. Die Kontaktlöcher, die in den ersten und zweiten isolierenden Zwischenschichten 8 und 12 gebildet werden, reichen bis zu den anderen Source- und Drainbereichen der Transfertransistoren und eine refraktäre Metall-Silizium- Schicht wird über der gesamten Oberfläche aufgebracht, die in Kontakt mit den anderen Source- und Drainbereichen gehalten wird. Die refraktäre Metall-Silizium-Schicht wird strukturiert, um Bitlinien 13 zu bilden und die Speicherkondensatoren sind durch die benachbarten Transfertransistoren mit den benachbarten Bitlinien 13 verbindbar. Die Bitlinien 13 werden weiterhin mit den Source- und Drainbereichen des Feldeffekttransistorbauelements der peripheren Schaltung gekoppelt.
Eine dritte isolierende Zwischenschicht 14 ist über der gesamten Oberfläche des Aufbaus aufgebracht und die Kontaktlöcher werden durch die erste bis dritte isolierende Zwischenschicht 8, 12 und 14 gebildet, um die Source- und Drainbereiche der MIS- Feldeffekttransistoren freizulassen, die die Teile der peripheren Schaltung bilden. Eine leitende Substanz wird über der gesamten Oberfläche des Aufbaus aufgebracht und wird über die Kontaktlöcher mit den Source- und Drainbereichen der MIS-Feldeffekttransistoren in Kontakt gehalten. Die leitende Substanz, die über der dritten isolierenden Zwischenschicht 14 aufgebracht ist, wird strukturiert, um leitende Verdrahtungsleitungen 15, wie in Fig. 1B gezeigt, zu bilden.
Ein Problem, das die dynamische Speicheranordnung mit wahlfreiem Zugriff nach dem Stand der Technik betrifft, ist daß sich das dotierte Profil (impurity profile) der stark dotierten Source- und Drainbereiche 7 im Herstellungsschritt der Speicherkondensatoren verändert. Das dotierte Profil beeinflusst die Transistormerkmale und einige Transistoren erfüllen nicht die Anforderungen der Designspezifikation (design specification).
Ein weiteres Problem der Speicheranordnung mit wahlfreiem Zugriff nach dem Stand der Technik ist, daß ein Datenbit oder Elektronen, die in der unteren Elektrode 9 gespeichert sind, in einem relativ kurzen Zeitraum verloren gehen können. Dies rührt daher, daß, aufgrund des anisotropischen Ätzverfahrens zur Strukturierung der Seitenwände 6, die stark dotierten Source- und Drainbereiche 7 in den beschädigten Bereichen gebildet werden müssen.
Die Speicheranordnung mit wahlfreiem Zugriff nach dem Stand der Technik verstärkt noch ein weiteres Problem dadurch, daß die Kontaktlöcher einen großen Teil der benutzbaren Fläche belegen und die Kontaktlöcher dadurch einen großen Teil der benutzbaren Fläche belegen, wobei das Ansteigen der Integrationsdichte behindert wird. Die Kontaktlöcher für die Bitlinien 13 und für die Verdrahtungsleitungen 15 werden nämlich durch die ersten und zweiten isolierenden Zwischenschichten 8 und 12 und durch die ersten bis dritten isolierenden Zwischenschichten 8, 12 und 14 gebildet, und die Kontaktlöcher können tief sein. Je tiefer das Kontaktloch, desto größer der Belegbereich. Deshalb behindern breite Kontaktlöcher das Ansteigen der Integrationsdichte.
Patent Abstracts of Japan, vol 14, no 257, (E-936) [4200] beschreiben einen Kondensator, der einen Schichtaufbau sowohl mit einer niedrigen Elektrode als auch einer Siliziumschicht und einer Oxidschicht mit einer dielektrischen Schicht und einer oberen Elektrode aufweist. Des weiteren wird der Bildungsbereich in einem Aufbau gebildet, der sich vom oberen Teil der Gateelektrode eines Transistors für ein Transfergate (transfer gate) auf den oberen Teil einer Feldoxidschicht erstreckt. Die untere Elektrode wird aus einer aufgebrachten Polysiliziumschicht gebildet, in der Arsen mit einer Dicke von etwa 150- 300 Nanometern (1500-3000 Å) implantiert ist. Daneben wird eine dünne Oxidschicht in der Dicke von etwa 8-13 Nanometern (80-130 Å) auf der Oberfläche der Siliziumnitridschicht gebildet. Des weiteren wird eine CVD-Oxidschicht mit einem Isolierstoff auf der Oberfläche der oberen Elektrode gebildet. Die CVD-Oxidschicht und die höhere Elektrode werden, nach dem jeweils anderen Teil selbst ausgerichtet, gebildet. Folglich beschreibt das Stand der Technik-Dokument eine Speicheranordnung, in der die Transistoren in beiden Speicherzellen und peripheren Schaltungen vom LDD (gering dotierten Drain)-Typ sind und in der die niedrigere Elektrode des Speicherkondensators jeder Speicherzelle einen stark dotierten Bereich eines Speicherzellentransistors kontaktiert.

ZUSAMMENFASSUNG DER ERFINDUNG

Zwei Aspekte der Erfindung werden unten in den unabhängigen Ansprüchen 1 und 5 definiert, auf die jetzt Bezug genommen werden soll. Bevorzugte oder vorteilhafte Merkmale der Erfindung werden in den abhängigen Unteransprüchen dargelegt.
Anhand einer Speicheranordnung mit wahlfreiem Zugriff, die eine Vielzahl von Speicherzellen, von denen jede einen Feldeffekttransistor und einen stapelartigen Kondensator hat, wird eine bevorzugte Ausführungsform unten detaillierter beschrieben. Eine erste isolierende Zwischenschicht wird zwischen dem Transferfeldeffekttransistor und dem stapelartigen Kondensator bereitgestellt. Eine periphere Schaltung hat eine Vielzahl von Transistorbauelementen und jedes der Transistorbauelemente hat Source- und Drainbereiche mit einem LDD (leicht dotierten Drain)-Aufbau. Der LDD-Aufbau wird durch Verwendung der Seitenwände gebildet, die aus einer isolierenden Schicht, die für die erste isolierende Schicht nach der Bildung des stapelartigen Speicherkondensators verwendet wird, so daß es eine elektrische Isolierung zwischen dem stapelartigen Kondensator und dem Transferfeldeffekttransistor gibt und der Sourcebereich des Feldeffekttransistors bei einem anisotropischen Ätzvorgang zum Bilden der Seitenwände nicht durch Beschuß (bombardment) beschädigt wird.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die Merkmale und Vorteile einer Speicheranordnung mit wahlfreiem Zugriff der vorliegenden Erfindung und das Herstellungsverfahren dafür wird anhand der folgenden, mit Bezug auf die beigefügten Zeichnungen nachfolgenden Beschreibung besser verstanden werden. Es zeigen:
Fig. 1A und 1B einen Querschnitt mit der Verfahrensabfolge zur Herstellung einer Speicheranordnung mit wahlfreiem Zugriff nach dem Stand der Technik gemäss der vorliegenden Erfindung;
Fig. 2A bis 2E einen Querschnitt mit der Verfahrensabfolge zur Herstellung einer Speicheranordnung mit wahlfreiem Zugriff gemäss der vorliegenden Erfindung;
Fig. 3A bis 3F einen Querschnitt mit einer weiteren Verfahrensabfolge zur Herstellung einer Speicheranordnung mit wahlfreiem Zugriff gemäss der vorliegenden Erfindung;
Fig. 4 einen Querschnitt noch mit einer weiteren Verfahrensabfolge zur Herstellung einer Speicheranordnung mit wahlfreiem Zugriff gemäss der vorliegenden Erfindung;

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN

Bezugnehmend auf die Fig. 2A bis 2E der Zeichnungen, beginnt die Verfahrensabfolge der vorliegenden Erfindung mit der Herstellung eines gering dotierten p-leitenden, einzelnen Kristallsiliziumsubstrats 21. Auf der Hauptoberfläche des Siliziumsubstrats 21 wird eine dicke Feldoxidschicht 22 von etwa 600 Nanometern selektiv gewachsen, die die aktiven Anordnungsbereiche 23a und 23b auf der Hauptoberfläche definiert. Wie aus der nachfolgenden Beschreibung verstanden werden kann, wird der aktive Anordnungsbereich 23a für Speicherzellen verwendet und Transistorbauelemente der peripheren Schaltungen werden in den aktiven Anordnungsbereichen 23b gebildet. Obwohl eine große Anzahl aktiver Anordnungsbereiche auf der Hauptoberfläche definiert wird, stellen die aktiven Anordnungsbereiche jeweils die aktiven Speicherzellenanordnungsbereiche und die Transistorbauelementanordnungsbereiche der peripheren Schaltungen dar. In diesem Fall werden einige periphere Schaltungen durch entsprechende invertierende Schaltungen hergestellt und bei dem aktiven Anordnungsbereich 23b wird vorausgesetzt, daß ihm eine entsprechende invertierende Schaltung zugeordnet ist. Jedoch zeigen die Fig. 2A bis 2E nur einen n-leitenden kanalähnlichen Feldeffekttransistor, der einen Teil der entsprechenden invertierenden Schaltung bildet, und eine n-leitende Vertiefung für einen p-leitenden kanalähnlicher Feldeffekttransistor, der der Einfachheit halber nicht gezeigt wird.
Nach Vervollständigung der dicken Feldoxidschicht 22 wird ein Kanal dotierender Schritt ausgeführt und dünne Gateoxidschichten 24 werden thermisch bis zu einer Dicke von etwa 20 Nanometern gewachsen. Phosphor dotiertes Polysilizium wird bis zu einer Dicke von 300 Nanometern über der gesamten Oberfläche des Aufbaus aufgebracht und der Phosphor dotierte Polysiliziumstreifen wird durch Anwendung lithographischer Techniken strukturiert, um die Wortlinien WL1, WL2, WL3, WL4 und WL5 als auch die Gateelektroden 25a, 25b und 25c zu bilden, die die Teile der Wortlinien WL3, WL4 und WL6 bilden. Die Gateelektroden 25a und 25b bilden jeweils Teile der Wortlinien WL3 und WL4. Bei Verwendung der Gateelektroden 25a bis 25c als eine Maske, werden Phosporatome in die aktiven Anordnungsbereiche 23a und 23b bei einer Dosierung von 5 · 10¹³ cm 2 ionenimplantiert und die gering dotierten Bereiche 26a, 26b und 26c werden in einer selbst ausgerichteten Weise gebildet. Anschließend wird durch Anwendung eines chemischen Aufdampfungsverfahrens eine Siliziumoxidschicht 27 über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 200 Nanometern aufgebracht. Teile der Siliziumoxidschicht 27 dienen als eine erste isolierende Zwischenschicht zwischen den Transfertransistoren und den stapelartigen Speicherkondensatoren der Speicherzellen, und der resultierende Aufbau wird in Fig. 1 gezeigt.
Kontaktlöcher werden durch lithographische Techniken in der Siliziumoxidschicht 27 gebildet und die Kontaktlöcher lassen die gering dotierten Bereiche 26b frei. Durch Anwendung eines chemischen Aufdampfungsverfahrens wird Phospor dotiertes Polysilizium bis zu einer Dicke von etwa 400 Nanometern über der gesamten Oberfläche des Aufbaus aufgebracht und wird mit den gering dotierten Bereichen 26b in Kontakt gehalten. Durch Anwendung lithographischer Techniken wird die Phosphor dotierte Polysiliziumschicht strukturiert und die niedrigeren Elektroden 28 der stapelartigen Speicherkondensatoren werden in Kontakt mit den gering dotierten Bereichen 26b gebildet. Durch Anwendung eines chemischen Aufdampfungsverfahrens wird eine dünne Siliziumnitridschicht über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 10 Nanometern aufgebracht und die untere Elektrode 28 des Polysiliziums wird in feuchter Umgebung auf etwa 950º für etwa 20 Minuten oxidiert. Die Siliziumnitridschicht schränkt die Oxidation des Polysiliziums ein und eine extrem dünne Siliziumoxidschicht wird in der Siliziumnitridschicht gewachsen. Die Siliziumoxidschicht und die Siliziumnitridschicht bilden zusammen einen kompakten dielektrischen Schichtaufbau und eine Phosphor dotierte Polysiliziumschicht wird durch Anwendung eines chemischen Aufdampfungsverfahrens auf den kompakten dielektrischen Schichtaufbau bis zu einer Dicke von etwa 200 nm (200 Angström) aufgebracht. Eine Fotolacklösung wird über die Phosphor dotierte Polysiliziumschicht verteilt und die Fotolackschicht wird strukturiert, um eine Maskenschicht 29 zu bilden, die die Siliziumoxidschicht 27 über dem gering dotierten Bereich 26a und über dem aktiven Anordnungsbereich 23b freiläßt. Durch ein lithographisches Verfahren wird zuerst der kompakte dielektrische Schichtaufbau strukturiert, und kompakte dielektrische Schichten 30 und eine Gegenelektrode 31 bleiben über der unteren Elektrode 28 übrig. Auf diese Weise werden die stapelartigen Speicherkondensatoren vor der Bildung der Seitenwände vervollständigt und deshalb werden die gering dotierten Bereiche niemals beschädigt. Dadurch werden die Datenbits oder Elektronen für einen verlängerten Zeitraum in den stapelartigen Speicherkondensatoren gehalten. Der aus diesem Schritt resultierende Aufbau wird in Fig. 2B gezeigt.
Bei Verwendung der Maskenschicht 29 wird die Siliziumoxidschicht 27 anisotropisch weggeätzt bis der gering dotierte Bereich 26a und die Gateelektrode freigelassen sind und wie in Fig. 2C gezeigt, die Seitenwände 32a und 32b auf den Seitenoberflächen der Gateelektroden 25a, 25b, und 25c übrigbleiben.
Die Maskenschicht 29 wird dann entfernt und eine Fotolacklösung wird wieder über die gesamte Oberfläche des Aufbaus verteilt. Die Fotolackschicht wird strukturiert, so daß eine neue Maskenschicht 33 für die Freilassung des aktiven Anordnungsbereiches 23b, außer für eine n-leitende Vertiefung (nicht gezeigt), bereitgestellt wird. Bei Verwendung der Maskenschicht 33, der Seitenwände 32b und der Gatelektrode 25c als eine Maske, werden Arsenatome in den aktiven Anordnungsbereich 23b bei einer Dosierung von 3 · 10¹&sup5; cm&supmin;² ionenimplantiert und die stark dotierten Bereiche 34 werden in dem aktiven Anordnungsbereich 23b gebildet. Die stark dotierten Bereiche 34 werden teilweise mit den gering dotierten Bereichen 26c überlappt, und die gering dotierten Bereiche 26c und die stark dotierten Bereiche 34 bilden zusammen den LDD-Aufbau. Der aus diesem Schritt resultierende Aufbau wird in Fig. 2D gezeigt.
Obwohl nicht in den Zeichnungen gezeigt, werden p-leitende kanalähnliche Feldeffekttransistoren der peripheren Schaltungen ähnlich wie in dem LDD-Aufbau gebildet. Zur Freilassung der n-leitenden Vertiefung in dem aktiven Anordnungsbereich 23b wird eine neue Maskenschicht gebildet und durch Anwendung der neuen Maskenschicht, der Gateelektrode des p-leitenden kanalähnlichen Feldeffekttransistors und der Seitenwände auf den Seitenoberflächen der Gateelektrode als eine Maske, werden Boratome in die nleitende Vertiefung bei einer Dosierung von 3 · 10¹&sup5; cm&supmin;² ionenimplantiert. Dadurch werden die LDD-Aufbauten nach Bildung der stapelartigen Speicherkondensatoren vervollständigt und werden entsprechend nicht durch Wärme angegriffen. Dadurch werden sich die dotierten Profile der LDD-Aufbauten kaum ändern und deshalb ändern sich die Transistormerkmale nicht.
Die Fotolackmaske für die p-leitenden kanalähnlichen Feldeffekttransistoren wird entfernt und Borophoshphatsilikatglas wird über der gesamten Oberfläche des Aufbaus aufgebracht, um eine zweite isolierende Zwischenschicht 35 bereitzustellen. Die erste isolierende Zwischenschicht 27 auf dem leicht dotierten Bereich 26a und dem aktiven Anordnungsbereich 23b wird in dem Bildungsschritt der Seitenwände 32a und 32b verbraucht und die zweite isolierende Zwischenschicht 35 wird direkt mit dem leicht dotierten Bereich 26a und dem stark dotierten Bereich 34 in Kontakt gehalten. Auf der zweiten isolierenden Zwischenschicht 35 wird eine passende Maskenschicht gebildet und die Kontaktlöcher werden in der zweiten isolierenden Zwischenschicht 35 gebildet, um hierzu den gering dotierten Bereich 26a und den stark dotierten Bereich 34 freizulassen. Dadurch dringen die Kontaktlöcher nur in die zweite isolierende Zwischenschicht 35 ein und sind entsprechend flacher als diese von einer Speicheranordnung mit wahlfreiem Zugriff nach dem Stand der Technik. Deshalb belegen die Kontaktlöcher einen verhältnismäßig kleinen Teil der benutzbaren Fläche und die Integrationsdichte wird erhöht. In einem Beispiel wird ein refraktäres Metallsilizid auf die gesamte Oberfläche des Aufbaus gesputtert (sputtered) und das refraktäre Metallsilizid wird strukturiert, um die Bitlinien 36 zu bilden. Borophosphatsilikatglas wird wieder über der gesamten Oberfläche aufgebracht und es wird eine dritte isolierende Zwischenschicht 37 gebildet. Kontaktlöcher werden in den zweiten und dritten isolierenden Zwischenschichten 35 und 37 gebildet und eines der Kontaktlöcher läßt den stark dotierten Bereich 34 frei. Dadurch dringen die Kontaktlöcher nur in die zweiten und dritten isolierenden Zwischenschicht 35 und 37 ein und belegen einen verhältnismäßig kleinen Teil der nutzbaren Fläche, eher als diese von einer Speicheranordnung mit wahlfreiem Zugriff nach dem Stand der Technik Eine Aluminium-Legierungsschicht wird auf die dritte isolierende Zwischenschicht 37 gesputtert und wird durch das Kontaktloch, das in den zweiten und dritten isolierenden Zwischenschichten 35 und 37 gebildet wird, mit dem stark dotierten Bereich 34 in Kontakt gehalten. Die Aluminium-Legierungsschicht wird strukturiert, um die Verdrahtungsleitungen 38 zu bilden. Der resultierende Aufbau wird in Fig. 2E gezeigt.
In diesem Fall wird durch ein Kontaktloch, das in der zweiten isolierenden Zwischenschicht gebildet wird, die Bitlinie 36 weiter in Kontakt mit dem stark dotierten Bereich 34 gehalten und transportiert (propagates) ein aus dem Speicherkondensator einer der Speicherzellen auszulesendes Datenbit. Das Feldeffekttransistorbauelement wird mit der Bitlinie 36 gekoppelt, die als ein Verstärkertransistor eines Leseverstärkers dient und die leitenden Verdrahtungsleitungen mit einem von zwei verschiedenen Leistungsspannungspegeln versorgt.
In dem oben beschriebenen Verfahren werden, wie in Fig. 2C gezeigt, die Seitenwände 32a und 32b gleichzeitig mit der Maskenschicht strukturiert. Jedoch können zum unabhängigen Bestimmen der Seitenwandbreite, die Seitenwände 32a und 32b unabhängig von verschiedenen Masken strukturiert werden. Die unabhängige Herstellung der Seitenwände ist vorteilhaft, weil die Seitenwände 32b geweitet werden, eher als die Seitenwände 32a in einer fortschrittlichen Speicheranordnung mit wahlfreiem Zugriff weiter verkleinert werden.
Wie aus der vorangehenden Beschreibung verstanden werden kann, werden, da die Seitenwände 32a und 32b aus der ersten isolierenden Zwischenschicht 27 nach der Bildung der stapelartigen Speicherkondensatoren gebildet werden, die stapelartigen Speicherkondensatoren elektrische Ladungen für einen längeren Zeitraum akkumulieren, die LDD- Aufbauten sich kaum verändern und die Kontaktlöcher einen verhältnismäßig kleinen Teil der nutzbaren Fläche belegen.

Zweite Ausführungsform

Bezugnehmend auf die Fig. 2A bis 2F der Zeichnungen, wird eine weitere Verfahrensabfolge zur Herstellung einer Speicheranordnung mit wahlfreiem Zugriff nach der vorliegenden Erfindung gezeigt. Die Schaltungsanordnung, die durch die Verfahrensabfolge nach der zweiten Ausführungsform hergestellt wird, ist ähnlich der aus der ersten Ausführungsform und die Figuren zeigen nur zwei Speicherzellen und einen n-leitenden kanalähnlichen Feldeffekttransistor einer entsprechenden invertierenden Schaltung, die einen Teil der peripheren Schaltungen bildet.
Der Verfahrensablauf beginnt mit der Herstellung eines leicht dotierten, einzelnen Siliziumsubstrats 41 und einer dicken Feldoxidschicht 41 von etwa 600 Nanometern, die selektiv auf der Hauptoberfläche des Siliziumsubstrats 41 gewachsen ist. Die dicke Feldoxidschicht 42 definiert eine Vielzahl von aktiven Anordnungsbereichen 43a und 43b in der Hauptoberfläche und führt Kanaldotieren (channel doping) zur Einstellung der Feldeffekttransistorschwellenwerte aus. Dünne Gateoxidschichten 44 werden thermisch bis zu einer Dicke von etwa 20 Nanometern gewachsen und Phospor dotiertes Polysilizium wird auf der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 300 Nanometern aufgebracht. Eine Oxidschicht wird auf die Phosphor dotierte Polysiliziumschicht aufgebracht und die Oxidschicht wird durch ein lithographisches Verfahren strukturiert, um Oxidstreifen 45 zu bilden. Die Oxidstreifen 45 bilden Teile einer ersten isolierenden Zwischenschicht, die später gebildet wird. Bei der Verwendung der Oxidstreifen 45 als eine Ätzmaske, wird die Phosphor dotierte Polysiliziumschicht geätzt und strukturiert, und die Wortlinien WL11, WL12, WL13, WL14 und WL15 und Gateelektroden 46a, 46b und 46c werden auf der dicken Feldoxidschicht 42 und auf den Gateoxidschichten 44 bereitgestellt. Bei der Verwendung der Gateelektroden 46a bis 46c als eine Ionenimplantionsmaske, werden Phosphoratome in die aktiven Anordnungsbereiche 43a und 43b bei einer Dosierung von 5 · 1013 Cm 2 dotiert und die gering dotierten Anordnungsbereiche 47a, 47b und 47c werden in den aktiven Anordnungsbereichen 43a und 43b gebildet. Durch Anwendung eines chemisches Aufdampfungsverfahrens, wird eine Siliziumoxidschicht 48 auf die gesamte Oberfläche des Aufbaus bis zu einer Dicke von etwa 200 Nanometer aufgebracht und die Oxidstreifen 45 und die Siliziumoxidschicht 48 als Ganzes bilden eine erste isolierende Zwischenschicht. Der aus diesem Schritt resultierende Aufbau wird in Fig. 3A gezeigt.
Eine Fotolacklösung wird über die gesamte Oberfläche des Aufbaus verteilt und die Fotolackschicht wird strukturiert, um eine Ätzmaske 49 zu bilden. Die Ätzmaske 49 läßt die Siliziumoxidschicht 48 über den gering dotierten Bereichen 47b frei und die Siliziumoxidschicht 48 wird anisotropisch weggeätzt bis es die gering dotierten Bereiche 47b freiläßt. Dann werden die Seitenwände 49a auf den Seitenoberflächen der Wortlinien WL12 bis WL15 oder der Gatelektroden 46a und 46b übrigbleiben und die Seitenwände 49a definieren Kontaktlöcher 50, die die leicht dotierten Bereiche 47b freilassen. Der aus diesem Schritt resultierende Aufbau wird in Fig. 3B gezeigt. Die hierzu nahegelegenen Gateelektroden 46a und 46b und die Wortlinien werden wegen der Oxidstreifen 45 niemals den Kontaktlöchern 50 ausgesetzt.
Die Ätzmaske 49 wird entfernt und durch Anwendung eines chemischen Aufdampfungsverfahrens wird eine Phosphor dotierte Polysiliziumschicht über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 400 Nanometern gebildet. Durch ein lithographisches Verfahren wird die Phosphor dotierte Polysiliziumschicht geätzt und strukturiert und niedrigere Elektroden 50 der stapelartigen Speicherkondensatoren werden auf der ersten isolierenden Zwischenschicht gebildet. Durch Anwendung eines chemischen Aufdampfungsverfahrens wird eine Siliziumnitridschicht über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von 10 Nanometern aufgebracht und die niedrigeren Elektroden 50 des Phosphor dotierten Polysiliziums werden für 20 Minuten in feuchter Umgebung, die durch Dampf entsteht, oxidiert. Dann wird ein Siliziumoxid gewachsen und die Siliziumoxidschicht bildet zusammen mit der Siliziumnitridschicht einen kompakten dielektrischen Aufbau. Durch Anwendung eines chemischen Aufdampfungsverfahrens wird eine Phosphor dotierte Polysiliziumschicht über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 200 Nanometern aufgebracht und eine Fotolackmaske 51 wird auf der Phosphor dotierten Polysiliziumschicht gebildet. Die Phosphor dotierte Polysiliziumschicht und der kompakte dielektrische Schichtaufbau werden mit der Fotolackmaske 51 geätzt und strukturiert bis die erste isolierende Zwischenschicht freigelegt ist, so daß die dielektrischen Schichtaufbauten 52 und eine Gegenelektrode 53 auf den unteren Elektroden 50 gebildet werden und die stapelartigen Speicherkondensatoren, wie in Fig. 3C gezeigt, vervollständigt werden.
Die Fotolackmaske 51 wird weiter zur Seitenwändebildung verwendet. Die Siliziumschicht 48 über den leicht dotierten Bereichen 47a und 47c und die Gatelektrode 46c werden nämlich anisotropisch geätzt bis die leicht dotierten Bereiche 47a und 47c freigelegt sind. Dann werden die Seitenwände 49b und 49c auf den Seitenoberflächen der Gateelektroden 46a bis 46c übrigbleiben, wie aus Fig. 3D ersichtlich. Da die Seitenwände 49b und 49c unabhängig von den Seitenwänden 49a gebildet werden, kann die Breite der Seitenwände 49b und 49c geeignet bestimmt werden. Die Seitenwände 49b und 49c können durch separate Schritte unabhängig gebildet werden und solch ein separater Herstellungsablauf ist für eine fortgeschrittene Speicheranordnung mit wahlfreiem Zugriff wünschenswert.
Die Fotolackmaske 51 wird entfernt und eine neue Fotolackmaske 54 wird in einer solchen Weise gebildet, um den aktiven Anordnungsbereich 43b freizulassen, außer für eine n-leitende Vertiefung (nicht gezeigt), wo ein p-leitender kanalähnlicher Feldeffekttransistor gebildet wird. Bei Verwendung der Fotolackmaske 54, der Gateelektrode 46c und der Seitenwände 49 als eine Ionenimplantationsmaske, werden Arsenatome in den aktiven Anordnungsbereich 43b bei einer Dosierung von 3 · 10¹&sup5; cm&supmin;² ionenimplantiert und die stark dotierten Bereiche 55a und 55b werden in einer teilweise überlappten Weise mit den leicht dotierten Bereichen 47c gebildet. Dadurch wird der LDD-Aufbau in dem aktiven Anordnungsbereich 43b hergestellt, wie in Fig. 3E gezeigt. Mit einer neuen Fotolackmaske, werden ein Gateaufbau und Seitenwände gleichzeitig im vorangehenden Schritt als eine Ionenmaske gebildet, Boratome werden in die n-Vertiefung (nicht gezeigt) bei einer Dosierung von 3 · 10¹&sup5; cm&supmin;² implantiert und der einen Teil der entsprechenden invertierenden Schaltung bildende p-leitende kanalähnliche Feldeffekttransistor (nicht gezeigt) wird vervollständigt.
Die zur Bildung des p-leitenden kanalähnlichen Feldeffekttransistors verwendete Fotolackmaske wird entfernt und eine Borphosphatsilikatglasschicht wird auf der gesamten Oberfläche des Aufbaus aufgebracht, um eine zweite isolierende Zwischenschicht 56 zu bilden, und Kontaktlöcher werden in der zweiten isolierenden Zwischenschicht 56 gebildet, um den gering dotierten Bereich 47a und den stark dotierten Bereich 55a freizulassen. Auf die gesamte Oberfläche wird eine refraktäre Metall-Silicid-Schicht gesputtert und die refraktäre Metall-Silicid-Schicht wird geätzt und strukturiert, um Bitlinien einschließlich einer Bitlinie 57 zu bilden. Nach der Bildung der Bitlinien wird eine Borphosphatsilikatglasschicht über der gesamten Oberfläche des Aufbaus aufgebracht, um eine dritte isolierende Zwischenschicht 58 zu bilden, und zur Bildung von Kontaklöchern einschließlich eines Kontaktloches, das den stark dotierten Bereich 55b freiläßt, wird ein lithographisches Verfahren auf die dritte isolierende Zwischenschicht 58 angewendet. Eine Aluminium- Legierungs-Schicht wird auf die dritte isolierende Zwischenschicht 58 gesputtert, und wird geätzt und strukturiert, um Verdrahtungsleitungen 59 zu bilden.
Selbst wenn es im folgenden nicht wiederholt wird, erzielt die zweite Ausführungsform dieselben Vorteile wie die erste Ausführungsform. Außerdem werden die mit den benachbarten gering dotierten Bereichen 47a und 47b selbst ausgerichtet und deshalb wird die verschachtelte Toleranz eher als bei der ersten Ausführungsform vernngert.

Dritte Ausführungsform

Bezugnehmend auf die Fig. 4A bis 4H der Zeichnungen wird noch eine weitere Verfahrensabfolge der vorliegenden Erfindung gezeigt. Die Anbringung einer Speicheranordnung mit wahlfreiem Zugriff, die in der dritten Ausführungsform ähnlich zu der ersten Ausführungsform implementiert ist, und nur zwei Speicherzellen und ein n-leitender, einen Teil einer entsprechenden invertierenden Schaltung bildender Feldeffekttransistor werden der Einfachheit halber gezeigt.
Die Verfahrensabfolge beginnt mit der Herstellung eines gering dotierten Einkristallsiliziumsubstrats 61 und einer dicken Feldoxidschicht 62, die zum Definieren der aktiven Anordnungsbereiche 63a und 63b selektiv auf der Hauptoberfläche des Siliziumsubstrats 61 bis zu einer Dicke von etwa 600 Nanometer gewachsen wird. Nach den Kanaldotierungsschritten zum Regulieren der Schwellenwertpegel der Feldeffekttransistorbauelemente werden die Gateoxidschichten 64 thermisch bis zu einer Dicke von etwa 20 Nanometern gewachsen, Phosphor dotiertes Polysilizium wird über die gesamte Oberfläche bis zu einer Dicke von etwa 300 Nanometern, und eine Oxidschicht ist weiter über der Phosphor dotierten Schicht aufgebracht. Eine passende Fotolackmaske wird auf der Oxidschicht gebildet und die Oxidschicht wird geätzt und strukturiert, um Oxidstreifen 65 zu bilden. Bei Verwendung der Oxidstreifen 65 als eine Maske, wird die Phosphor dotierte Schicht geätzt und strukturiert, und die Wortlinien WL21, WL22, WL23, WL24 und WL25 und die Gateelektroden 66a, 66b und 66c werden auf der dicken Feldoxidschicht 62 und auf den gateisolierenden Schichten 64 bereitgestellt. Bei Verwendung der Gateelektroden 66a bis 66c und den benachbarten Oxidschichten 65 als eine Ionenimplantationsmaske, werden Phosphoratome in die aktiven Anordnungsbereiche 63a und 63b bei einer Dosierung von 5 · 10¹³ cm&supmin;² ionenimplantiert und die gering dotierten Bereiche 67a, 67b und 67c werden in einer selbst ausgerichteten Weise gebildet. Durch Anwendung eines chemischen Aufdampfungsverfahrens wird eine Siliziumoxidschicht 68 über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 200 Nanometern aufgebracht, und die Oxidstreifen und die Siliziumoxidschicht 68 bilden zusammen eine erste isolierende Zwischenschicht. Der aus diesem Schritt resultierende Aufbau wird in Fig. 4A gezeigt.
Eine Fotolackmaske (nicht gezeigt) wird auf der ersten isolierenden Zwischenschicht gebildet und läßt die erste isolierende Zwischenschicht über den leicht dotierten Bereich 67b frei. Die Siliziumoxidschicht 68 wird anisotropisch weggeätzt bis die gering dotierten Bereiche 67b freigelegt sind. Seitenwände 69a werden gebildet und definieren die Kontaktlöcher, die die gering dotierten Bereiche 67b freilassen, jedoch werden die hierzu naheliegenden Wortlinien wegen den Oxidstreifen 65 niemals freigelegt. Die durch die Seitenwände 69a definierten Kontaktlöcher sind mit den gering dotierten Bereichen 67b selbst ausgerichtet. Die Fotolackmaske wird entfernt und Phosphor dotiertes Polysilizium wird durch Anwendung eines chemischen Aufdampfungsverfahrens über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 400 Nanometern aufgebracht. Eine neue Fotolackmaske wird strukturiert und die Phosphor dotierte Polysiliziumschicht wird geätzt und strukturiert, um die unteren Elektroden 70 der stapelartigen Speicherkondensatoren zu bilden. Eine Siliziumnitridschicht wird über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 10 Nanometern aufgebracht und der Aufbau wird in einer hochtemperierten feuchten Umgebung für 20 Minuten bei 950º plaziert, so daß eine Siliziumoxidschicht gewachsen wird. Die Siliziumnitridschicht und die Siliziumoxidschicht wird dadurch thermisch gewachsen, um zusammen einen kompakten dielektrischen Schichtaufbau zu bilden. Durch Anwendung eines chemischen Aufdampfungsverfahrens wird Phosphor dotiertes Polysilizium über der gesamten Oberfläche des Aufbaus bis zu einer Dicke von etwa 200 Nanometern aufgebracht, und eine Fotolackmaske 71 wird strukturiert und definiert einen dielektrischen Schichtaufbau 72 und eine Gegenelektrode 73. Der kompakte dielektrische Schichtaufbau und die Phosphor dotierte Schicht werden durch Anwendung eines Ätzverfahrens jeweils in den dielektrischen Schichtaufbau 72 und die Gegenelektrode 73 geformt (shaped). Anschließend wird die Siliziumoxidschicht 68 anisotropisch geätzt und strukturiert bis die gering dotierten Bereiche 67c freigelegt sind, und Seitenwände 69b werden auf den Seitenoberflächen der Gateelektrode 66c gebildet. Der aus diesem Schritt resultierende Aufbau wird in Fig. 4B gezeigt.
Die Fotolackmaske 71 wird entfernt und eine neue Fotolackmaske 74 wird strukturiert. Die Fotolackmaske 74 bedeckt die Speicherzellen und einen p-leitenden kanalähnlichen Feldeffekttransistor, der zusammen mit dem n-leitenden Feldeffekttransistor eine entsprechende invertierende Schaltung bildet. Arsenatome werden in einer selbst ausgerichteten Weise in dem aktiven Anordnungsbereich bei einer Dosierung von 3 · 10¹&sup5; cm&supmin;² gebildet und die stark dotierten Bereiche 75a und 75b werden in einer teilweise überlappten Weise mit den gering dotierten Bereichen 67c gebildet. Dadurch wird der LDD-Aufbau in dem aktiven Anordnungsbereich 63b für den n-leitenden Feldeffekttransistor gebildet. Der aus diesem Schritt resultierende Aufbau wird in Fig. 4C gezeigt. Obwohl nicht in den Zeichnungen gezeigt, wird, zur Freilassung der n-leitenden Vertiefung (nicht gezeigt) eine neue Fotolackmaske gebildet und Boratome werden bei einer Dosierung von 3 · 10¹&sup5; cm&supmin;² ionenimplantiert. Die stark dotierten p-Bereiche werden in der n-leitenden Vertiefung gebildet und der LDD-Aufbau wird für den p-leitenden Feldeffekttransistor vervollständigt.
Borphosphalsilikatglas 76 wird bis zu einer Dicke von etwa 500 Nanometern über der gesamten Oberfläche des Aufbaus aufgebracht und dient als eine zweite isolierende Zwischenschicht 76. Die auf 350º hoch-temperierte Stickstoffumgebung erlaubt der Borphosphatsilikatglassschicht für 30 Minuten zurückzufließen und eine glätte Oberfläche wird, wie in Fig. 4D gezeigt, gebildet.
Eine Fotolackmaske 77 wird auf der zweiten isolierenden Zwischenschicht 76 strukturiert und läßt den Bereich über dem leicht dotierten Bereich 67a frei. Bei Verwendung der Fotolackmaske 77, wird die zweite isolierende Zwischenschicht 76 teilweise weggeätzt, jedoch wird das Ätzen bei der Gegenelektrode 73 beendet, da das Ätzmittel sehr stark zwischen dem Borphosphatsilikatglass und dem Phosphor dotierten Polysilizium unterscheidet. Bei Verwendung eines weiteren Ätzmittels wird die Gegenelektrode 73 teilweise weggeätzt, jedoch wird das zweite Ätzen auch bei dem dielektrischen Schichtaufbau 72 beendet. Letztendlich werden der dielektrische Schichtaufbau 72 und die erste isolierende Zwischenschicht anisotropisch weggeätzt, so daß die Seitenwände 69c auf den Seitenoberflächen der Gateelektroden 66a und 66b übrigbleiben. Wie in Fig. 4E gezeigt, definieren die Seitenwände 69c ein Kontaktloch, das den gering dotierten Bereich 67a freiläßt.
Eine Siliziumschicht 78 wird über die gesamte Oberfläche des Aufbaus bis zu einer Dicke von etwa 100 Nanometern aufgebracht und erstreckt sich, wie in Fig. 4E gezeigt, in das Kontaktloch. Die Siliziumoxidschicht 78 wird anisotropisch geätzt, so daß eine Schutzwand 79 in dem Kontaktloch gebildet wird und die Schutzwand 79 mit den Seitenwänden 69c überlappt. Das durch die Schutzwand 79 definierte Kontaktloch ist nach dem gering dotierten Bereich 67a selbst ausgerichtet und der Belegbereich jeder Speicherzelle wird gegenüber der zweiten Ausführungsform vernngert.
Ein Kontaktloch, das den stark dotierten Bereich 75a freiläßt, wird in der zweiten isolierenden Zwischenschicht 76 gebildet und die Kontaktlöcher, die die dotierten Bereiche 67a und 75a freilassen, werden mit stark dotierten n-leitenden Polysiliziumsäulen 80a und 80b gefüllt. Die Polysiliziumsäulen 80a und 80b können durch ein selektives Wachstum oder ein chemisches Aufdampfungsverfahren, gefolgt von einem Zurück- Ätzen-Verfahren (oder anisotropisches Ätzen), hergestellt werden und bei Anwendung einer Ionenimplantation oder einer thermischen Diffusion werden die n-dotierten Verunreinigungsatome in den Polysiliziumsäulen 80a und 80b dotiert. Jedoch können die Polysiliziumsäulen 80a und 80b durch selektiv gewachsene Wolframsäulen ersetzt werden.
Bitlinien aus refraktärem Metallsilizium werden auf der zweiten isolierenden Zwischenschicht 76 gebildet und eine der Bitlinien ist durch das Bezugszeichen 81 gekennzeichnet. Eine Borphosphatsilikatglassschicht ist über der gesamten Oberfläche des Aufbaus aufgebracht und dient als eine dritte isolierende Zwischenschicht 82. Durch Anwendung eines lithographischen Verfahrens werden die zweiten und dritten isolierenden Zwischenschichten 76 und 82 teilweise geätzt und ein Kontaktloch läßt den stark dotierten Bereich 75b frei. Das Kontaktloch wird mit einer stark dotierten, n-leitenden Polysiliziumsäule 83 gefüllt und die Aluminiumlegierungsverdrahtungen 84 werden auf der dritten isolierenden Zwischenschicht 82 strukturiert.
Die Speicheranordnung mit wahlfreiem Zugriff, die in der dritten Ausführungsform implementiert wird, erzielt auch dieselben Vorteile wie die ersten und zweiten Ausführungsformen. Des Weiteren werden die verschachtelten Toleranzen verkleinert, da die Seitenwände 69a und 69c die Kontaktlöcher nicht nur für die untere Elektrode der stapelartigen Speicherkondensatoren, sondern auch für die Bitlinien definieren und deshalb wird die Integrationsdichte weiter erhöht.
Obwohl besondere Ausführungsformen der vorliegenden Erfindung gezeigt und beschrieben worden sind, wird es für den Fachmann offensichtlich sein, daß bei diesen Ausführungsformen Änderungen und Modifikationen vorgenommen werden können. Beispielsweise kann ein dielektrischer Schichtaufbau des stapelartigen Speicherkondensators durch eine einzelne isolierende Schicht oder durch mehr als zwei isolierende Schichten implementiert werden.

Claims

1. Eine Speicheranordnung mit wahlfreiem Zugriff, hergestellt in einem einzigen Halbleitersubstrat (21; 41; 61) eines ersten Leitfähigkeitstyps, mit:

a) einer Vielzahl von Speicherzellen; und

b) mindestens ein Feldeffekttransistorbauelement, das einen Teil einer peripheren Schaltung bildet;

in dem jeder der Vielzahl von Speicherzellen aufweist:

a-1) einen Transferfeldeffekttransistor mit ersten und zweiten gering dotierten Bereichen (26b/26a; 47b/47a; 67b/67a) eines zweiten Leitfähigkeitstyps, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, die durch einen, einen ersten Kanal bildenden Bereich voneinander getrennt sind, eine erste Gateisolierschicht (24; 44; 64), die auf dem, den ersten Kanal bildenden Bereich gebildet wird, und einen ersten Gateaufbau (25a; 46a; 66a), der auf der ersten Gateisolierschicht gebildet wird,

a-2) eine erste isolierende Zwischenschicht (27; 48; 68), die den ersten Gateaufbau bedeckt, und die die ersten und zweiten Verunreinigungsbereiche freiläßt, und

a-3) einen stapelartigen Speicherkondensator mit einer unteren Elektrode (28; 50; 70), die auf der ersten, isolierenden Zwischenschicht gebildet und in Kontakt mit dem ersten gering dotierten Bereich gehalten wird, einen dielektrischen Schichtaufbau (30; 52; 72), der die untere Elektrode bedeckt, und eine obere Elektrode (31; 53; 70), die in Kontakt mit dem dielektrischen Schichtaufbau gehalten wird;

in der das mindestens eine Feldeffekttransistorbauelement aufweist:

b-1) dritte und vierte dotierte Bereiche des zweiten Leitfähigkeitstyps, die durch einen, einen zweiten Kanal bildenden Bereich voneinander getrennt sind, wobei jeder der dritten und vierten dotierten Bereiche mit einem gering dotierten Unterbereich (26c; 47c; 67c) implementiert wird, der teilweise von einem stark dotierten Unterbereich (34; 55a; 75a) überlappt wird,

b-2) eine zweite Gateisolierschicht (24; 44; 64), die auf dem, den zweiten Kanal bildenden Bereich gebildet wird, und

b-3) einen zweiten Gateaufbau (25c; 46c; 66c), der auf der zweiten Gateisolierschicht gebildet wird und Seitenwände (32b; 49c; 69c) auf dessen Seitenflächen hat, wobei die Seitenwände aus einer Isolierschicht bestehen, die für die erste isolierende Zwischenschicht verwendet wird;

und in der:

a-4) jede der Vielzahl von Speicherzellen keinen stark dotierten Unterbereich aufweist, die eine Dotierung haben, entsprechend dem stark dotierten Unterbereich des mindestens einen Feldeffekttransistorbauelements;

und die Speicheranordnung mit wahlfreiem Zugriff ferner mit:

c) einer oberen, isolierenden Zwischenschicht (35/37; 56/58; 76/79/82), die die Vielzahl von Speicherzellen und das mindestens eine Feldeffekttransistorbauelement bedeckt und Kontaktlöcher hat, die den zweiten dotierten Bereich und einen der dritten und vierten dotierten Bereiche freiläßt, und

d) leitenden Verdrahtungsleitungen (36; 57; 81/80a), die durch die Kontaktlöcher geführt sind und jeweils in Kontakt mit dem zweiten dotierten Bereich und einem der dritten bzw. vierten dotierten Bereiche gehalten werden.

2. Speicheranordnung nach Anspruch 1, in der die ersten und zweiten, gering dotierten Bereiche die gleiche Dotierung, wie die dritten und vierten gering dotierten Unterbereiche haben.

3. Speicheranordnung nach Anspruch 1 oder 2, in der die erste isolierende Zwischenschicht, welche den ersten Gateaufbau bedeckt, eine Seitenwand auf mindestens einer Seite des ersten Gateaufbaus aufweist.

4. Speicheranordnung nach Anspruch 3, in der die erste isolierende Zwischenschicht, welche den ersten Gateaufbau bedeckt, Seitenwände auf beiden Seiten des ersten Gateaufbaus aufweist.

5. Verfahren zum Herstellen einer Speicheranordnung mit wahlfreiem Zugriff mit den Schritten:

a) Herstellen eines Halbleitersubstrats (21; 41; 61) eines ersten Leitfähigkeitstyps;

b) Bilden erster und zweiter Gateaufbauten (25a/25c; 66a/66c; 66a/66c), jeweils auf ersten und zweiten Gateisolierschichten;

c) Bilden erster und zweiter gering dotierter Bereiche, und dritter und vierter gering dotierter Unterbereiche (26b/26a/26c; 47b/47a/47c; 67b/67a/67c) eines zweiten Leitfähigkeitstyps durch Ionenimplantation, in einer selbst ausgerichteten Weise, wobei der erste und zweite Gateaufbau als eine Maske verwendet werden, wobei der zweite Leitfähigkeitstyp entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, ein Transferfeldeffekttransistor mit dem ersten Gateaufbau und den ersten und zweiten gering dotierten Bereichen vervollständigt wird;

d) Bedecken des ersten und zweiten Gateaufbaus mit einer ersten isolierenden Zwischenschicht (27/48; 68);

e) Bilden eines stapelartigen Speicherkondensators (28/30; 31; 50/52; 53; 70/72/73), der auf der isolierenden Zwischenschicht bereitgestellt und mit dem gering dotierten Bereich in Kontakt gehalten wird;

f) anisotropisches Ätzen der ersten isolierenden Zwischenschicht, welche den zweiten Gateaufbau bedeckt, so daß die Seitenwände (32b; 49c; 69b) auf der Seitenfläche des zweiten Gateaufbaus gebildet werden;

g) Bilden stark dotierter Unterbereiche (34; 55a; 75a) des zweiten Leitfähigkeitstyps durch Ionenimplantation in einer selbst ausgerichteten Weise, wobei der zweite Gateaufbau und die Seitenwände als eine Maske verwendet werden, die stark dotierten Unterbereiche, die teilweise mit den dritten bzw. vierten gering dotierten Unterbereichen überlappt werden, um dabei jeweils ein Feldeffekttransistorbauelement zu vervollständigen, das einen Teil einer peripheren Schaltung bildet, während der Transferfeldeffekttransistor mit einer Maskenschicht (33) bedeckt wird, so daß der Transferfeldeffekttransistor nur gering dotierte Bereiche ohne stark dotierte Bereiche aufweist;

h) Vervollständigen einer oberen, isolierenden Zwischenschicht (35/37; 56/58; 76/79/82), wobei der Transferfeldeffekttransistor, der stapelartige Speicherkondensator und das Feldeffekttransistorbauelement bedeckt werden; und

i) Vervollständigen der leitenden Verdrahtungsleitungen (36; 57; 80a/81), die jeweils in Kontakt mit dem zweiten gering dotierten Bereich und einem der stark dotierten Unterbereiche durch die entsprechenden Kontaktlöcher gehalten werden, die auf der oberen isolierenden Zwischenschicht gebildet sind.

6. Verfahren nach Anspruch 5, in dem die ersten und zweiten gering dotierten Bereiche, die im Schritt (c) gebildet sind, die gleiche Dotierung, wie die dritten und vierten gering dotierten Unterbereiche haben.

7. Verfahren nach Ansprüchen 5 und 6, umfassend den Schritt des Ätzens der ersten isolierenden Zwischenschicht, welche den ersten Gateaufbau bedeckt, um eine Seitenwand in mindestens einer Seite des ersten Gateaufbaus zu bilden.

8. Verfahren nach Anspruch 7, umfassend die Schritte des Ätzens der ersten isolierenden Zwischenschicht, welche den ersten Gateaufbau bedeckt, um die Seitenwände auf beiden Seiten des ersten Gateaufbaus zu bilden.

9. Verfahren nach Anspruch 7, in dem die Schritte des Ätzens der mindestens einen Seitenwand des ersten Gateaufbaus und die oder jede Seitenwand des zweiten Gateaufbaus unabhängig ausgeführt werden, so daß Seitenwände mit unterschiedlichen Breiten gebildet werden können.

10. Verfahren nach einem der Ansprüche 7 bis 9, in dem die geätzte Seitenwand oder Wände neben dem ersten Gateaufbau nach dem ersten und/oder zweiten gering dotierten Bereich selbst ausgerichtet ist oder sind.

11. Verfahren nach einem der Ansprüche 5 bis 10, in dem der erste Gateaufbau während des Bildens der dotierten Bereiche und Unterbereiche bedeckt wird.