KR960001334B1 - 스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리장치 및 그 제조공정 - Google Patents
스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리장치 및 그 제조공정 Download PDFInfo
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Abstract
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Description
제1a도 및 제1b도는 랜덤 억세스 메모리를 제조하기 위한 종래기술의 공정순서를 나타내는 단면도.
제2a도 내지 제2e도는 본 발명에 따른 랜덤 억세스 메모리장치를 제조하기 위한 공정순서를 나타내는 단면도.
제3a도 내지 제3f도는 본 발명에 따른 랜덤 억세스 메모리장치를 제조하기 위한 또 하나의 공정순서를 나타내는 단면도.
제4a도 내지 제4h도는 본 발명에 따른 랜덤 억세스 메모리장치를 제조하기 위한 또 다른 공정순서를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
21, 41, 61 : 반도체 기판 24, 44, 64 : 제1게이트절연막
25a, 46a, 66a : 제1게이트 구조 25c, 46c, 66c : 제2게이트 구조
26b, 47b, 67b : 제1불순물 영역 26a, 47a, 67a : 제2불순물 영역
26c, 47c, 67c : 희박하게 도핑된 불순물 서브 영역
27, 48, 68 : 제1레벨간 절연막 28, 50, 70 : 하부 전극
30, 52, 72 : 유전막 구조 31, 53, 70 : 상부 전극
32b, 49c, 69b : 측벽
34, 55a, 75a : 농후하게 도핑된 불순물 서브 영역
본 발명은 랜덤 억세스 메모리장치에 관한 것으로, 특히 희박하게 도핑된 드레인 구조를 갖는 스택형 저장 캐패시터 및 전달 트랜지스터에 의해 구현되는 메모리 구조에 관한 것이다.
종래기술의 랜덤 억세스 메모리장치를 제조하는 공정의 전형적인 예는 제1a도 및 제1b도에 도시되어 있으며, 여기서 희박하게 도핑된 p형 실러콘 기판(1)의 준비에서 공정순서가 시작된다. 먼저, 두꺼운 필드 산화막(2)가 p형 실리콘 기판(1)의 주 표면상에 선택적으로 성장된다. 두꺼운 필드 산화막(2)는 주 표면내의 능동 소자 영역을 한정하고, 얇은 게이트 산화막(3)은 능동 소자 영역상에 열적으로 성장된다. N+형 도핑된 폴리실리콘은 구조의 전체 표면상에 피착되고, N+형 도핑된 폴리실리콘막은 게이트전극(4)가 얇은 게이트 산화막(3)상에 형성되도록 패터닝된다. 게이트전극(4)는 워드 라인 WL의 일부를 형성하고, 워드라인 WL은 두꺼운 필드 산화막(2)에 걸쳐서 연장된다. N형 불순물 원자는 게이트전극(4)를 마스크로서 사용하는 자기 정렬 방식으로 능동 소자 영역내로 희박하게 도입되고, 희박하게 도핑된 소스 및 드레인 영역(5)는 각 게이트전극(4)의 양 측면상에 형성된다. 실리콘 산화물은 구조의 전체 표면에 걸쳐 피착되고, 실리콘 산화막은 측벽(6)이 워드 라인 WL의 측 표면상에, 즉, 게이트전극(4)의 측 표면상에 남도록 이방성으로 에칭된다. 측벽(6)을 마스크로서 사용하여, n형 불순물 원자는 다시 능동 소자 영역내로 도입되고, 농후하게 도핑된 소스 및 드레인 영역(7)은 희박하게 도핑된 소스 및 드레인 영역(4)와 부분적으로 중첩되는 방식으로 능동 소자 영역내에 형성된다. 관련된 희박하게 도핑된 소스 및 드레인 영역(5)와 부분적으로 중첩된 각각의 농후하게 도핑된 소스 및 드레인 영역(7)은 희박하게 도핑된 드레인 구조를 형성하고, 이 희박하게 도핑된 드레인 구조는 통상적으로 ˝LDD˝라고 약칭한다. 이 단계의 결과적인 구조는 제1a도에 도시되어 있다.
최우측의 능동 소자 영역에서, MIS(금속-절연체-반도체)형 전계 효과 트랜지스터는 랜덤 억세스 메모리장치의 주변 회로의 일부를 형성하고, 다른 능동 소자 영역내의 MIS형 전계 효과 트랜지스터는 메모리 셀의 전달 트랜지스터로서 사용된다.
제1레벨간 절연막(8)은 구조의 전체 표면상에 피착되고, 접촉홀은 제1레벨간 절연막(8)내에 형성된다. 제1레벨간 절연막(8)내의 각각의 접촉 홀은 각 전달 트랜지스터의 소스 및 드레인 영역중의 한 영역을 노출시킨다. 폴리실리콘은 구조의 전체 표면상에 피착되고, 폴리실리콘막은 제1레벨간 절연막(8)내에 형성된 접촉 홀에 노출된 소스 및 드레인 영역과 접촉하여 유지된다. 폴리실리콘막은 다음에 저장 캐패시터의 하부전극(9)를 형성하도록 패터닝되고 얇은 유전막으로 완전히 덮혀진다. 열 성장 산화막은 질적으로 우수하기 때문에 얇은 유전막은 폴리실리콘막의 열 산화에 의해 생성된다. 그러나, 이 구조는 열 성장중에 가열된다. 도전성 물질은 구조의 전체 표면에 걸쳐서 피착되고, 저장 캐패시터 사이에 공유된 역 전극(10)을 형성하도록 패터닝된다. 역 전극(10)을 마스크로서 사용하여, 얇은 유전막은 얇은 유전막(11)을 형성하도록 패터닝되고, 저장 캐패시터가 완성된다. 저장 캐패시터를 패터닝하는 동안, 구조는 포토레지스트 공정에서 반복적으로 가열된다.
제2레벨간 절연막(12)는 구조는 전체 표면에 걸쳐 피착되고, 접촉 홀은 제1 및 제2레벨간 절연막(8 및 12)내에 형성된다. 제1 및 제2레벨간 절열막(8 및 12)내에 형성된 접촉 홀은 전달 트랜지스터의 다른 소스 및 드레인 영역에 도달하고, 전체 표면에 걸쳐 피착된 내화 금속 실리사이드막은 다른 소스 및 드레인 영역과 접촉하여 유지된다. 내화 금속 실리사이드막은 비트 라인(13)을 형성하도록 패터닝되고, 저장 캐패시터는 관련된 전달 트랜지스터를 통하여 관련된 비트 라인(13)에 연결될 수 있다. 비트 라인(13)은 주변 회로의 구성 전계 효과 트랜지스터의 소스 및 드레인 영역에 또한 결합된다.
제3레벨간 절연막(14)는 구조의 전체 표면에 걸쳐 피착되고, 접촉 홀은 주변 회로의 일부를 형성하는 MIS형 전계 효과 트랜지스터의 소스 및 드레인 영역을 노출시키도록 제1 내지 제3레벨간 절연막(8,12 및 14)를 통하여 형성된다. 도전성 물질은 구조의 전체 표면에 걸쳐 피착되고, 접촉 홀을 통하여 MIS형 전계 효과 트랜지스터의 소스 및 드레인 영역과 접촉하여 유지된다. 제3레벨간 절연막에 걸쳐 피착된 도전성 물질은 제1b도에서 알 수 있는 바와 같이 도전성 배선 스트립(15)를 형성하도록 패터닝된다.
농후하게 도핑된 소스 및 드레인 영역(7)의 불순물 프로필이 저장 캐패시터의 제조단계에서 변동한다는 점에서 종래기술의 동적 랜덤 억세스 메모리장치에 문제점이 있다. 불순물 프로필은 트랜지스터의 특성에 영향을 주어, 어떤 트랜지스터에 대해 설계사양을 충족시켜 주지 못한다.
종래기술의 랜덤 억세스 메모리장치에서 나타나는 또 하나의 문제점은 하부 전극(9)내에 저장된 데이타 비트 또는 전자가 비교적 짧은 시간 주기에서 손실되는 경향이 있다는 것이다. 이것은 농후하게 도핑된 소스 및 드레인 영역 (7)이 측벽(6)을 패터닝하기 위한 이방성 에칭 공정으로 인해 손상된 영역에서 형성되어지기 쉽다는 사실 때문이다.
접촉 홀이 많은 양의 실제면적을 차지하고, 이 접촉 홀이 집적밀도의 증가를 저하시킨다는 점에서 종래기술의 랜덤 억세스 메모리장치는 또 다른 문제점을 갖게 된다. 즉, 비트 라인(13)과 배선 스트립(15)를 위한 접촉 홀은 제1 및 제2레벨간 절연막(8 및 12)와 제1 내지 제3레벨간 절연막(8,12 및 14)를 통하여 형성되고, 접촉 홀은 깊게되는 경향이 있다. 접촉 홀이 깊을수록, 점유 면적은 커진다. 그러므로, 넓은 접촉 홀은 집적 밀도의 증가를 저하시킨다.
그러므로, 본 발명의 중요한 목적은 종래 기술의 랜덤 억세스 메모리장치에서 나타나는 문제점이 없는 랜덤 억세스 메모리장치를 제공하는데 있다.
본 발명의 또 하나의 중요한 목적은 상기 문제점들이 없는 랜덤 억세스 메모리를 제조하는 공정을 제공하기 위한 것이다.
이 목적들을 달성하기 위해서, 본 발명은 스택형 저장 캐패시터와 전달 전계 효과 트랜지스터 사이에 전기적 절연을 제공하는 제1레벨간 절연막으로부터 주변 회로의 구성 전계 효과 트랜지스터의 측벽을 형성하는 것을 제시한다.
본 발명의 양상에 따르면, a) a-1) 제1채널형성영역에 의해 서로 떨어진 제1도전형의 제1 및 제2불순물 영역, 제1채널형성영역상에 형성된 제1게이트 절연막, 및 제1게이트 절연막상에 형성된 제1게이트 구조를 갖는 전달 전계 효과 트랜지스터, a-2) 제1게이트 구조를 덮고 제1 및 제2불순물 영역을 노출시키는 제1레벨간 절연막, 및 a-3) 제1레벨간 절연막상에 형성되고 제1불순물 영역과 접촉하여 유지된 하부 전극, 하부 전극을 덮는 유전막 구조, 및 유전막 구조와 접촉하여 유지된 상부 전극을 갖고 있는 스택형 저장 캐패시터를 각각 포함하는 다수의 메모리 셀 ; b) 각각 농후하게 도핑된 불순물 서브 영역과 부분적으로 중첩된 희박하게 도핑된 불순물 서브 영역에 의해 구현되는 제2채널형성영역에 의해 서로 떨어진 제2도전형의 제3 및 제4불순물 영역, 제2채널형성영역상에 형성된 제2게이트 절연막, 및 제2게이트 절연막상에 형성되고, 이의 측 표면상에 제1레벨간 절연막용으로 사용된 절연막으로부터 만들어진 측벽을 갖는 제2게이트 구조 ; c) 다수의 메모리 셀과 최소한 하나의 구성 전계 효과 트랜지스터를 덮고 있는 제2불순물 영역과 제3 및 제4불순물 영역중의 한 영역을 노출시키는 접촉 홀을 갖고 있는 상부 레벨간 절연막 구조 ; 및 d) 접촉 홀을 통과하고 제2불순물 영역 및 제3 및 제4불순물 영역중의 상기 한 영역과 각각 접촉하여 유지되는 도전성 배선 스트립을 포함하는 제1도전형의 단일 반도체 기판상에 제조된 랜덤 억세스 메모리가 제공된다.
본 발명의 또 하나의 양상에 따르면, a) 제1도전형의 반도체 기판을 준비하고 ; b) 제1 및 제2게이트 절연막상에 제1 및 제2게이트 구조를 형성하고 ; c) 제1 및 제2게이트 구조를 이온주입마스크로서 사용하는 자기정렬방식으로 제1도전형과 반대인 제2도전형의 제1, 2, 3 및 4의 희박하게 도핑된 불순물 영역을 형성하여, 제1게이트 구조를 갖는 전달 전계 효과 트랜지스터가 완성되고 ; d) 제1 및 제2게이트 구조를 제1레벨간 절연막으로 덮고 ; e) 제1레벨간 절연막상에 제공되고 제1의 희박하게 도핑된 불순물 영역과 접촉하여 유지된 스택형 저장 캐패시터를 형성하고 ; f) 측벽이 제2게이트 구조의 측 표면상에 형성되도록 제2게이트 구조를 덮는 제1레벨간 절연막을 이방성으로 에칭하고 ; g) 제2게이트 구조와 측벽을 이온주입마스크로서 사용하는 자기정렬방식으로 제3 및 제4의 희박하게 도핑된 불순물 영역과 각각 부분적으로 중첩된 제2도전형의 농후하게 도핑된 불순물 영역을 형성하여, 주변 회로의 일부를 형성하는 구성 전계 효과 트랜지스터를 완성하고 ; h) 전달 전계 효과 트랜지스터, 스택형 저장 캐패시터 및 구성 전계 효과 트랜지스터를 덮는 상부 레벨간 절연막을 완성하고 ; i) 제2의 희박하게 도핑된 불순물 영역 및 상부 레벨간 절연막내에 형성된 각각의 접촉 홀을 통하여 농후하게 도핑된 불순물 영역중의 한 영역과 접촉하여 각각 유지된 도전성 배선 스트립을 완성하는 단계를 포함하는 랜덤 억세스 메모리장치를 제조하는 공정이 제공된다.
본 발명의 따른 랜덤 억세스 메모리 장치 및 그 제조 공정의 특징 및 장점들은 첨부도면과 관련한 다음의 설명으로부터 보다 분명하게 이해될 수 있을 것이다.
[제 1 실시예]
제2a도 내지 제2e도를 참조하면, 본 발명을 실시하는 공정순서는 희박하게 도핑된 p형 단결정 실리콘 기판(21)의 준비에서 시작된다. 실리콘 기판(21)의 주 표면상에 주 표면내에 능동 소자 영역을 정하는 약 600nm의 두꺼운 필드산화막(22)가 선택적으로 성장된다. 다음 설명으로부터 이해할 수 있는 바와 같이, 능동 소자 영역(23a)는 메모리 셀용으로 사용하고, 주변 회로의 구성 트랜지스터가 능동 소자 영역(23b)내에 형성된다. 다수의 능동 소자 영역의 주 표면내에 정해지지만, 능동 소자 영역(23a 및 23b)는 각각 메모리셀용 능동 소자 영역과 구성 트랜지스터용 능동소자를 나타낸다. 이 예에서, 몇몇 주변 회로가 상보형 반전회로로부터 제조되고, 능동소자영역(23b)는 상보형 반전 회로로 할당되는 것으로 간주된다. 제2a도 내지 제2e도는 상보형 반전 회로의 일부를 형성하는 n채널형 전계 효과 트랜지스터만을 도시하고, P채널형 전계 효과 트랜지스터용 n형 웰은 간단히 하기 위해 도시하지 않았다.
두꺼운 필드 산화막(22)를 완성할 때, 채널 도핑 단계가 달성되고, 얇은 게이트 산화막(24)는 약 20nm의 두께로 열적으로 성장된다. 인 도핑된 폴리실리콘은 구조의 전체 표면에 걸쳐 300nm의 두께로 피착되고, 인 도핑된 폴리실리콘 스트립은 워드라인 WL3, WL4 및 WL6의 일부를 형성하는 게이트 전극(25a,25b 및 25c)뿐만 아니라 워드 라인 WL1, WL2, WL3, WL4 및 WL5를 형성하도록 석판 인쇄 기술을 사용하여 패턴된다. 게이트 전극(25a 및 25b)는 각각 워드 라인 WL3 및 WL4의 일부를 형성한다. 게이트 전극(25a 내지 25c)를 마스크로서 사용하여, 인 원자는 5×1013cm-2의 도스로 능동 소자 영역(23a 및 23b) 내로 이온 주입되고, 희박하게 도핑된 불순물 영역 (26a,26b 및 26c)는 자기 정렬 방식으로 형성된다. 후속적으로, 실리콘 산화막(27)은 화학 증착 기술을 사용하여 약 200nm의 두께로 구조의 전체 표면에 걸쳐 피착된다. 실리콘 산화막(27)의 일부는 전달 트랜지스터와 메모리 셀의 스택형 저장 캐패시터 사이의 제1레벨간 절연막으로서 작용하고, 결과적인 구조는 제1도에 도시되어 있다.
접촉 홀은 석판 인쇄 기술을 통하여 실리콘 산화막(27)내에 형성되고, 접촉 홀은 희박하게 도핑된 불순물 영역(26b)를 노출시킨다. 인 도핑된 폴리실리콘은 화학 증착 기술을 사용하여 구조의 전체 표면에 걸쳐 약400nm의 두께로 피착되고, 희박하게 도핑된 불순물 영역(26b)와 접촉하여 유지된다. 인 도핑된 폴리실리콘막은 석판 인쇄 기술을 사용하여 패터닝되고, 스택형 저장캐패시터의 하부 전극(28)은 희박하게 도핑된 불순물 영역(26b)와 접촉하여 형성된다. 얇은 실리콘 질화막은 화학 증착 기술을 사용하여 약 10nm의 두께로 구조의 전체 표면에 걸쳐서 피착되고, 폴리실리콘의 하부 전극(28)은 약 20분 동안 약 90℃에서 습식분위기에서 산화된다. 실리콘 질화막은 폴리실리콘의 산화를 제한하고, 극히 얇은 실리콘 산화막은 실리콘 질화막 아래에 성장된다. 실리콘 산화막과 실리콘 질화막은 조합하여 합성 유전막 구조를 형성하고, 인 도핑된 폴리실리콘 필름은 화학 증착 기술을 사용하여 약 200Å의 두께로 합성 유전막 구조에 걸쳐서 피착된다. 포토레지스트 용액은 인 도핑된 폴리실리콘막에 걸쳐 분산되고, 포토레지스트막은 희박하게 도핑된 불순물 영역(26a)와 능동 소자 영역(23b)에 걸쳐 실리콘 산화막(27)을 노출하는 마스크 층(29)를 형성하도록 패터닝된다. 먼저, 합성 유전막 구조는 석판 인쇄 공정을 통하여 패터닝되고, 합성 유전막(30) 및 역 전극(31)은 하부 전극(28)에 걸쳐 남는다. 그러므로, 스택형 저장 캐패시터는 측벽을 형성하기 전에 완성되므로, 희박하게 도핑된 불순물 영역(26b)는 전혀 손상되지 않는다. 이것은 데이타 비트 또는 전자가 연장된 시간주기 동안 스택형 저자 캐패시터내에 유지되는 결과를 가져다 준다. 이 단계의 결과적인 구조는 제2b도에 도시되어 있다.
마스크 층(29)를 사용하여, 실리콘 산화막(27)은 희박하게 도핑된 불순물 영역(26a) 및 게이트 전극(25c)가 노출될때까지 이방성으로 에칭되고, 측벽(32a 및 32b)는 제2c에 도시된 것과 같은 게이트 전극(25a,25b 및 25c)의 측 표면상에 남는다.
마스크 층(29)는 벗겨지고, 포토레지스트 용액은 다시 구조의 전체 표면에 걸쳐 분산된다. 포토레지스트 막은 새로운 마스크층(33)이 n형 웰(도시 안됨)을 제외하고 능동 소자 영역(23b)를 노출시키기 위해 제공되도록 패턴된다. 마스크 층(33), 측벽(32b) 및 게이트 전극(25c)를 마스크로서 사용하여, 비소 원자는 3×1015cm-2의 도스로 능동 소자 영역(23b)로 이온 주입되고, 농후하게 도핑된 불순물 영역(34)는 능동 소자 영역(23b)내에 형성된다. 농후하게 도핑된 불순물 영역(34)는 희박하게 도핑된 불순물 영역(26c)와 부분적으로 중첩되고, 희박하게 도핑된 불순물 영역(26c) 및 농후하게 도핑된 불순물 영역(34)는 조합하여 LDD 구조를 형성한다. 이 단계의 결과적인 구조는 제2d도에 도시되어 있다.
도면에 도시되어 있지 않지만, 주변 회로의 p채널형 전계 효과 트래지스터는 마찬가지로 LDD 구조내로 형성된다. 즉, 새로운 마스크 층은 능동 소자 영역(23b)내의 n형 웰을 노출시키기 위해 형성되고, 붕소 원자는 새로운 마스크 층, p채널 형 전계 효과 트랜지스터의 게이트 전극 및 게이트 전극의 측 표면상의 측벽을 마스크로서 사용하여 3×1015cm-2의 도스로 p형 웰내로 이온 주입된다. 그러므로, LDD 구조는 스택형 저장 캐패시터를 형성한 다음에 완성되고, 이에 따라 열의 영향이 없게 된다. 이것은 LDD 구조의 불순물 프로필은 거의 변화되지 않게 하므로, 트랜지스터 특성은 변동되지 않는다.
p채널형 전계 효과 트랜지스터용 포토레스트 마스크는 벗겨지고, 붕소 인규산 유리가 제2레벨간 절연막(35)를 제공하도록 구조의 전체 표면에 걸쳐 피착된다. 희박하게 도핑된 불순물 영역(26a)상의 제1레벨간 절연막(27)과 능동 소자 영역(23b)는 측벽(32a 및 32b)의 형성 단계에서 소모되고, 제2레벨간 절연막(35)는 희박하게 도핑된 불순물 영역(26a) 및 농후하게 도핑된 불순물 영역(34)와 접촉하여 직접 유지된다. 적당한 마스크 층은 제2레벨간 절연막(35)상에 형성되고, 접촉 홀은 희박하게 도핑된 불순물 영역(26a) 및 농후하게 도핑된 불순물 영역(34)를 노출시키기 위해 제2레벨간 절연막(35)내에 형성된다. 그러므로, 접촉홀은 제2레벨간 절연막(35)만을 관통하고, 이에 따라, 종래기술의 랜덤 억세스 메모리 장치의 것보다 비교적 얕게 된다. 이것은 접촉 홀이 비교적 적은 양의 면적을 차지하는 결과를 가져다 주고, 집적 밀도가 향상된다. 내화성 금속 실리사이드는 예를 들어, 구조의 전체 표면상에 스퍼터되고, 내화성 금속 실리사이드는 비트 라인(36)을 형성하도록 패터닝된다. 붕소 인규산 유리는 다시 전체 표면에 걸쳐 피착되고, 제3레벨간 절연막(37)이 형성된다. 접촉 홀은 제2 및 제3레벨간 절연막(35 및 37)를 노출시킨다. 그러므로, 접촉 홀은 제2 및 제3레벨간 절연막(35 및 37)만을 관통하고 종래 기술의 랜덤 억세스 메모리장치의 실제 면적보다 비교적 적은 양의 실제면적을 차지한다. 알루미늄 합금막은 제3레벨간 절연막(37)상에 스퍼터되고, 제2 및 제3레벨간 절연막(35 및 37)내에 형성된 접촉 홀을 통하여 농후하게 도핑된 불순물 영역(34)와 접촉하여 유지된다. 알루미늄 합금막은 배선 스트립(38)을 형성하도록 패터닝된다. 결과적인 구조는 제2e도에 도시 되어 있다.
이 예에서, 비트 라인(36)은 또한 제2레벨간 절연막(35)내에 형성된 접촉 홀을 통하여 농후하게 도핑된 불순물 영역(34)와 접촉하여 유지되고, 메모리 셀중의 한 메모리 셀의 저장 캐패시터로부터 독출된 데이타 비트를 전달한다. 비트 라인(36)과 결합된 구성 전계 효과 트랜지스터는 감지 증폭기의 증폭 트랜지스터로서 작용하고, 도전성 배선은 2개의 상이한 전력 전압 레벨중의 한 레벨을 공급한다.
이하 설명되는 공정에서, 측벽(32a 및 32b)는 제2c도에 도시된 것과 같은 마스크 층(29)로 동시에 패터닝된다. 그러나, 측벽(32a 및 32b)는 측벽의 폭을 독립적으로 결정하기 위해 상이한 마스크로 독립적으로 패터닝된다. 측벽의 독립적 생성은 유리한데, 왜냐하면 측벽(32b)는 더욱 소형화된 최신 랜덤 억세스 메모리 장치에서의 측벽(32a)보다 넓게 되기 때문이다.
다음의 설명으로부터 이해할 수 있는 바와 같이, 측벽(32a 및 32b)는 스택형 저장 캐패시터의 형성 이후에 제1레벨간 절연막(27)로부터 형성되기 때문에, 스택형 저장 캐패시터는 연장된 시간 주기동안 전기 전하는 축적하고, LDD 구조의 프로필은 거의 변동하지 않고, 접촉 홀은 비교적 적은 양의 실제면적을 차지한다.
[제 2 실시예]
제2a도 내지 제2f도를 참조하면, 본 발명을 실시하는 랜덤 억세스 메모리 장치를 제조하기 위한 또 하나의 공정 순서가 도시되어 있다. 제2실시예를 실시하는 공정 순서를 통하여 제조된 회로배열은 제1실시예의 것과 유사하고, 도면은 2개의 메모리 셀 및 주변 회로의 일부를 형성하는 상보형 반전 회로의 n채널형 전계 효과 트랜지스터만을 도시하고 있다.
공정 순서는 희박하게 도핑된 단결정 실리콘 기판(41)의 준비에서 시작되고, 약 600nm의 두꺼운 필드 산화막(42)는 실리콘 기판(41)의 주 기판상에 선택적으로 성장된다. 두꺼운 필드 산화막(42)은 주 표면내에 다수의 능동 소자 영역 (43a 및 43b)를 정하고, 채널 도핑은 전계 효과 트랜지스터의 임계 레벨을 조정하기 위해 수행된다. 얇은 게이트 산화막(44)는 약 20nm의 두께로 열적으로 성장되고, 인 도핑된 폴리시리콘은 약 300nm의 두께로 구조의 전체 표면에 걸쳐 피착된다. 산화막은 인 도핑된 폴리실리콘막에 걸쳐 피착되고, 산화막은 산화물 스트립(45)를 형성하도륵 석판 인쇄 공정을 통해 패터닝된다. 산화물 스트립(45)는 후자의 단계에서 형성된 제1레벨간 절연막의 일부를 형성한다. 산화물 스트립(45)를 에칭 마스크로서 사용하여, 인 도핑된 폴리실리콘막은 에칭되어 패터닝되고, 워드 라인 WL11, WL12, WL13, WL14 및 WL15 및 게이트 전극(46a, 46b 및 46c)는 두꺼운 필드 산화막(42)와 게이트 산화막(44)상에 제공된다. 게이트 전극(46a 내지 46c)를 이온 주입 마스크로서 사용하여, 인 원자는 5×1013cm-2의 도스로 능동 소자 영역(43a 및 43b)내로 도핑되고 회박하게 도핑된 불순물 영역(47a,47b 및 47c)는 능동 소자 영역(43a 및 43b)내에 형성된다. 실리콘 산화막(48)은 화학 증착 기술을 사용하여 약 200nm의 두께로 구조의 전체 표면에 걸쳐 피착되고, 산화물 스트립(45) 및 실리콘 산화막(48)은 전체적으로 제1레벨간 절연층을 구성한다. 이 단계의 결과적인 구조는 제3a도에 도시되어 있다.
포토레지스트 용액은 기판의 전체 표면에 걸쳐 분산되고, 포토레지스트 에칭 마스크(49)를 형성하도록 패터닝된다. 에칭 마스크(49)는 회박하게 도핑된 불순물 영역(47b)에 걸쳐서 실리콘 산화막(48)을 노출하고, 실리콘 산화막(48)은 희박하게 도핑된 불순물 영역(47b)가 노출될 때까지 이방성으로 에칭된다. 다음에, 측벽(49a)는 워드 라인 WL12 내지 WL15의 측 표면 또는 게이트 전극(46a 및 46b)상에 남게 되고, 측벽(49a)는 희박하게 도핑된 불순물 영역(47b)를 노출시키는 접촉 홀(50)을 정한다. 이 단계의 결과적인 구조는 제3b도에 도시되어 있다. 게이트 전극(46a 및 46b)와 이와 인접한 워드 라인은 산화물 스트립(45)로 인해 접촉 홀(50)에 노출되지 않는다.
에칭 마스크(49)는 벗겨지고, 인 도핑된 폴리실리콘막은 화학증착 기술을 사용하여 약 400nm의 두께로 구조의 전체 표면에 걸쳐 피착된다. 인 도핑된 폴리실리콘막은 석판 인쇄 공정을 통하여 에칭되어 패터닝되고, 스택형 저장 캐패시터의 하부 전극(50)은 제1레벨간 절연층상에 형성된다. 실리콘 질화막은 화학 증착 기술을 사용하여 약 10nm의 두께로 구조의 전체 표면에 걸쳐 피착되고, 인 도핑된 폴리실리콘의 하부 전극(50)은 20분 동안 중기에 의해 발생된 습식 분위기에서 산화된다. 다음에, 실리콘 산화물은 성장되고, 실리콘 산화막과 실리콘 질화막은 조합하여 합성 유전막을 형성한다. 인 도핑된 폴리실리콘막은 화착 증착 기술을 사용하여 약 200nm의 두께로 구조의 전체 표면에 걸쳐서 피착되고, 포토레지스트 마스크(51)은 인 도핑된 폴리실리콘막상에 형성된다. 포토레지스트 마스크(51)로써, 인 도핑된 폴리실리콘막과 합성 유전 필름 구조는 제1레벨간 절연층이 유전막 구조(52) 및 역 전극(53)이 하부 전극(50)상에 형성되도록 노출될 때까지 에칭되어 패터닝되고, 스택형 저장 캐패시터가 제3c도에 도시한 바와 같이 완성된다.
포토레지스트 마스크(51)은 또한 측벽을 형성하는데 사용된다. 즉, 희박하게 도핑된 불순물 영역(47a 및 47c)위의 실리콘 산화막(48)과 게이트 전극(46c)는 희박하게 도핑된 불순물 영역(47a 및 47c)가 노출될 때까지 이방성으로 에칭된다. 다음에, 측벽(49b 및 49c)는 제3d도로부터 알 수 있는 바와 같이 게이트 전극(46a 내지 46c)의 측 표면상에 남는다. 측벽(49b 및 49c)가 측벽 (49a)로부터 독립적으로 형성되기 때문에, 측벽(49b 및 49c)의 폭은 적당히 결정된다. 측벽(49b 및 49c)는 별도의 단계를 통하여 독립적으로 형성될 수 있고, 이러한 별도의 공정 순서는 최신의 랜덤 억세스 메모리 장치에 바람직하다.
포토레지스트 마스크(51)은 벗겨지고, 새로운 포토레지스트 마스크(54)는 p채널형 전계 효과 트랜지스터가 형성되는 n형 웰(도시 안됨)을 제외하고 능동 소자 영역(43b)를 노출시키는 방식으로 형성된다. 포토레지스트 마스크(54), 게이트 전극(46c) 및 측벽(49c)를 온 주입 마스크로서 사용하여, 비소 원자는 3×1015cm-2의 도스로 능동 소자 영역(43b)내로 이온 주입되고, 농후하게 도핑된 불순물 영역(55a 및 55b)가 희박하게 도핑된 불순물 성역(47c)와 부분적으로 중첩되는 방식으로 형성된다. 그러므로, LDD 구조는 제3e도에 도시한 것과 같은 능동 소자 영역(43b)내에 생성된다. 새로운 포토레지스트 마스크, 게이트 구조 및 이온 주입 마스크로서 이전 단계에서 동시에 형성된 측벽으로, 붕소 원자는 3×1015cm-2의 도스로 n형 웰(도시 안됨)내로 주입되고, 상보형 반전회로의 일부를 형성하는 p채널형 전계 효과 트랜지스터(도시 안됨)가 완성된다.
P채널형 전계 효과 트랜지스터를 형성하는데 사용되는 포토레지스트 마스크는 벗겨지고, 붕소 인규산 유리막은 제2레벨간 절연막(56)을 형성하도록 구조의 표면상에 피착되고, 접촉 홀은 희박하게 도핑된 불순물 영역(47a)와 농후하게 도핑된 불순물 영역(55a)를 노출시키기 위해 제2레벨간 절연막 내에 형성된다. 내화성 금속 실리사이드막은 구조의 전체 표면상에 스퍼터되고, 내화성 금속 실리사이드막은 비트 라인(57)을 포함하는 비트 라인을 형성하도록 에칭되어 패터닝된다. 비트 라인의 형성이후에, 붕소 인규산 유리막은 제3레벨간 절연막(58)을 형성하도록 구조의 전체 표면에 걸쳐 피착되고, 석판 인쇄 공정은 농후하게 도핑된 불순물 영역(55b)를 노출시키는 접촉 홀을 포함하는 접촉 홀을 형성하기 위해 제3레벨간 절연막(58)에 적용된다. 알루미늄 합금 막은 제3레벨간 절연막(58)상에 스퍼터되고, 배선 스트립(59)를 형성하도록 에칭되어 패터닝된다.
이하 반복되지 않았지만, 제2실시예는 제1실시예와 동일한 장점을 달성한다. 게다가, 측벽(49a 및 49b)는 관련된 희박하게 도핑된 불순물 영역(47a 및 47b)와 자기 정렬되므로, 네스팅 허용도가 제1실시예보다 감소된다.
[제 3실시예]
제4a도 내지 제4h도를 참조하면, 본 발명은 실시하는 또 다른 공정 순서가 도시되어 있다. 제3실시예를 구현하는 랜덤 억세스 메모리 장치의 배열은 제1실시예와 유사하고, 간단히 하기 위해 2개의 메모리 셀과 상보형 반전 회로의 일부를 형성하는 n채널형 전계 효과 트랜지스터만이 도시되어 있다.
공정 순서는 희박하게 도핑된 단결정 실리콘 기판(61)의 준비에서 시작되고, 두꺼운 필드 산화막(62)는 능동 소자 영역(63a 및 63b)를 정하기 위해 약 600nm의 두께로 실리콘 기판(61)의 주 표면상에 선택적으로 성장된다. 구성 전계 효과 트랜지스터의 임계 레벨을 정규화하기 위한 채널 도핑 단계 후에, 게이트 산화막(64)는 약 20nm의 두께로 열적으로 성장되고, 인 도핑된 폴리실리콘은 약 300nm의 두께로 전체 표면에 걸쳐 피착되고, 산화막은 또한 인 도핑된 폴리실리콘막에 걸쳐 피착된다. 적당한 포토레지스트 마스크는 산화막상에 헝성되고, 산화막은 산화물 스트립(65)를 형성하도록 에칭되어 패터닝된다. 산화물 스트립(65)를 마스크로서 사용하여, 인 도핑된 폴리실리콘막은 에칭되어 패터닝되고, 워드 라인 WL21, WL22, WL24 및 WL25 및 게이트 전극(66a,66b 및 66c)는 두꺼운 필드 산화막(62) 및 게이트 절연막(64)상에 제공된다. 게이트 전극(66a 내지 66c) 및 관련된 산화막(65)를 이온 주입 마스크로서 사용하여, 인 원자는 5×1013cm-2의 도스로 능동 소자 영역(63a 및 63b)내로 이온 주입되고, 희박하게 도핑된 불순물 영역(67a,67b 및 67c)는 자기 정렬 방식으로 형성된다. 실리콘 산화막(68)은 화학 증착을 사용하여 약 200nm의 두께로 구조의 전체 표면에 걸쳐 피착되고, 산화물 스트립과 실리콘 산화막(68)은 조합하여 제1레벨간 절연층을 형성한다. 이 단계의 결과적인 구조는 제4a도에 도시되어 있다.
포토레지스트 마스크(도시 안됨)는 제1레벨간 절연층상에 형성되고, 희박하게 도핑된 불순물 영역(67b)에 걸쳐서 제1레벨간 절연층을 노출시킨다. 실리콘 산화막(68)은 희박하게 도핑된 불순물 영역 (67b)가 노출될 때까지 이방성으로 에칭된다. 측벽(69a)가 형성되고 희박하게 도핑된 불순물 영역(67b)를 노출시키는 접촉 홀을 정하지만, 게이트 전극(66a 및 66b) 및 이에 인접한 워드 라인은 산화물 스트립(65)로 인해 노출되지 않는다. 측벽(69a)에 의해 정해진 접촉 홀은 희박하게 도핑된 불순물 영역(67b)와 자기 정렬된다. 포토레지스트 마스크는 벗겨지고, 인 도핑된 폴리실리콘은 화학 증착 기술을 사용하여 약 400nm의 두께로 구조의 전체 표면에 걸쳐 피착된다. 새로운 포토레지스트 마스크는 패터닝되고, 인 도핑된 폴리실리콘막은 스택형 저장 캐패시터의 하부 전극(70)을 형성하도록 에칭되어 패터닝된다 실리콘 질화막은 약 10nm의 두께로 구조의 전체 표면에 걸쳐 피착되고, 이 구조는 실리콘 산화막이 성장되도록 약 20분 동안 950℃의 고온 습식 분위기에 놓여진다. 이렇게 열적으로 성장된 실리콘 질화막과 실리콘 산화막은 조합하여 합성 유전막 구조를 형성한다. 인 도핑된 폴리실리콘은 화학 증착기술을 사용하여 약 200nm의 두께로 구조의 전체 표면에 걸쳐 피착되고, 포토레지스트 마스크(71)은 패터닝되고, 유전막 구조(72) 및 역 전극(73)을 정한다. 합성 유전막 구조와 인 도핑된 폴리실리콘막은 에칭 공정을 사용하여, 각각 유전막 구조(72)와 역 전극(73)내로 형성된다. 후속적으로, 실리콘 산화막(68)은 희박하게 도핑된 불순물 영역(67c)가 노출될 때까지 이방성으로 에칭되어 패터닝되고, 측벽(69b)는 게이트 전극(66c)의 측 표면상에 형성된다. 이 단계의 결과적인 구조는 제4b도에 도시되어 있다.
포토레지스트 마스크(71)은 벗겨지고, 새로운 포토레지스트 마스크(74)가 패터닝된다. 포토레지스트 마스크(74)는 메모리 셀과 n채널형 전계 효과 트랜지스터와 함께 상보형 반전 회로를 형성하는 p채널형 전계 효과 트랜지스터를 덮는다. 비소 원자는 자기 정렬 방식으로 3×1015cm-2의 도스로 능동 소자 영역내로 이온 주입되고, 농후하게 도핑된 불순물 영역(75a 및 75b)는 희박하게 도핑된 불순물 영역(67c)와 부분적으로 중첩되는 방식으로 형성된다. 그러므로, LDD 구조는 n형 전계 효과 트랜지스터용 능동 소자 영역(63b)내에 형성된다. 이 단계의 결과적인 구조는 제4c도에 도시되어 있다. 도면에 도시되어 있지 않지만, 새로운 포토레지스트 마스크가 n형 웰(도시 안됨)을 노출시키기 위해 형성되고, 붕소 원자는 3×1015cm-2의 도스로 이온 주입된다. 농후하게 도핑된 p형 불순물 영역은 n형 웰내에 형성되고, LDD 구조는 n형 전계 효과 트랜지스터용으로 완성된다.
붕소 인규산 유리(76)은 구조의 전체 표면에 걸쳐 약 500nm의 두께로 피착되고, 제2레벨간 절연막(76)으로서 작용한다. 약 850℃의 고온 질소 분위기는 붕소 인규산 유리막을 30분 동안 리플로우하게 하고, 매끈한 표면이 제4d도에 도시한 바와 같이 형성된다.
포토레지스트 마스크(77)은 제2레벨간 절연막(76)상에 패터닝되고, 희박하게 도핑된 불순물 영역 (67a)에 걸쳐 그 영역을 노출시킨다. 포토레지스트 마스크(77)을 사용하여, 제2레벨간 절연막(76)이 부분적으로 에칭되지만, 에칭은 에천트가 붕소 인규산 유리와 인 도핑된 폴리실리콘간의 상당한 선택성을 갖기 때문에 역전극(73)에서 종료된다. 또 하나의 에천트를 사용하여 역 전극(73)은 부분적으로 에칭되지만, 제2에칭은 또한 유전막 구조(72)에서 종료된다. 마지막으로, 유전막 구조(72)와 제1레벨간 절연충은 측벽(69c)가 게이트 전극(66a 및 66b)의 측 표면상에 남도록 이방성으로 에칭된다. 측벽(69c)는 제4e도에 도시한 바와 같이 희박하게 도핑된 불순물 영역(67a)를 노출시키는 접촉 홀을 정한다.
실리콘 산화막(78)은 약 100nm의 두께로 구조의 전체 표면에 걸쳐 피착되고, 제4f도에 도시한 바와 같이 접촉 홀내에 동일하게 연장된다. 실리콘 산화막(78)은 보호벽(79)가 접촉 홀내에 형성되도록 이방성으로 에칭되고, 보호벽(79)는 측벽(69c)와 중첩된다. 보호벽(79)에 의해 정해진 접촉 홀은 희박하게 도핑된 불순물 영역(67a)와 자기 정렬되고, 각 메모리 셀의 점유 면적은 제2실시예보다 감소된다.
농후하게 도핑된 불순물 영역(75a)를 노출시키는 접촉 홀은 제2레벨간 절연막(76)내에 헝성되고, 불순물 영역(67a 및 75a)를 노출시키는 접촉 홀은 농후하게 도핑된 n형 폴리실리콘 컬럼(80a 및 80b)로 채워진다. 폴리실리콘 컬럼 (80a 및 80b)는 에칭 백 기술(또는 이방성 에칭)에 의해 이어지는 선택적 성장 또는 화학 증착을 통하여 생성될 수 있고, n형 불순물 원자는 이온 주입 또는 열 확산을 이용하여 폴리실리콘 컬럼(80a 및 80b)내에 농후하게 도핑된다. 그러나, 폴리실리콘 컬럼(80a 및 80b)는 선택적으로 성장된 텅스텐으로 대체될 수 있다.
내화성 금속 실리사이드의 비트 라인은 제2레벨간 절연막(76)상에 형성되고, 비트 라인중의 하나는 참조번호(81)로 표시된다. 붕소 인규산 유리막은 구조의 전체 표면에 걸쳐 피착되고, 제3레벨간 절연막(82)로서 작용한다. 제2 및 제3레벨간 절연막(76 및 82)는 석판 인쇄 공정을 사용하여 부분적으로 에칭되고, 접촉 홀은 농후하게 도핑된 불순물 영역(75b)를 노출시킨다. 접촉 홀은 농후하게 도핑된 n형 폴리실리콘 컬럼(83)으로 채워지고, 알루미늄 합금 배선(84)는 제3레벨간 절연막(82)상에 패터닝된다.
제3실시예를 구현하는 랜덤 억세스 메모리 장치는 제1 및 제2실시예와 동일한 장점을 달성한다. 게다가, 측벽(69a 및 69c)가 스택형 저장 캐패시터의 하부 전극뿐만 아니라 비트 라인을 위한 접촉 홀을 정하기 때문에, 네스팅 허용도가 최소화되므로 집적 밀도가 더욱 향상된다.
본 발명의 특정한 실시예가 도시되고 설명되었지만, 본 기술분야에 숙련된 자에게는 여러가지 변화 및 수정이 본 발명의 원리 및 범위를 벗어나지 않고서 이루어질 수 있다는 것이 명백하다. 예를 들어, 스택형 저장 캐패시터의 유전막 구조는 단일 절연막이나 둘 이상의 절연막에 의해 구현될 수 있다.
Claims (2)
- a) 다수의 메모리 셀 ; 및 b) 주변 회로의 일부로 형성된 최소한 하나의 구성 전계 효과 트랜지스터를 포함하는 제1도전형의 단일 반도체 기판(21 ; 41 ; 61)상에 제조된 랜덤 억세스 메모리장치에 있어서, 상기 다수의 메모리 셀 각각이 a-1) 제1채널 형성 영역에 의해 서로 떨어져 있는 제2도전형이 제1 및 제2불순물 영역(26b/26a ; 47b/47a ; 67b/67a), 상기 제1채널 형성 영역상에 형성된 제1게이트 절연막(24 ; 44 ; 64), 및 상기 제1게이트 절연막상에 형성된 제1게이트 구조(25a ; 46a ; 66a)를 갖고 있는 전달 전계 효과 트랜지스터, a-2) 상기 제1게이트 구조를 덮고 상기 제1 및 제2불순물 영역을 노출시키는 제1레벨간 절연막(27 ; 48 ; 68), 및 a-3) 상기 제1레벨간 절연막상에 형성되고 상기 제1불순물 영역과 접속하여 유지된 하부 전극(28 ; 50 ; 70), 상기 하부 전극을 덮는 유전막 구조(30 ; 52 ; 72), 및 상기 유전막 구조와 접촉하여 유지된 상부 전극(31 ; 53 ; 70)을 갖고 있는 스택형 저장 캐패시터를 포함하고, 상기 최소한 하나의 구성 전계 효과 트랜지스터가 b-1) 제2채널 형성 영역에 의해 서로 떨어져 있고, 각각 농후하게 도핑된 불순물 서브 영역(34 ; 55a ; 75a)와 부분적으로 중첩된 희박하게 도핑된 불순물 서브 영역(26c ; 47c ; 67c)에 의해 구현되는 상기 제2도전형의 제3 및 제4불순물 영역, b-2) 상기 제2채널 형성 영역상에 형성된 제2게이트 절연막(24 ; 44 ; 64), 및 b-3) 상기 제2게이트 절연막상에 형성되고 이는 측 표면상의 상기 제1레벨간 절연막용으로 사용된 절연막으로부터 만들어진 측벽(32b ; 49c ; 69c)를 갖고 있는 제2게이트 구조(25c ; 46c ; 66c)를 포함하고, 상기 랜덤 억세스 메모리장치가 c) 상기 다수의 메모리 셀과 상기 최소한 하나의 구성 전계 효과 트랜지스터를 덮고 있는 상기 제2불순물 영역 및 상기 제3 및 제4불순물 영역중의 한 영역을 노출시키는 접촉 홀을 갖고 있는 상부 레벨간 절연막 구조 (35/37 ; 56/58 ; 76/79/82), 및 d) 상기 접촉 홀을 통과하고 상기 제2불순물 영역 및 상기 제3 및 제4불순물 영역 중의 상기 한 영역과 각각 접촉하여 유지된 도전성 배선 스트립 (36/38 ; 57/59 ; 81/80a/83/84)를 더 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 장치.
- a) 제1도전형의 반도체 기관(21 ; 41 ; 61)을 준비하고 b) 제1 및 제2게이트 절연막상에 각각 제1 및 제2게이트 구조(25a/25c ; 66a/66c ; 66a/66c)를 형성하고 ; c) 제1 및 제2게이트 구조를 이온 주입 마스크로서 사용하는 자기 정렬 방식으로 제1도전형과 반대인 제2도전형의 제1, 2, 3 및 4의 희박하게 도핑된 불순물 영역(26b/26a/26c ; 47b/47a/47c : 67b/67a/67c)를 형성하여, 상기 제1게이트 구조를 갖는 전달 전계 효과 트랜지스터가 완성되는 단계를 포함하는 랜덤 억세스 메모리 장치를 제조하는 공정에 있어서, d) 상기 제1 및 제2게이트 구조를 제1레벨간 절연막(27/48 ; 68)로 덮고 ; e) 제1레벨간 절연막상에 제공되는 제1의 희박하게 도핑된 불순물 영역과 접촉하여 유지된 스택형 저장 캐패시터 (28/30 ; 31 ; 50/52 ; 53 ; 70/72/73)를 형성하고 ; f) 측벽(32b ; 49c ; 69b)가 제2게이트 구조의 즉 표면상에 형성되도록 상기 제2게이트 구조를 덮는 제1레벨간 절연막을 이방성으로 에칭하고 ; g) 상기 제2게이트 구조와 상기 측벽을 이온 주입 마스크로서 사용하는 자기 정렬 방식으로 상기 제3 및 제4의 희박하게 도핑된 불순물 영역과 각각 부분적으로 중첩된 제2도전형의 농후하게 도핑된 불순물 영역(34 ; 55a ; 75a)을 형성하여, 주변 회로의 일부를 형성하는 구성 전계 효과 트랜지스터를 완성하고 ; h) 상기 전달 전계 효과 트랜지스터, 상기 스택형 저장 캐패시터 및 상기 구성 전계 효과 트랜지스터를 덮는 상부 레벨간 절연막 구조(35/37 ; 56/58 ; 76/79/82)를 완성하고 ; i) 상기 제2의 희박하게 도핑된 불순물 영역 및 상기 상부 레벨간 절연막 내에 형성된 각각의 접촉 홀을 통하여 농후하게 도핑된 불순물 영역중의 한 영역과 접촉하여 각각 유지된 도전성 배선 스트립(36/38 ; 57/59 ; 80a/81/83/84)를 완성하는 단계를 포함하는 것을 특징으로 하는 공정.
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