KR920007191A - 스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리 장치 및 그 제조 공정 - Google Patents

스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리 장치 및 그 제조 공정 Download PDF

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Abstract

내용 없음.

Description

스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리장치 및 그 제조공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 및 제1b도는 랜덤 억세스 메모리를 제조하기 위한 종래기술의 공정순서를 나타내는 단면도.
제2a도 내지 제2e도는 본 발명에 따른 랜덤 억세스 메모리장치를 제조하기 위한 공정순서를 나타내는 단면도.
제3a도 내지 제3f도는 본 발명에 따른 랜덤 억세스 메모리장치를 제조하기 위한 또 하나의 공정순서를 나타내는 단면도.
제4a도 내지 제4h도는 본 발명에 따른 랜덤 억세스 메모리장치를 제조하기 위한 또 다른 공정순서를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
21, 41, 61 : 반도체 기판 24, 44, 64 : 제1게이트절연막
25a, 46a, 66a : 제1게이트 구조 25c, 46c, 66c : 제2게이트 구조
26b, 47b, 67b : 제1불순물 영역 26a, 47a, 67a : 제2불순물 영역
26c, 47c, 67c : 희박하게 도핑된 불순물 서브 영역
27, 48, 68 : 제1레벨간 절연막 28, 50, 70 : 하부 전극
30, 52, 72 : 유전막 구조 31, 53, 70 : 상부 전극
32b, 49c, 69b : 측벽
34, 55a, 75a : 농후하게 도핑된 불순물 서브 영역

Claims (2)

  1. a) 다수의 메모리 셀 ; 및 b) 주변 회로의 일부로 형성된 최소한 하나의 구성 전계 효과 트랜지스터를 포함하는 제1도전형의 단일 반도체 기판(21 ; 41 ; 61)상에 제조된 랜덤 억세스 메모리장치에 있어서, 상기 다수의 메모리 셀 각각이 a-1) 제1채널 형성 영역에 의해 서로 떨어져 있는 제2도전형이 제1 및 제2불순물 영역(26b/26a ; 47b/47a ; 67b/67a), 상기 제1채널 형성 영역상에 형성된 제1게이트 절연막(24 ; 44 ; 64), 및 상기 제1게이트 절연막상에 형성된 제1게이트 구조(25a ; 46a ; 66a)를 갖고 있는 전달 전계 효과 트랜지스터, a-2) 상기 제1게이트 구조를 덮고 상기 제1 및 제2불순물 영역을 노출시키는 제1레벨간 절연막(27 ; 48 ; 68), 및 a-3) 상기 제1레벨간 절연막상에 형성되고 상기 제1불순물 영역과 접속하여 유지된 하부 전극(28 ; 50 ; 70), 상기 하부 전극을 덮는 유전막 구조(30, 52, 72), 및 상기 유전막 구조와 접촉하여 유지된 상부 전극(31 ; 53 ; 70)을 갖고 있는 스택형 저장 캐패시터를 포함하고, 상기 최소한 하나의 구성 전계 효과 트랜지스터가 b-1) 제2채널 형성 영역에 의해 서로 떨어져 있고, 각각 농후하게 도핑된 불순물 서브 영역(34 ; 55a ; 75a)와 부분적으로 중첩된 희박하게 도핑된 불순물 서브 영역(26c, 47c, 67c)에 의해 구현되는 상기 제2도전형의 제3 및 제4불순물 영역, b-2) 상기 제2채널 형성 영역상에 형성된 제2게이트 절연막(24 ; 44 ; 64), 및 b-3) 상기 제2게이트 절연막상에 형성되고 이는 측 표면상의 상기 제1레벨간 절연막용으로 사용된 절연막으로부터 만들어진 측벽(32b ; 49c ; 69c)를 갖고 있는 제2게이트 구조(25c ; 46c ; 66c)를 포함하고, 상기 랜덤 억세스 메모리장치가 c) 상기 다수의 메모리 셀과 상기 최소한 하나의 구성 전계 효과 트랜지스터를 덮고 있는 상기 제2불순물 영역 및 상기 제3 및 제4불순물 영역중의 한 영역을 노출시키는 접촉 홀을 갖고 있는 상부 레벨간 절연막 구조 (35/37 ; 56/58 ; 76/79/82), 및 d) 상기 접촉 홀을 통과하고 상기 제2불순물 영역 및 상기 제3 및 제4불순물 영역 중의 상기 한 영역과 각각 접촉하여 유지된 도전성 배선 스트립 (36/38 ; 57/59 ; 81/80a/83/84)를 더 포함하는 것을 특징으로 하는 랜덤 억세스 메모리 장치.
  2. a) 제1도전형의 반도체 기관(21 ; 41 ; 61)을 준비하고 b) 제1 및 제2게이트 절연막상에 각각 제1 및 제2게이트 구조(25a/25c ; 66a/66c ; 66a/66c)를 형성하고 ; c) 제1 및 제2게이트 구조를 이온 주입 마스크로서 사용하는 자기 정렬 방식으로 제1도전형과 반대인 제2도전형의 제1, 2, 3 및 4의 희박하게 도핑된 불순물 영역(26b/26a/26c ; 47b/47a/47c : 67b/67a/67c)를 형성하여, 상기 제1게이트 구조를 갖는 전달 전계 효과 트랜지스터가 완성되는 단계를 포함하는 랜덤 억세스 메모리 장치를 제조하는 공정에 있어서, d) 상기 제1 및 제2게이트 구조를 제1레벨간 절연막(27/48 ; 68)로 덮고 ; e) 제1레벨간 절연막상에 제공되는 제1의 희박하게 도핑된 불순물 영역과 접촉하여 유지된 스택형 저장 캐패시터 (28/30 ; 31 ; 50/52 ; 53 ; 70/72/73)를 형성하고 ; f) 측벽(32b ; 49c ; 69b)가 제2게이트 구조의 즉 표면상에 형성되도록 상기 제2게이트 구조를 덮는 제1레벨간 절연막을 이방성으로 에칭하고 ; g) 상기 제2게이트 구조와 상기 측벽을 이온 주입 마스크로서 사용하는 자기 정렬 방식으로 상기 제3 및 제4의 희박하게 도핑된 불순물 영역과 각각 부분적으로 중첩된 제2도전형의 농후하게 도핑된 불순물 영역(34 ; 55a ; 75a)을 형성하여, 주변 회로의 일부를 형성하는 구성 전계 효과 트랜지스터를 완성하고 ; h) 상기 전달 전계 효과 트랜지스터, 상기 스택형 저장 캐패시터 및 상기 구성 전계 효과 트랜지스터를 덮는 상부 레벨간 절연막 구조(35/37 ; 56/58 ; 76/79/82)를 완성하고 ; i) 상기 제2의 희박하게 도핑된 불순물 영역 및 상기 상부 레벨간 절연막 내에 형성된 각각의 접촉 홀을 통하여 농후하게 도핑된 불순물 영역중의 한 영역과 접촉하여 각각 유지된 도전성 배선 스트립(36/38 ; 57/59 ; 80a/81/83/84)를 완성하는 단계를 포함하는 것을 특징으로 하는 공정.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910016787A 1990-09-27 1991-09-26 스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리장치 및 그 제조공정 KR960001334B1 (ko)

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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5324680A (en) * 1991-05-22 1994-06-28 Samsung Electronics, Co. Ltd. Semiconductor memory device and the fabrication method thereof
KR960003771B1 (ko) * 1992-08-08 1996-03-22 삼성전자주식회사 반도체 메모리장치
US5362666A (en) * 1992-09-18 1994-11-08 Micron Technology, Inc. Method of producing a self-aligned contact penetrating cell plate
US5377139A (en) * 1992-12-11 1994-12-27 Motorola, Inc. Process forming an integrated circuit
KR100305123B1 (ko) * 1992-12-11 2001-11-22 비센트 비.인그라시아, 알크 엠 아헨 정적랜덤액세스메모리셀및이를포함하는반도체장치
US5270243A (en) * 1993-03-22 1993-12-14 Industrial Technology Research Institute Dram peripheral circuit contact aspect ratio improvement process
JPH06349826A (ja) * 1993-04-13 1994-12-22 Toshiba Corp 半導体装置およびその製造方法
KR0150252B1 (ko) * 1993-07-13 1998-10-01 모리시다 요이치 반도체 기억장치의 제조방법
DE4330471C1 (de) * 1993-09-08 1994-10-20 Siemens Ag Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle
US5545926A (en) 1993-10-12 1996-08-13 Kabushiki Kaisha Toshiba Integrated mosfet device with low resistance peripheral diffusion region contacts and low PN-junction failure memory diffusion contacts
JP3261435B2 (ja) 1995-01-19 2002-03-04 マイクロン・テクノロジー・インコーポレイテッド 周辺回路内にトランジスタを形成する方法
JP2663900B2 (ja) * 1995-02-28 1997-10-15 日本電気株式会社 半導体装置の製造方法
KR100192521B1 (ko) * 1996-07-19 1999-06-15 구본준 반도체장치의 제조방법
JPH1187653A (ja) * 1997-09-09 1999-03-30 Fujitsu Ltd 半導体装置およびその製造方法
JP4931267B2 (ja) 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
US6524895B2 (en) 1998-12-25 2003-02-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of fabricating the same
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
KR100353804B1 (ko) * 1999-12-28 2002-09-26 주식회사 하이닉스반도체 반도체 소자의 강유전체 캐패시터 형성방법
US6498088B1 (en) * 2000-11-09 2002-12-24 Micron Technology, Inc. Stacked local interconnect structure and method of fabricating same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61183952A (ja) * 1985-02-09 1986-08-16 Fujitsu Ltd 半導体記憶装置及びその製造方法
JPH0712058B2 (ja) * 1985-06-27 1995-02-08 株式会社東芝 半導体装置およびその製造方法
JP2960936B2 (ja) * 1987-07-13 1999-10-12 日本電信電話株式会社 係り受け解析装置
JPS6428424A (en) * 1987-07-22 1989-01-31 Sharp Kk Electric carpet with remote controller
JP2906405B2 (ja) * 1987-09-19 1999-06-21 株式会社日立製作所 半導体集積回路装置の製造方法
JP2749072B2 (ja) * 1988-08-12 1998-05-13 株式会社日立製作所 半導体集積回路装置の製造方法
JP2518359B2 (ja) * 1988-09-13 1996-07-24 三菱電機株式会社 半導体記憶装置の製造方法
JPH02122563A (ja) * 1988-10-31 1990-05-10 Nec Corp 半導体装置の製造方法
JP2742272B2 (ja) * 1988-11-11 1998-04-22 株式会社日立製作所 半導体記憶装置の製造方法
DE4034169C2 (de) * 1989-10-26 1994-05-19 Mitsubishi Electric Corp DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür
JP2932549B2 (ja) * 1989-12-21 1999-08-09 ソニー株式会社 半導体メモリの製造方法
JP2987882B2 (ja) * 1990-05-28 1999-12-06 ソニー株式会社 半導体メモリの製造方法

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DE69132998T2 (de) 2002-11-14
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US5135881A (en) 1992-08-04
EP0478262A1 (en) 1992-04-01
JPH04134859A (ja) 1992-05-08
DE69132998D1 (de) 2002-06-06
JP2666549B2 (ja) 1997-10-22

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