JPH04134859A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- JPH04134859A JPH04134859A JP2257779A JP25777990A JPH04134859A JP H04134859 A JPH04134859 A JP H04134859A JP 2257779 A JP2257779 A JP 2257779A JP 25777990 A JP25777990 A JP 25777990A JP H04134859 A JPH04134859 A JP H04134859A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置及びその製造方法に関し、特に
スタック型キャパシタを有するＤＲＡＭ及びその製造方
法に関する。
スタック型キャパシタを有するＤＲＡＭ及びその製造方
法に関する。
従来のスタック型キャパシタを有するＤＲＡＭ及びその
製造方法を、第４図（ａ）、（ｂ）に示す断面図を用い
て説明する。
製造方法を、第４図（ａ）、（ｂ）に示す断面図を用い
て説明する。
まず、ｐ型シリコン基板４０１表面に素子分離酸化膜４
０２．ゲート酸化膜４０３を設けた後、例えばｎ＋型多
結晶シリコン膜からなるゲート電極４０５を形成する。
０２．ゲート酸化膜４０３を設けた後、例えばｎ＋型多
結晶シリコン膜からなるゲート電極４０５を形成する。
ゲート電極４０５はワード線となる。その後、ゲート電
極４０５をマスクにしてｎ−拡散層４０６を形成する。
極４０５をマスクにしてｎ−拡散層４０６を形成する。
続いて、全面にシリコン酸化膜（図示せず）を堆積し、
これを全面エッチバックすることにより側壁４０５を形
成する。更に、側壁４０５をマスクにしてｎ＋拡散層４
０７ａ、４０７ｂ、４０７ｃ、４０７ｄを形成する〔第
４図（ａ）〕。これにより、ｎ＋拡散層４０７ａ、４０
７ｂを有するメモリセル用のＭＩＳ型トランジスタと、
ｎ＋拡散層４０７ ｃ ＋４０７ｄを存する周辺回路用
のＬＤＤ型トランジスタと、が形成される。
これを全面エッチバックすることにより側壁４０５を形
成する。更に、側壁４０５をマスクにしてｎ＋拡散層４
０７ａ、４０７ｂ、４０７ｃ、４０７ｄを形成する〔第
４図（ａ）〕。これにより、ｎ＋拡散層４０７ａ、４０
７ｂを有するメモリセル用のＭＩＳ型トランジスタと、
ｎ＋拡散層４０７ ｃ ＋４０７ｄを存する周辺回路用
のＬＤＤ型トランジスタと、が形成される。
次に、メモリセル用のＭＩＳ型トランジスタとスタック
型キャパシタとの間を絶縁するための第１の層間膜４０
８を全面に堆積し、ｎ＋拡散層４０７ｂ上の層間膜４０
８にスタック型キャパシタ用のコンタクトホール４１６
を開口する。
型キャパシタとの間を絶縁するための第１の層間膜４０
８を全面に堆積し、ｎ＋拡散層４０７ｂ上の層間膜４０
８にスタック型キャパシタ用のコンタクトホール４１６
を開口する。
次に、スタック型キャパシタの下部電極である電荷蓄積
電極４０９を導電膜により形成した後、全面に容量絶縁
膜４１０．セルプレート電極用の導電膜を順次堆積する
。続いて、電荷蓄積電極４０９を覆うようにセルプレー
ト電極用の導電膜をエツチングしてセルプレート電極４
１１を形成し、セルプレート電極４１１をマスクに容量
絶縁膜４１０をエツチングし、スタック型キャパシタが
形成される。
電極４０９を導電膜により形成した後、全面に容量絶縁
膜４１０．セルプレート電極用の導電膜を順次堆積する
。続いて、電荷蓄積電極４０９を覆うようにセルプレー
ト電極用の導電膜をエツチングしてセルプレート電極４
１１を形成し、セルプレート電極４１１をマスクに容量
絶縁膜４１０をエツチングし、スタック型キャパシタが
形成される。
次に、全面に第２の層間膜４１２を堆積し、ｎ＋拡散層
４０７ａ、４０７ｃ上の層間膜４１２にコンタクトホー
ル４１７ａ、４１７ｂを開口し、シリサイド膜等からな
る第１の配線４１３を形成する。続いて、全面に第３の
眉間膜４１４を堆積し、ｎ＋拡散層４０７ｄ上の層間膜
４１４にコンタクトホールを開口し、第２の配線４１５
を形成する〔第４図（ｂ）〕。
４０７ａ、４０７ｃ上の層間膜４１２にコンタクトホー
ル４１７ａ、４１７ｂを開口し、シリサイド膜等からな
る第１の配線４１３を形成する。続いて、全面に第３の
眉間膜４１４を堆積し、ｎ＋拡散層４０７ｄ上の層間膜
４１４にコンタクトホールを開口し、第２の配線４１５
を形成する〔第４図（ｂ）〕。
これにより、従来のスタック型キャパシタを有するＤＲ
ＡＭが形成される。
ＡＭが形成される。
上述の従来のＭＩＳ型トランジスタとスタック型キャパ
シタとから成るメモリセル、及びＬＤＤ型トランジスタ
を用いた周辺回路を有するＤＲＡＭは、以下の欠点があ
る。
シタとから成るメモリセル、及びＬＤＤ型トランジスタ
を用いた周辺回路を有するＤＲＡＭは、以下の欠点があ
る。
（１）ＬＤＤ型トランジスタの側壁を形成してｎ＋拡散
層を形成した後にスタック型キャパシタを形成するため
、スタック型キャパシタの形成時の熱処理によりｎ゛拡
散層の拡散が進み、トランジスタ特性、素子分離特性が
大きく影響を受け、素子の微細化が困難になる。
層を形成した後にスタック型キャパシタを形成するため
、スタック型キャパシタの形成時の熱処理によりｎ゛拡
散層の拡散が進み、トランジスタ特性、素子分離特性が
大きく影響を受け、素子の微細化が困難になる。
（２）ＬＤＤ型トランジスタの側壁の形成のエッチバッ
クがメモリセル用のＭＩＳ型トランジスタに対しても行
なわれる。その後にＭＩＳ型トランジスタのｎ＋拡散層
を形成するとその部分に結晶欠陥が生じやすくなる。特
にスタック型キャパシタの下部電極である電荷蓄積電極
と接続するｎ゛拡散層において結晶欠陥が生じた場合、
セルの情報の保持特性が悪くなる。
クがメモリセル用のＭＩＳ型トランジスタに対しても行
なわれる。その後にＭＩＳ型トランジスタのｎ＋拡散層
を形成するとその部分に結晶欠陥が生じやすくなる。特
にスタック型キャパシタの下部電極である電荷蓄積電極
と接続するｎ゛拡散層において結晶欠陥が生じた場合、
セルの情報の保持特性が悪くなる。
（３）ゲート電極とスタック型キャパシタとの間の第１
の層間膜は、スタック型キャパシタの無い部分ではその
上面に導電膜ではなく第２の層間膜が形成されている。
の層間膜は、スタック型キャパシタの無い部分ではその
上面に導電膜ではなく第２の層間膜が形成されている。
そのため、第１の配線とトランジスタとの間のコンタク
トホールは第１．第２の層間膜の開口により形成し、第
２の配線とトランジスタとの間のコンタクトホールは第
１．第２、及び第３の層間膜の開口により形成すること
になり、コンタクトホールの形成が困難になるとともに
第１．及び第２の配線とトランジスタとの間の接続が困
難になる。
トホールは第１．第２の層間膜の開口により形成し、第
２の配線とトランジスタとの間のコンタクトホールは第
１．第２、及び第３の層間膜の開口により形成すること
になり、コンタクトホールの形成が困難になるとともに
第１．及び第２の配線とトランジスタとの間の接続が困
難になる。
本発明の半導体記憶装置は、
ＭＩＳ型トランジスタとスタック型キャパシタとから成
るメモリセルを有し、ＬＤＤ型トランジスタを用いた周
辺回路を有する半導体記憶装置において、 前記メモリセルにおける前記ＭＩＳ型トランジスタと前
記スタック型キャパシタとの間の層間膜が、前記ＬＤＤ
型トランジスタの側壁を成す絶縁膜と同一の絶縁膜であ
る。
るメモリセルを有し、ＬＤＤ型トランジスタを用いた周
辺回路を有する半導体記憶装置において、 前記メモリセルにおける前記ＭＩＳ型トランジスタと前
記スタック型キャパシタとの間の層間膜が、前記ＬＤＤ
型トランジスタの側壁を成す絶縁膜と同一の絶縁膜であ
る。
本発明の半導体記憶装置の製造方法は、一導電型の半導
体基板上に設けられたＭＩＳ型トランジスタとスタック
型キャパシタとから成るメモリセル及び前記半導体基板
上に設けられたＬＤＤ型トランジスタを用いた周辺回路
を有する半導体記憶装置の製造方法において、 前記ＭＩＳ型トランジスタ並びに前記ＬＤＤ型トランジ
スタのゲート電極を第１の導電膜により形成し、前記Ｍ
ＩＳ型トランジスタ並びに前記ＬＤＤ型トランジスタの
逆導電型の低濃度拡散層を形成する工程と、 全面に第１のシリコン酸化膜を堆積する工程と、 前記第１のシリコン酸化膜に、前記スタック型キャパシ
タ用のコンタクトホールを開口する工程と、 第２の導電膜からなる前記スタック型キャパシタの電荷
蓄積電極を形成する工程と、 前記電荷蓄積電極を覆う容量絶縁膜を形成する工程と、 第３の導電膜からなる前記スタック型キャパシタのセル
プレート電極を形成する工程と、前記セルプレート電極
をマスクにしたエッチバックにより、第１のシリコン酸
化膜から成る前記ＬＤＤ型トランジスタの側壁を形成す
る工程と、前記ＬＤＤ型トランジスタの逆導電型の高濃
度拡散層を形成する工程と、 を有している。
体基板上に設けられたＭＩＳ型トランジスタとスタック
型キャパシタとから成るメモリセル及び前記半導体基板
上に設けられたＬＤＤ型トランジスタを用いた周辺回路
を有する半導体記憶装置の製造方法において、 前記ＭＩＳ型トランジスタ並びに前記ＬＤＤ型トランジ
スタのゲート電極を第１の導電膜により形成し、前記Ｍ
ＩＳ型トランジスタ並びに前記ＬＤＤ型トランジスタの
逆導電型の低濃度拡散層を形成する工程と、 全面に第１のシリコン酸化膜を堆積する工程と、 前記第１のシリコン酸化膜に、前記スタック型キャパシ
タ用のコンタクトホールを開口する工程と、 第２の導電膜からなる前記スタック型キャパシタの電荷
蓄積電極を形成する工程と、 前記電荷蓄積電極を覆う容量絶縁膜を形成する工程と、 第３の導電膜からなる前記スタック型キャパシタのセル
プレート電極を形成する工程と、前記セルプレート電極
をマスクにしたエッチバックにより、第１のシリコン酸
化膜から成る前記ＬＤＤ型トランジスタの側壁を形成す
る工程と、前記ＬＤＤ型トランジスタの逆導電型の高濃
度拡散層を形成する工程と、 を有している。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｅ）は本発明の第１の実施例の半導体
記憶装置とその製造方法を説明するための工程順の断面
図である。本実施例は周辺回路がＣＭＯ８で構成された
ＤＲＡＭの例であり、第１図においては周辺回路のＮＭ
Ｏ８の部分とメモリセルの部分を示しである。
記憶装置とその製造方法を説明するための工程順の断面
図である。本実施例は周辺回路がＣＭＯ８で構成された
ＤＲＡＭの例であり、第１図においては周辺回路のＮＭ
Ｏ８の部分とメモリセルの部分を示しである。
まず、第１図（ａ）に示すように、ｐ型シリコン基板１
０１表面に６００ｎｍ程度の素子分離酸化膜１０２を形
成し、しきい値制御用の不純物イオン注入を行なった後
、熱酸化により約２０ｎｍのゲート酸化膜１０３を形成
する。次に、全面に第１の導電膜として燐をドープした
３００ｎｍ程度の多結晶シリコン膜を堆積し、これをパ
ターニングしてゲート電極（ワード線）１０４を形成す
る。
０１表面に６００ｎｍ程度の素子分離酸化膜１０２を形
成し、しきい値制御用の不純物イオン注入を行なった後
、熱酸化により約２０ｎｍのゲート酸化膜１０３を形成
する。次に、全面に第１の導電膜として燐をドープした
３００ｎｍ程度の多結晶シリコン膜を堆積し、これをパ
ターニングしてゲート電極（ワード線）１０４を形成す
る。
続いて、ゲート電極１０４をマスクにしてメモリセル部
及び周辺回路のＮＭＯ８の部分に燐を５Ｅ１３ｃｍ−２
イオン注入し、ｎ−拡散層１０５ａ１０５ｂ、１０５ｃ
を形成する。その後、全面に２００ｎｍ程度の第１のシ
リコン酸化膜１０６を化学的気相成長法により形成する
。第１のシリコン酸化膜１０６は、メモリセルにおける
ＭＩＳ型トランジスタとスタック型キャパシタとの間の
層間絶縁膜となる。
及び周辺回路のＮＭＯ８の部分に燐を５Ｅ１３ｃｍ−２
イオン注入し、ｎ−拡散層１０５ａ１０５ｂ、１０５ｃ
を形成する。その後、全面に２００ｎｍ程度の第１のシ
リコン酸化膜１０６を化学的気相成長法により形成する
。第１のシリコン酸化膜１０６は、メモリセルにおける
ＭＩＳ型トランジスタとスタック型キャパシタとの間の
層間絶縁膜となる。
次に、第１図（ｂ）に示すように、ｎ−拡散層１０５ｂ
上の第１のシリコン酸１［１０Ｂを工・ソチングして、
スタック型キャパシタの電極用のコンタクトホール１０
７を開口する。
上の第１のシリコン酸１［１０Ｂを工・ソチングして、
スタック型キャパシタの電極用のコンタクトホール１０
７を開口する。
続いて、全面に第２の導電膜として燐をドープした４０
０ｎｍ程度の多結晶シリコン膜を化学的気相成長法によ
り堆積し、これをパターニングしてスタック型キャパシ
タの下部電極となる電荷蓄積電極１０８を形成する。次
に、約１０ｎｍのシリコン窒化膜を全面に堆積し、更に
９５０℃のスチーム雰囲気中で２０分酸化し、容量絶縁
膜１０９を形成する。その後、全面に第３の導電膜とし
て燐をドープした２００ｎｍ程度の多結晶シリコン膜を
化学的気相成長法により堆積し、フォトレジスト１１１
ａをマスクにしてこの多結晶シリコン膜、及び容量絶縁
膜１０９をエツチングする。
０ｎｍ程度の多結晶シリコン膜を化学的気相成長法によ
り堆積し、これをパターニングしてスタック型キャパシ
タの下部電極となる電荷蓄積電極１０８を形成する。次
に、約１０ｎｍのシリコン窒化膜を全面に堆積し、更に
９５０℃のスチーム雰囲気中で２０分酸化し、容量絶縁
膜１０９を形成する。その後、全面に第３の導電膜とし
て燐をドープした２００ｎｍ程度の多結晶シリコン膜を
化学的気相成長法により堆積し、フォトレジスト１１１
ａをマスクにしてこの多結晶シリコン膜、及び容量絶縁
膜１０９をエツチングする。
これにより、スタック型キャパシタの上部電極となるセ
ルプレート電極１１０が形成され、スタック型キャパシ
タ自体の形成も完了する。
ルプレート電極１１０が形成され、スタック型キャパシ
タ自体の形成も完了する。
引き続いて、フォトレジスト１１１ａをマスクにして第
１のシリコン酸化膜１０Ｂのエッチバックを行ない、第
１のシリコン酸化膜１０６からなる側壁１０６ａ、１０
８ｂを形成する。
１のシリコン酸化膜１０Ｂのエッチバックを行ない、第
１のシリコン酸化膜１０６からなる側壁１０６ａ、１０
８ｂを形成する。
次に、第１図（ｄ）に示すように、フォトレジスト１１
１ａを除去してからフォトレジスト１１１ｂを形成し、
フォトレジスト１ｌｌｂ、側壁１０６ａ、及びゲート電
極１０４をマスクにして砒素を３Ｅ１５ｃｍ−２イオン
注入し、ｎ＋拡散層１１２ａ、１１２ｂを形成する。こ
れにより、周辺回路部において、ＬＤＤ構造のＮＭＯ８
が形成される。同様にして、フォトレジスト１１１ｂを
除去し、メモリセル部及び周辺回路部のＮＭＯ８部を覆
うフォトレジスト（図示せず）をマスクにしたボロンの
３Ｅ１５ｃｍ−”のイオン注入により、周辺回路部のＰ
ＭＯ８（図示せず）が形成される。
１ａを除去してからフォトレジスト１１１ｂを形成し、
フォトレジスト１ｌｌｂ、側壁１０６ａ、及びゲート電
極１０４をマスクにして砒素を３Ｅ１５ｃｍ−２イオン
注入し、ｎ＋拡散層１１２ａ、１１２ｂを形成する。こ
れにより、周辺回路部において、ＬＤＤ構造のＮＭＯ８
が形成される。同様にして、フォトレジスト１１１ｂを
除去し、メモリセル部及び周辺回路部のＮＭＯ８部を覆
うフォトレジスト（図示せず）をマスクにしたボロンの
３Ｅ１５ｃｍ−”のイオン注入により、周辺回路部のＰ
ＭＯ８（図示せず）が形成される。
次に、第１図（ｅ）に示すように、メモリセル部及び周
辺回路部のＮＭＯ８部を覆うフォトレジスト（図示せず
）を除去した後、全面に例えばＢＰＳＧ膜からなる第１
の層間膜１１３を堆積し、ｎ−拡散層１０５ ａ ＋
ｎ＋拡散層１１２ａ上の第１の層間膜１１３をエツチ
ングすることにより、コンタクトホールを開口する。続
いて、シリサイド配線（ビット線）１１４を形成する。
辺回路部のＮＭＯ８部を覆うフォトレジスト（図示せず
）を除去した後、全面に例えばＢＰＳＧ膜からなる第１
の層間膜１１３を堆積し、ｎ−拡散層１０５ ａ ＋
ｎ＋拡散層１１２ａ上の第１の層間膜１１３をエツチ
ングすることにより、コンタクトホールを開口する。続
いて、シリサイド配線（ビット線）１１４を形成する。
次に、全面に例えばＢＰＳＧ膜からなる第２の層間膜１
１５を堆積し、ｎ”拡散層１１２ｂ上の第２の層間膜１
１５．第１の層間膜１１３をエツチングすることにより
、コンタクトホールを開口する。続いて、アルミ配線１
１６を形成し、本実施例の半導体記憶装置が完成する。
１５を堆積し、ｎ”拡散層１１２ｂ上の第２の層間膜１
１５．第１の層間膜１１３をエツチングすることにより
、コンタクトホールを開口する。続いて、アルミ配線１
１６を形成し、本実施例の半導体記憶装置が完成する。
本実施例においては、セルプレート電極１１０形成用の
フォトレジスト１１１ａをマスクにしたエッチバックに
より、側壁１０８ａ、１０６ｂを同時に形成した。フォ
トレジスト１１１ａ以外のマスクを用いて側壁１０６ａ
、１０６ｂの形成を独立に行なっても良い。この場合、
側壁１０６ａの幅、１ｏｅｂの幅の設定は独立して出来
る。この方法は、微細化が更に進み、１０６ａの幅を側
壁１０６ａの幅より広くする必要が生じたときにを効と
なる。
フォトレジスト１１１ａをマスクにしたエッチバックに
より、側壁１０８ａ、１０６ｂを同時に形成した。フォ
トレジスト１１１ａ以外のマスクを用いて側壁１０６ａ
、１０６ｂの形成を独立に行なっても良い。この場合、
側壁１０６ａの幅、１ｏｅｂの幅の設定は独立して出来
る。この方法は、微細化が更に進み、１０６ａの幅を側
壁１０６ａの幅より広くする必要が生じたときにを効と
なる。
第２図（ａ）〜（ｆ）は本発明の第２の実施例の半導体
記憶装置とその製造方法を説明するための工程順の断面
図である。本実施例も本発明の第１の実施例と同様に周
辺回路が０ＭＯ８で構成されたＤＲＡＭの例であり、第
２図においては周辺回路のＮＭＯ８の部分とメモリセル
の部分を示しである。
記憶装置とその製造方法を説明するための工程順の断面
図である。本実施例も本発明の第１の実施例と同様に周
辺回路が０ＭＯ８で構成されたＤＲＡＭの例であり、第
２図においては周辺回路のＮＭＯ８の部分とメモリセル
の部分を示しである。
まず、第２図（ａ）に示すように、ｐ型シリコン基板２
０１表面に６００ａｍ程度の素子分離酸化膜２０２を形
成し、しきい値制御用の不純物イオン注入を行なった後
、熱酸化により約２０ｎｍのゲート酸化膜２０３を形成
する。次に、全面に第１の導電膜として燐をドープした
３００ａｍ程度の多結晶シリコン膜を堆積した後、これ
の表面にゲート電極（ワード線）形状を有するゲート電
極上酸化膜２０５を堆積、形成する。なお、ゲート電極
上酸化膜２０５は、メモリセルにおけるＭＩＳ型トラン
ジスタとスタック型キャパシタとの間の層間絶縁膜の一
部となる。次に、ゲート電極上酸化膜２０５をマスクし
て上述の多結晶シリコン膜をエツチングすることにより
、ゲート電極（ワード線）２０４を形成する。
０１表面に６００ａｍ程度の素子分離酸化膜２０２を形
成し、しきい値制御用の不純物イオン注入を行なった後
、熱酸化により約２０ｎｍのゲート酸化膜２０３を形成
する。次に、全面に第１の導電膜として燐をドープした
３００ａｍ程度の多結晶シリコン膜を堆積した後、これ
の表面にゲート電極（ワード線）形状を有するゲート電
極上酸化膜２０５を堆積、形成する。なお、ゲート電極
上酸化膜２０５は、メモリセルにおけるＭＩＳ型トラン
ジスタとスタック型キャパシタとの間の層間絶縁膜の一
部となる。次に、ゲート電極上酸化膜２０５をマスクし
て上述の多結晶シリコン膜をエツチングすることにより
、ゲート電極（ワード線）２０４を形成する。
続いて、ゲート電極上酸化膜２０５．ゲート電極２０４
をマスクにしてメモリセル部及び周辺回路のＮＭＯ８の
部分に燐を５Ｅ１３ｃｍ−２イオン注入し、ｎ−拡散層
２０６ａ、２０６ｂ、２０６Ｃを形成する。その後、全
面に２００ａｍ程度の第１のシリコン酸化膜２０７を化
学的気相成長法により形成する。第１のシリコン酸化膜
２０７は、メモリセルにおけるＭＩＳ型トランジスタと
スタック型キャパシタとの間の層間絶縁膜の一部となる
。
をマスクにしてメモリセル部及び周辺回路のＮＭＯ８の
部分に燐を５Ｅ１３ｃｍ−２イオン注入し、ｎ−拡散層
２０６ａ、２０６ｂ、２０６Ｃを形成する。その後、全
面に２００ａｍ程度の第１のシリコン酸化膜２０７を化
学的気相成長法により形成する。第１のシリコン酸化膜
２０７は、メモリセルにおけるＭＩＳ型トランジスタと
スタック型キャパシタとの間の層間絶縁膜の一部となる
。
次に、第２図（ｂ）に示すように、ｎ−拡散層２０６ｂ
上に開口部を有するフォトレジスト２０９ａを表面に設
ける。続いて、フォトレジスト２０９ａをマスクにして
第１のシリコン酸化膜２０７のエッチバックを行ない、
第１のシリコン酸化膜２０７からなる側壁２０７ａを形
成ずく）とともにスタック型キャパシタ用のコンタクト
ホール２０８を開口する。
上に開口部を有するフォトレジスト２０９ａを表面に設
ける。続いて、フォトレジスト２０９ａをマスクにして
第１のシリコン酸化膜２０７のエッチバックを行ない、
第１のシリコン酸化膜２０７からなる側壁２０７ａを形
成ずく）とともにスタック型キャパシタ用のコンタクト
ホール２０８を開口する。
なお、本実施例ではゲート電極上酸化膜２０５が存在す
るため、上述のエッチバックによりゲート電極２０４が
露呈することなく、側壁２０７ａの形成が可能となる。
るため、上述のエッチバックによりゲート電極２０４が
露呈することなく、側壁２０７ａの形成が可能となる。
側壁２０７ａはゲート電極２０４の側壁であるとともに
ゲート電極上酸化膜２０５の側壁でもある。また、コン
タクトホール２０８はｎ−拡散層２０６ｂに対して自己
整合的な構造となる。これにより、本実施例のメモリセ
ルの面積は、本発明の第１の実施例より小さくすること
が出来る。
ゲート電極上酸化膜２０５の側壁でもある。また、コン
タクトホール２０８はｎ−拡散層２０６ｂに対して自己
整合的な構造となる。これにより、本実施例のメモリセ
ルの面積は、本発明の第１の実施例より小さくすること
が出来る。
次に、第２図（Ｃ）に示すように、フォトレジス）２０
９ａを除去した後、全面に第２の導電膜として燐をドー
プした４００ａｍ程度の多結晶シリコン膜を化学的気相
成長法により堆積し、これをパターニングしてスタック
型キャパシタの下部電極となる電荷蓄積電極２１０を形
成する。
９ａを除去した後、全面に第２の導電膜として燐をドー
プした４００ａｍ程度の多結晶シリコン膜を化学的気相
成長法により堆積し、これをパターニングしてスタック
型キャパシタの下部電極となる電荷蓄積電極２１０を形
成する。
次に、約１０ｎｍのシリコン窒化膜を全面に堆積し、更
に９５０℃のスチーム雰囲気中で２０分酸化し、容量絶
縁膜２１１を形成する。続いて、全面に第３の導電膜と
して燐をドープした２００ａｍ程度の多結晶シリコン膜
を化学的気相成長法により堆積し、フォトレジスト２０
９ｂをマスクにしてこの多結晶シリコン膜、及び容量絶
縁膜２１０をエツチングする。これにより、スタック型
キャパシタの上部電極となるセルプレート電極２１２が
形成され、スタック型キャパシタ自体の形成も完了する
。
に９５０℃のスチーム雰囲気中で２０分酸化し、容量絶
縁膜２１１を形成する。続いて、全面に第３の導電膜と
して燐をドープした２００ａｍ程度の多結晶シリコン膜
を化学的気相成長法により堆積し、フォトレジスト２０
９ｂをマスクにしてこの多結晶シリコン膜、及び容量絶
縁膜２１０をエツチングする。これにより、スタック型
キャパシタの上部電極となるセルプレート電極２１２が
形成され、スタック型キャパシタ自体の形成も完了する
。
次に、第２図（ｄ）に示すように、フォトレジスト２０
９ｂをマスクにして第１のシリコン酸化膜２０７のエッ
チバックを行ない、第１のシリコン酸化膜２０７からな
る側壁２０７ｂ、２０７ｃを形成する。
９ｂをマスクにして第１のシリコン酸化膜２０７のエッ
チバックを行ない、第１のシリコン酸化膜２０７からな
る側壁２０７ｂ、２０７ｃを形成する。
なお、側壁２０７ａ（７）形成と側壁２０７ｂ、２０７
ｃの形成とは別個に行なわれるため、側壁２０７ａの幅
と側壁２０７ｂ並びに側壁２０７ｃの幅とは独立して設
定することが出来る。また、側壁２０７ｂの幅及び側壁
２０７ｃの幅に関しても、本発明の第１の実施例で言及
した方法により、独立の値に設定することが出来る。
ｃの形成とは別個に行なわれるため、側壁２０７ａの幅
と側壁２０７ｂ並びに側壁２０７ｃの幅とは独立して設
定することが出来る。また、側壁２０７ｂの幅及び側壁
２０７ｃの幅に関しても、本発明の第１の実施例で言及
した方法により、独立の値に設定することが出来る。
次に、第２図（ｅ）に示すように、フォトレジスト２０
９ｂを除去してからフォトレジスト２１３を形成し、フ
ォトレジスト２１３．側壁２０７ｂ、ゲート電極上酸化
膜２０５．及びゲート電極２０４をマスクにして砒素を
３Ｅ１５ｃｍ−２イオン注入し、ｎ＋拡散層２１４ａ、
２１４ｂを形成する。これにより、周辺回路部において
、ＬＤＤ構造のＮＭＯ８が形成される。同様にして、フ
ォトレジスト２１３を除去し、メモリセル部及び周辺回
路部のＮＭＯＳ部を覆うフォトレジスト（図示せず）を
マスクにしたボロンの３Ｅ１５ｃｍ−２のイオン注入に
より、周辺回路部のＰＭＯ８（図示せず）が形成される
。
９ｂを除去してからフォトレジスト２１３を形成し、フ
ォトレジスト２１３．側壁２０７ｂ、ゲート電極上酸化
膜２０５．及びゲート電極２０４をマスクにして砒素を
３Ｅ１５ｃｍ−２イオン注入し、ｎ＋拡散層２１４ａ、
２１４ｂを形成する。これにより、周辺回路部において
、ＬＤＤ構造のＮＭＯ８が形成される。同様にして、フ
ォトレジスト２１３を除去し、メモリセル部及び周辺回
路部のＮＭＯＳ部を覆うフォトレジスト（図示せず）を
マスクにしたボロンの３Ｅ１５ｃｍ−２のイオン注入に
より、周辺回路部のＰＭＯ８（図示せず）が形成される
。
次に、第２図（ｆ）に示すように、メモリセル部及び周
辺回路部のＮＭＯＳ部を覆うフォトレジスト（図示せず
）を除去した後、全面に例えばＢＰＳＧ膜からなる第１
の層間膜２１５を堆積し、ｎ−拡散層２０６ａ、ｎ＋拡
散層２１４ａ上の第１の層間膜２１５をエツチングする
ことにより、コンタクトホールを開口する。続いて、シ
リサイド配線（ビット線）２１６を形成する。次に、全
面１こ例えばＢＰＳＧ膜からなる第２の層間膜２１７を
堆積し、ｎ＋拡散層２１４ｂ上の第２の層間膜２１７．
第１の層間膜２１５をエツチングすることにより、コン
タクトホールを開口する。続いて、アルミ配線２１８を
形成し、本実施例の半導体記憶装置が完成する。
辺回路部のＮＭＯＳ部を覆うフォトレジスト（図示せず
）を除去した後、全面に例えばＢＰＳＧ膜からなる第１
の層間膜２１５を堆積し、ｎ−拡散層２０６ａ、ｎ＋拡
散層２１４ａ上の第１の層間膜２１５をエツチングする
ことにより、コンタクトホールを開口する。続いて、シ
リサイド配線（ビット線）２１６を形成する。次に、全
面１こ例えばＢＰＳＧ膜からなる第２の層間膜２１７を
堆積し、ｎ＋拡散層２１４ｂ上の第２の層間膜２１７．
第１の層間膜２１５をエツチングすることにより、コン
タクトホールを開口する。続いて、アルミ配線２１８を
形成し、本実施例の半導体記憶装置が完成する。
第３図（ａ）〜（ｂ）は本発明の第３の実施例の半導体
記憶装置とその製造方法を説明するための工程順の断面
図である。本実施例も本発明の第１の実施例と同様に周
辺回路がＣＭＯ８で構成されたＤＲＡＭの例であり、第
３図においては周辺回路のＮＭＯ８の部分とメモリセル
の部分を示しである。
記憶装置とその製造方法を説明するための工程順の断面
図である。本実施例も本発明の第１の実施例と同様に周
辺回路がＣＭＯ８で構成されたＤＲＡＭの例であり、第
３図においては周辺回路のＮＭＯ８の部分とメモリセル
の部分を示しである。
まず、第３図（ａ）に示すように、ｐ型シリコン基板３
０１表面に８００ｎｍ程度の素子分離酸化膜３０２を形
成し、しきい値制御用の不純物イオン注入を行なった後
、熱酸化により約２０ｎｍのゲート酸化膜３０３を形成
する。次に、全面に第１の導電膜として燐をドープした
３００ｎｍ程度の多結晶シリコン膜を堆積した後、これ
の表面にゲート電極（ワード線）形吠を有するゲート電
極上酸化膜３０５を堆積、形成する。なお、ゲート電極
上酸化膜３０５は、メモリセルにおけるＭＩｓ型トラン
ジスタとスタック型キャパシタとの間の層間絶縁膜の一
部となる。次に、ゲート電極上酸化膜３０５をマスクし
て上述の多結晶シリコン膜をエツチングすることにより
、ゲート電極（ワード線）３０４を形成する。
０１表面に８００ｎｍ程度の素子分離酸化膜３０２を形
成し、しきい値制御用の不純物イオン注入を行なった後
、熱酸化により約２０ｎｍのゲート酸化膜３０３を形成
する。次に、全面に第１の導電膜として燐をドープした
３００ｎｍ程度の多結晶シリコン膜を堆積した後、これ
の表面にゲート電極（ワード線）形吠を有するゲート電
極上酸化膜３０５を堆積、形成する。なお、ゲート電極
上酸化膜３０５は、メモリセルにおけるＭＩｓ型トラン
ジスタとスタック型キャパシタとの間の層間絶縁膜の一
部となる。次に、ゲート電極上酸化膜３０５をマスクし
て上述の多結晶シリコン膜をエツチングすることにより
、ゲート電極（ワード線）３０４を形成する。
続いて、ゲート電極上酸化膜３０５．ゲート電極３０４
をマスクにしてメモリセル部及び周辺回路のＮＭＯ８の
部分に燐を５Ｅ１３ｃｍ−２イオン注入し、ｎ−拡散層
３０６ ａ、 ３０６ ｂ、 ３０６Ｃを形成する
。その後、全面に２００ｎｍ程度の第１のシリコン酸化
膜３０７を化学的気相成長法により形成する。第１のシ
リコン酸化膜３０７は、メモリセルにおけるＭＩＳ型ト
ランジスタとスタック型キャパシタとの間の層間絶縁膜
の一部となる。
をマスクにしてメモリセル部及び周辺回路のＮＭＯ８の
部分に燐を５Ｅ１３ｃｍ−２イオン注入し、ｎ−拡散層
３０６ ａ、 ３０６ ｂ、 ３０６Ｃを形成する
。その後、全面に２００ｎｍ程度の第１のシリコン酸化
膜３０７を化学的気相成長法により形成する。第１のシ
リコン酸化膜３０７は、メモリセルにおけるＭＩＳ型ト
ランジスタとスタック型キャパシタとの間の層間絶縁膜
の一部となる。
次に、第３図（ｂ）に示すように、ｎ−拡散層３０６ｂ
上に開口部を有するフォトレジスト（図示せず）を表面
に設ける。続いて、このフォトレジストをマスクにして
第１のシリコン酸化膜３０７のエッチバックを行ない、
第１のシリコン酸化膜３０７からなる側壁３０７ａを形
成するとともにスタック型キャパシタ用のコンタクトホ
ール３０８を開口する。
上に開口部を有するフォトレジスト（図示せず）を表面
に設ける。続いて、このフォトレジストをマスクにして
第１のシリコン酸化膜３０７のエッチバックを行ない、
第１のシリコン酸化膜３０７からなる側壁３０７ａを形
成するとともにスタック型キャパシタ用のコンタクトホ
ール３０８を開口する。
なお、本実施例でも本発明の第２の実施例と同様にゲー
ト電極上酸化膜３０５が存在するため、上述のエッチバ
ックによりゲート電極３０４が露呈することな（、側壁
３０７ａの形成が可能となる。側壁３０７ａはゲート電
極３０４の側壁であるとともにゲート電極上酸化膜３０
５の側壁でもある。また、コンタクトホール３０８はｎ
−拡散層３０６ｂに対して自己整合的な構造となる。
ト電極上酸化膜３０５が存在するため、上述のエッチバ
ックによりゲート電極３０４が露呈することな（、側壁
３０７ａの形成が可能となる。側壁３０７ａはゲート電
極３０４の側壁であるとともにゲート電極上酸化膜３０
５の側壁でもある。また、コンタクトホール３０８はｎ
−拡散層３０６ｂに対して自己整合的な構造となる。
次に、上述のフォトレジストを除去した後、全面に第２
の導電膜として燐をドープした４００ｎｍ程度の多結晶
シリコン膜を化学的気相成長法により堆積し、これをパ
ターニングしてスタック型キャパシタの下部電極となる
電荷蓄積電極３０９を形成する。次に、約１０ｎｍのシ
リコン窒化膜を全面に堆積し、更に９５０℃のスチーム
雰囲気中で２０分酸化し、容量絶縁膜３１０を形成する
。続いて、全面に第３の導電膜として燐をドープした２
００ｎｍ程度の多結晶シリコン膜を化学的気相成長法に
より堆積し、フォトレジスト３１２をマスクにしてこの
多結晶シリコン膜、及び容量絶縁膜２１０をエツチング
する。
の導電膜として燐をドープした４００ｎｍ程度の多結晶
シリコン膜を化学的気相成長法により堆積し、これをパ
ターニングしてスタック型キャパシタの下部電極となる
電荷蓄積電極３０９を形成する。次に、約１０ｎｍのシ
リコン窒化膜を全面に堆積し、更に９５０℃のスチーム
雰囲気中で２０分酸化し、容量絶縁膜３１０を形成する
。続いて、全面に第３の導電膜として燐をドープした２
００ｎｍ程度の多結晶シリコン膜を化学的気相成長法に
より堆積し、フォトレジスト３１２をマスクにしてこの
多結晶シリコン膜、及び容量絶縁膜２１０をエツチング
する。
次に、フォトレジスト３１２をマスクにして第１のシリ
コン酸化膜３０７のエッチバックを行ない、第１のシリ
コン酸化膜３０７からなる側壁３０７ｂを形成する。
コン酸化膜３０７のエッチバックを行ない、第１のシリ
コン酸化膜３０７からなる側壁３０７ｂを形成する。
次に、第３図（Ｃ）に示すように、フォトレジスト３１
２を除去した後、フォトレジスト３１３を形成する。フ
ォトレジスト３１３はメモリセル部、及び周辺回路部の
ＰＭＯ８上を覆っている。
２を除去した後、フォトレジスト３１３を形成する。フ
ォトレジスト３１３はメモリセル部、及び周辺回路部の
ＰＭＯ８上を覆っている。
続いて、フォトレジスト３１３． 側ｕ３０７ｂ。
ゲート電極上酸化膜３０５．及びゲート電極３０４をマ
スクにして砒素を３Ｅ１５ｃｍ−２イオン注入し、ｎ゛
拡散層３１４ａ、３１４ｂを形成する。これにより、周
辺回路部において、ＬＤＤ構造のＮＭＯ８が形成される
。同様にして、フォトレジスト３１３を除去し、メモリ
セル部及び周辺回路部のＮＭＯ８部を覆うフォトレジス
ト（図示せず）をマスクにしたボロンの３Ｅ１５ｃｍ−
２のイオン注入により、周辺回路部のＰＭＯ８（図示せ
ず）が形成される。
スクにして砒素を３Ｅ１５ｃｍ−２イオン注入し、ｎ゛
拡散層３１４ａ、３１４ｂを形成する。これにより、周
辺回路部において、ＬＤＤ構造のＮＭＯ８が形成される
。同様にして、フォトレジスト３１３を除去し、メモリ
セル部及び周辺回路部のＮＭＯ８部を覆うフォトレジス
ト（図示せず）をマスクにしたボロンの３Ｅ１５ｃｍ−
２のイオン注入により、周辺回路部のＰＭＯ８（図示せ
ず）が形成される。
次に、第３図（ｄ）に示すように、上述のフォトレジス
トを除去した後、全面に例えばＢＰＳＧ膜からなる５０
０ｎｍ程度の第１の層間膜３１５を堆積し、８５０℃の
窒素雰囲気中で３０分間熱処理を行ない、表面を平坦化
する。
トを除去した後、全面に例えばＢＰＳＧ膜からなる５０
０ｎｍ程度の第１の層間膜３１５を堆積し、８５０℃の
窒素雰囲気中で３０分間熱処理を行ない、表面を平坦化
する。
次に゛、第３図（ｅ）に示すように、ｎ−拡散層３０６
ａ上に開口部を有するフォトレジスト３１６を第１の層
間膜３１５表面に設ける。続いて、フォトレジスト３１
６をマスクにして、第１段階のコンタクトエツチングを
行ない、第１の層間膜３１５の不用部分を除去する。こ
の際のエツチングでは、多結晶シリコン膜との選択比が
高く、セルプレート電極３１１はエツチングされず、第
１段階のコンタクトエツチングはセルプレート電極３１
１で停止する。引き続いて、フォトレジスト３１６をマ
スクにして、第２段階のコンタクトエツチングを行ない
、セルプレート電極３１１の不用部分を除去する。
ａ上に開口部を有するフォトレジスト３１６を第１の層
間膜３１５表面に設ける。続いて、フォトレジスト３１
６をマスクにして、第１段階のコンタクトエツチングを
行ない、第１の層間膜３１５の不用部分を除去する。こ
の際のエツチングでは、多結晶シリコン膜との選択比が
高く、セルプレート電極３１１はエツチングされず、第
１段階のコンタクトエツチングはセルプレート電極３１
１で停止する。引き続いて、フォトレジスト３１６をマ
スクにして、第２段階のコンタクトエツチングを行ない
、セルプレート電極３１１の不用部分を除去する。
更に、フォトレジスト３１６をマスクにして、第３段階
のフンタクトエツチングとして、容量絶縁膜３１０．及
び第１のシリコン酸化膜３０７に対してのエッチバック
を行ない、容量絶縁膜３１０の不用部分を除去するとと
もに第１のシリコン酸化膜３０７からなる側壁３０７Ｃ
を形成する。
のフンタクトエツチングとして、容量絶縁膜３１０．及
び第１のシリコン酸化膜３０７に対してのエッチバック
を行ない、容量絶縁膜３１０の不用部分を除去するとと
もに第１のシリコン酸化膜３０７からなる側壁３０７Ｃ
を形成する。
この段階で、スタック型キャパシタは完成する。
本実施例では、側壁３０７ａ、側壁３０７ ｂ、及び側
壁３０７Ｃの形成はそれぞれ別個に行なうため、これら
の幅はそれぞれ独立に設定することが可能になる。
壁３０７Ｃの形成はそれぞれ別個に行なうため、これら
の幅はそれぞれ独立に設定することが可能になる。
次に、第３図（ｆ）に示すように、フォトレジスト３１
６を除去した後、全面に１１００ｎ程度の第２のシリコ
ン酸化膜３１８を化学的気相成長法により堆積する。
６を除去した後、全面に１１００ｎ程度の第２のシリコ
ン酸化膜３１８を化学的気相成長法により堆積する。
次に、第３図（ｇ）に示すように、第２のシリコン酸化
膜３１８をエッチバックし、コンタクトホール３０８に
第２のシリコン酸化膜３１８からなる側壁３１８ａを形
成する。コンタクトホール３０Ｂは側壁３０７ｃと側壁
３１８ａとの２つの側壁を有することになる。また、コ
ンタクトホール３０８はｎ−拡散層３０６ａに対して自
己整合的な構造となるため、本実施例は本発明の第２の
実施例より更にメモリセルの面積を小さくすることが出
来る。
膜３１８をエッチバックし、コンタクトホール３０８に
第２のシリコン酸化膜３１８からなる側壁３１８ａを形
成する。コンタクトホール３０Ｂは側壁３０７ｃと側壁
３１８ａとの２つの側壁を有することになる。また、コ
ンタクトホール３０８はｎ−拡散層３０６ａに対して自
己整合的な構造となるため、本実施例は本発明の第２の
実施例より更にメモリセルの面積を小さくすることが出
来る。
次に、第３図（ｈ）に示すように、ｎ”拡散層３１４ａ
上の第１の層間膜３１５をエツチング除去してコンタク
トホール３１９を形成する。続いて、コンタクトホール
３１７，３１９をｎ＋型の多結晶シリコン３２０ａによ
り埋設する。多結晶シリコン３２０ａは選択成長法、あ
るいは全面に堆積した後エッチバックする方法により形
成され、ｎ”型化はイオン注入、あるいは熱拡散により
行なわれる。なお、ｎ＋型の多結晶シリコン３２０ａで
埋設する代りに、タングステン等の選択成長法を用いて
も良い。
上の第１の層間膜３１５をエツチング除去してコンタク
トホール３１９を形成する。続いて、コンタクトホール
３１７，３１９をｎ＋型の多結晶シリコン３２０ａによ
り埋設する。多結晶シリコン３２０ａは選択成長法、あ
るいは全面に堆積した後エッチバックする方法により形
成され、ｎ”型化はイオン注入、あるいは熱拡散により
行なわれる。なお、ｎ＋型の多結晶シリコン３２０ａで
埋設する代りに、タングステン等の選択成長法を用いて
も良い。
次に、シリサイド配線（ビット線）３２１を形成し、全
面に例えばＢＰＳＧ膜からなる第２の層間Ｍ３２２を堆
積し、ｎ４拡散層３１４ｂ上の第２の層間膜３２２．第
１の層間膜３１５をエツチングすることにより、コンタ
クトホール３２３を開口する。続いて、コンタクトホー
ル３２３にｎ＋型の多結晶シリコン３２０ｂを埋設した
後、アルミ配線３２４を形成し、本実施例の半導体記憶
装置が完成する。
面に例えばＢＰＳＧ膜からなる第２の層間Ｍ３２２を堆
積し、ｎ４拡散層３１４ｂ上の第２の層間膜３２２．第
１の層間膜３１５をエツチングすることにより、コンタ
クトホール３２３を開口する。続いて、コンタクトホー
ル３２３にｎ＋型の多結晶シリコン３２０ｂを埋設した
後、アルミ配線３２４を形成し、本実施例の半導体記憶
装置が完成する。
以上説明したように本発明は、ＭＩＳ型トランジスタと
スタック型キャパシタとから成るメモリセルを有し、Ｌ
ＤＤ型トランジスタを用いた周辺回路を有する半導体記
憶装置において、ＬＤＤ型トランジスタの側壁を構成す
る絶縁膜並びにＭＩＳ型トランジスタとスタック型キャ
パシタとの間の層間絶縁膜が同一であることから、以下
の効果が得られる。
スタック型キャパシタとから成るメモリセルを有し、Ｌ
ＤＤ型トランジスタを用いた周辺回路を有する半導体記
憶装置において、ＬＤＤ型トランジスタの側壁を構成す
る絶縁膜並びにＭＩＳ型トランジスタとスタック型キャ
パシタとの間の層間絶縁膜が同一であることから、以下
の効果が得られる。
（１）ＬＤＤ型トランジスタのｎ＋拡散層はスタック型
キャパシタを形成した後に形成されるため、スタック型
キャパシタ形成時の熱処理によるｎ＋拡散層の拡散の進
行を考慮する必要が無く、ＬＤＤ型トランジスタの微細
化に適している。
キャパシタを形成した後に形成されるため、スタック型
キャパシタ形成時の熱処理によるｎ＋拡散層の拡散の進
行を考慮する必要が無く、ＬＤＤ型トランジスタの微細
化に適している。
（２）スタック型キャパシタはメモリセルにおけるＭＩ
Ｓ型トランジスタのｎ−拡散層と接続するため、結晶欠
陥による保持特性の悪化は生じにくくなる。
Ｓ型トランジスタのｎ−拡散層と接続するため、結晶欠
陥による保持特性の悪化は生じにくくなる。
（３）従来より層の数が１層少ない絶縁膜を開口するこ
とにより各コンタクトホールが形成されるため、これの
形成が容易になる。
とにより各コンタクトホールが形成されるため、これの
形成が容易になる。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を説明す
るための工程順の断面図、第２図（ａ）〜（ｆ）は本発
明の第２の実施例を説明するための工程順の断面図、第
３図（ａ）〜（ｈ）は本発明の第３の実施例を説明する
ための工程順の断面図、第４図（ａ）、（ｂ）は従来の
半導体記憶装置及びその製造方法を説明するための工程
順の断面図である。 １０１．２０１，３０１，４０１・・・ｐ型シリコン基
板、 １０２．２０２，３０２，４０２・・・素子分離酸化膜
、 １０３．２０３，３０３，４０３・・・ゲート酸化膜、 １０４．２０４，３０４，４０４・・・ゲート電極、 １０５ａ、１０５ｂ、１０５ｃ、２０６ａ、２０８ｂ、
２０６ｃ、３０６ａ、３０６ｂ、３０６Ｃ１４０６・・
・ｎ−拡散層、 １０６．２０７，３０７・・・第１のシリコン酸化膜、 １０θａｔ １０８ｂ、２０７ａ、２０７ｂ、２０７
Ｃ，３０７ａ、 ３０７ ｂ、 ３０７ ｃ、 ４０
５３１８ａ・・・側壁、 １０７．２０８，３０８，３１７，３１９゜３２３．４
１６，４１７ａ、４１７ｂ・ ＋ンタクトホール、 １０８．２１０，３０９，４０９・・・電荷蓄積容量、 １０９．２１１，３１０，４１０・・・容量絶縁膜、 １１０．２１２，３１１．４１１・・・セルプレート電
極、 １１１ａ、１ｌｌｂ、２０９ａ、２０９ｂ、２１３．３
１２，３１３，３１８・・・フォトレジスト、 １１２ａ、 １１２ｂ、 ２１４ａ、 ２１４ｂ
、 ３１４ａ、 ３１４ｂ、 ４０７ａ、 ４
０７ｂ、 ４０７ｃ ＋ ４０７ ｄ ”・ｎ＋拡
散層、１１３．２１５，３１５・・・第１の層間膜、１
１４．２１６，３２１・・・シリサイド配線、１１５．
２１７，３２２・・・第２の層間膜、１１６．２１８，
３２４・・・アルミ配線、２０５．３０５・・・ゲート
電極上酸化膜、３２０ａ、３２０ｂ・・・多結晶シリコ
ン、４０８゜ １２゜ ■ ４・・・層間膜、 ３・・・第１ の配線、 ５・・・第２の配線。
るための工程順の断面図、第２図（ａ）〜（ｆ）は本発
明の第２の実施例を説明するための工程順の断面図、第
３図（ａ）〜（ｈ）は本発明の第３の実施例を説明する
ための工程順の断面図、第４図（ａ）、（ｂ）は従来の
半導体記憶装置及びその製造方法を説明するための工程
順の断面図である。 １０１．２０１，３０１，４０１・・・ｐ型シリコン基
板、 １０２．２０２，３０２，４０２・・・素子分離酸化膜
、 １０３．２０３，３０３，４０３・・・ゲート酸化膜、 １０４．２０４，３０４，４０４・・・ゲート電極、 １０５ａ、１０５ｂ、１０５ｃ、２０６ａ、２０８ｂ、
２０６ｃ、３０６ａ、３０６ｂ、３０６Ｃ１４０６・・
・ｎ−拡散層、 １０６．２０７，３０７・・・第１のシリコン酸化膜、 １０θａｔ １０８ｂ、２０７ａ、２０７ｂ、２０７
Ｃ，３０７ａ、 ３０７ ｂ、 ３０７ ｃ、 ４０
５３１８ａ・・・側壁、 １０７．２０８，３０８，３１７，３１９゜３２３．４
１６，４１７ａ、４１７ｂ・ ＋ンタクトホール、 １０８．２１０，３０９，４０９・・・電荷蓄積容量、 １０９．２１１，３１０，４１０・・・容量絶縁膜、 １１０．２１２，３１１．４１１・・・セルプレート電
極、 １１１ａ、１ｌｌｂ、２０９ａ、２０９ｂ、２１３．３
１２，３１３，３１８・・・フォトレジスト、 １１２ａ、 １１２ｂ、 ２１４ａ、 ２１４ｂ
、 ３１４ａ、 ３１４ｂ、 ４０７ａ、 ４
０７ｂ、 ４０７ｃ ＋ ４０７ ｄ ”・ｎ＋拡
散層、１１３．２１５，３１５・・・第１の層間膜、１
１４．２１６，３２１・・・シリサイド配線、１１５．
２１７，３２２・・・第２の層間膜、１１６．２１８，
３２４・・・アルミ配線、２０５．３０５・・・ゲート
電極上酸化膜、３２０ａ、３２０ｂ・・・多結晶シリコ
ン、４０８゜ １２゜ ■ ４・・・層間膜、 ３・・・第１ の配線、 ５・・・第２の配線。
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳ型トランジスタとスタック型キャパシタとか
ら成るメモリセルを有し、ＬＤＤ型トランジスタを用い
た周辺回路を有する半導体記憶装置において、 前記メモリセルにおける前記ＭＩＳ型トランジスタと前
記スタック型キャパシタとの間の層間膜が、前記ＬＤＤ
型トランジスタの側壁を成す絶縁膜と同一の絶縁膜であ
ることを特徴とする半導体記憶装置。 ２、前記ＭＩＳ型トランジスタ並びに前記ＬＤＤ型トラ
ンジスタのゲート電極上において、前記ゲート電極と自
己整合的な絶縁膜を有し、 前記ＬＤＤ型トランジスタの側壁が、前記ゲート電極と
自己整合的な絶縁膜の側壁を成すことを特徴とする請求
項１記載の半導体記憶装置。 ３、前記ＭＩＳ型トランジスタにおいて、前記ＬＤＤ型
トランジスタの側壁を成す絶縁膜と同一の絶縁膜から成
る側壁を有することを特徴とする請求項２記載の半導体
記憶装置。４、前記スタック型キャパシタ並びにビット
線における前記ＭＩＳ型トランジスタに対するコントク
トホールが、前記ＭＩＳ型トランジスタの拡散層に対し
て自己整合的であることを特徴とする請求項３記載の半
導体記憶装置。 ５、一導電型の半導体基板上に設けられたＭＩＳ型トラ
ンジスタとスタック型キャパシタとから成るメモリセル
及び前記半導体基板上に設けられたＬＤＤ型トランジス
タを用いた周辺回路を有する半導体記憶装置の製造方法
において、 前記ＭＩＳ型トランジスタ並びに前記ＬＤＤ型トランジ
スタのゲート電極を第１の導電膜により形成し、前記Ｍ
ＩＳ型トランジスタ並びに前記ＬＤＤ型トランジスタの
逆導電型の低濃度拡散層を形成する工程と、 全面に第１のシリコン酸化膜を堆積する工程と、 前記第１のシリコン酸化膜に、前記スタック型キャパシ
タ用のコンタクトホールを開口する工程と、 第２の導電膜からなる前記スタック型キャパシタの電荷
蓄積電極を形成する工程と、 前記電荷蓄積電極を覆う容量絶縁膜を形成する工程と、 第３の導電膜からなる前記スタック型キャパシタのセル
プレート電極を形成する工程と、前記セルプレート電極
をマスクにしたエッチバックにより、第１のシリコン酸
化膜から成る前記ＬＤＤ型トランジスタの側壁を形成す
る工程と、前記ＬＤＤ型トランジスタの逆導電型の高濃
度拡散層を形成する工程と、 を有することを特徴とする半導体記憶装置の製造方法。 ６、前記第１の導電膜を堆積し、前記第１の導電膜にお
ける前記ＭＩＳ型トランジスタ並びに前記ＬＤＤ型トラ
ンジスタのゲート電極形成領域上にゲート電極上酸化膜
を形成し、前記ゲート電極上酸化膜をマスクにして前記
ＭＩＳ型トランジスタ並びに前記ＬＤＤ型トランジスタ
の前記ゲート電極を形成することを特徴とする請求項５
記載の半導体記憶装置の製造方法。 ７、フォトレジストをマスクにしたエッチバックにより
前記第１のシリコン酸化膜を開口し、前記ＭＩＳ型トラ
ンジスタの逆導電型の前記低濃度拡散層に自己整合的な
前記スタック型キャパシタ用のコンタクトホールを形成
する工程を有することを特徴とする請求項５記載の半導
体記憶装置の製造方法。 ８、フォトレジストをマスクにしたエッチバックにより
前記第１のシリコン酸化膜を開口し、前記ＭＩＳ型トラ
ンジスタの逆導電型の前記低濃度拡散層に自己整合的な
前記スタック型キャパシタ用のコンタクトホールを形成
する工程を有することを特徴とする請求項６記載の半導
体記憶装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP2257779A JP2666549B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体記憶装置及びその製造方法 |
| DE69132998T DE69132998T2 (de) | 1990-09-27 | 1991-09-23 | Speicheranordnung mit wahlfreiem Zugriff und Herstellungsverfahren dafür |
| EP91308647A EP0478262B1 (en) | 1990-09-27 | 1991-09-23 | Random access memory device and process of fabrication thereof |
| KR1019910016787A KR960001334B1 (ko) | 1990-09-27 | 1991-09-26 | 스택형 저장 캐패시터와 희박하게 도핑된 드레인 구조를 갖는 전달 트랜지스터에 의해 각각 구현되는 메모리 셀들을 갖는 랜덤 억세스 메모리장치 및 그 제조공정 |
| US07/766,258 US5135881A (en) | 1990-09-27 | 1991-09-27 | Method of making random access memory device having memory cells each implemented by a stacked storage capacitor and a transfer transistor with lightly-doped drain structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2257779A JP2666549B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体記憶装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04134859A true JPH04134859A (ja) | 1992-05-08 |
| JP2666549B2 JP2666549B2 (ja) | 1997-10-22 |
Family
ID=17310986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2257779A Expired - Fee Related JP2666549B2 (ja) | 1990-09-27 | 1990-09-27 | 半導体記憶装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5135881A (ja) |
| EP (1) | EP0478262B1 (ja) |
| JP (1) | JP2666549B2 (ja) |
| KR (1) | KR960001334B1 (ja) |
| DE (1) | DE69132998T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1092933A (ja) * | 1996-07-19 | 1998-04-10 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
| US6066881A (en) * | 1998-01-29 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
| JP2001189433A (ja) * | 1999-12-28 | 2001-07-10 | Hyundai Electronics Ind Co Ltd | キャパシタを含む半導体メモリ素子製造方法 |
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324680A (en) * | 1991-05-22 | 1994-06-28 | Samsung Electronics, Co. Ltd. | Semiconductor memory device and the fabrication method thereof |
| KR960003771B1 (ko) * | 1992-08-08 | 1996-03-22 | 삼성전자주식회사 | 반도체 메모리장치 |
| US5362666A (en) * | 1992-09-18 | 1994-11-08 | Micron Technology, Inc. | Method of producing a self-aligned contact penetrating cell plate |
| KR100305123B1 (ko) * | 1992-12-11 | 2001-11-22 | 비센트 비.인그라시아, 알크 엠 아헨 | 정적랜덤액세스메모리셀및이를포함하는반도체장치 |
| US5377139A (en) * | 1992-12-11 | 1994-12-27 | Motorola, Inc. | Process forming an integrated circuit |
| US5270243A (en) * | 1993-03-22 | 1993-12-14 | Industrial Technology Research Institute | Dram peripheral circuit contact aspect ratio improvement process |
| JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
| KR0150252B1 (ko) * | 1993-07-13 | 1998-10-01 | 모리시다 요이치 | 반도체 기억장치의 제조방법 |
| DE4330471C1 (de) * | 1993-09-08 | 1994-10-20 | Siemens Ag | Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle |
| KR100246162B1 (ko) | 1995-01-19 | 2000-03-15 | 로데릭 더블류 루이스 | 주변 회로 내의 트랜지스터 형성 방법 |
| JP2663900B2 (ja) * | 1995-02-28 | 1997-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH1187653A (ja) | 1997-09-09 | 1999-03-30 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US6524895B2 (en) | 1998-12-25 | 2003-02-25 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating the same |
| US6159818A (en) * | 1999-09-02 | 2000-12-12 | Micron Technology, Inc. | Method of forming a container capacitor structure |
| US6498088B1 (en) | 2000-11-09 | 2002-12-24 | Micron Technology, Inc. | Stacked local interconnect structure and method of fabricating same |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191569A (ja) * | 1989-12-21 | 1991-08-21 | Sony Corp | 半導体メモリの製造方法 |
| JPH0430572A (ja) * | 1990-05-28 | 1992-02-03 | Sony Corp | 半導体メモリの製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61183952A (ja) * | 1985-02-09 | 1986-08-16 | Fujitsu Ltd | 半導体記憶装置及びその製造方法 |
| JPH0712058B2 (ja) * | 1985-06-27 | 1995-02-08 | 株式会社東芝 | 半導体装置およびその製造方法 |
| JP2960936B2 (ja) * | 1987-07-13 | 1999-10-12 | 日本電信電話株式会社 | 係り受け解析装置 |
| JPS6428424A (en) * | 1987-07-22 | 1989-01-31 | Sharp Kk | Electric carpet with remote controller |
| JP2906405B2 (ja) * | 1987-09-19 | 1999-06-21 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2749072B2 (ja) * | 1988-08-12 | 1998-05-13 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| JP2518359B2 (ja) * | 1988-09-13 | 1996-07-24 | 三菱電機株式会社 | 半導体記憶装置の製造方法 |
| JPH02122563A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置の製造方法 |
| JP2742272B2 (ja) * | 1988-11-11 | 1998-04-22 | 株式会社日立製作所 | 半導体記憶装置の製造方法 |
| DE4034169C2 (de) * | 1989-10-26 | 1994-05-19 | Mitsubishi Electric Corp | DRAM mit einem Speicherzellenfeld und Herstellungsverfahren dafür |
-
1990
- 1990-09-27 JP JP2257779A patent/JP2666549B2/ja not_active Expired - Fee Related
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1991
- 1991-09-23 EP EP91308647A patent/EP0478262B1/en not_active Expired - Lifetime
- 1991-09-23 DE DE69132998T patent/DE69132998T2/de not_active Expired - Fee Related
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- 1991-09-27 US US07/766,258 patent/US5135881A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03191569A (ja) * | 1989-12-21 | 1991-08-21 | Sony Corp | 半導体メモリの製造方法 |
| JPH0430572A (ja) * | 1990-05-28 | 1992-02-03 | Sony Corp | 半導体メモリの製造方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6320260B1 (en) | 1993-10-12 | 2001-11-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US6326691B1 (en) | 1993-10-12 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JPH1092933A (ja) * | 1996-07-19 | 1998-04-10 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
| US6066881A (en) * | 1998-01-29 | 2000-05-23 | Mitsubishi Denki Kabushiki Kaisha | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
| US6762084B2 (en) | 1998-01-29 | 2004-07-13 | Renesas Technology Corp. | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
| JP2001189433A (ja) * | 1999-12-28 | 2001-07-10 | Hyundai Electronics Ind Co Ltd | キャパシタを含む半導体メモリ素子製造方法 |
Also Published As
| Publication number | Publication date |
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