JP2906405B2 - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特に、DRAM
（Dynamic Random Access Memory）を有する半導体集積
回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 DRAMのメモリセルは、メモリセル選択用のMISFETとそ
の一方の半導体領域に直列に接続された情報蓄積用容量
素子とで構成されている。前記メモリセル選択用のMISF
ETのゲート電極は、行方向に延在するワード線に接続さ
れ、このワード線によって制御されている。メモリセル
選択用のMISFETの他方の半導体領域は、列方向に延在す
るデータ線に接続されている。 この種のDRAMは大容量化のために高集積化され、メモ
リセルのサイズが縮小する傾向にある。メモリセルのサ
イズが縮小した場合、情報蓄積用容量素子のサイズも縮
小されるので、情報を形成する電荷の蓄積量が低下す
る。電荷の蓄積量の低下は、α線で発生する少数キャリ
アの影響が大きく、所謂ソフトエラーを生じ易い。１
［Mbit］以上の大容量のDRAMは前述の現象が顕著であ
る。 そこで、DRAMのメモリセルの情報蓄積用容量素子にス
タックド構造（STC）が採用されている。このスタック
ド構造の情報蓄積用容量素子は、半導体基板上に第１電
極層、誘電体膜、第２電極層を順次積層して構成されて
いる。第１電極層は、メモリセル選択用のMISFETを形成
した後に、一部をMISFETの一方の半導体領域に接続し、
他部をMISFETのゲート電極の上部に引き伸して構成され
ている。第１電極層は抵抗層を低減する不純物（Ｐ又は
As）が導入された多結晶珪素膜で形成されている。誘電
体膜は、第１電極層の多結晶珪素膜の表面を酸化して形
成した酸化珪素膜で形成されている。第２電極層は、隣
接する他のメモリセルの第２電極層と一体に構成され、
共通プレート電極として構成されている。第２電極層は
第１電極層と同様に多結晶珪素膜で形成されている。前
記MISFETの他方の半導体領域には、前記第１電極層と同
一製造工程で形成された中間導電層を介在させてデータ
線が接続されている。この中間導電層は前記他方の半導
体領域と自己整合で接続されているので、中間導電層と
データ線との製造工程におけるマスク合せずれが生じて
も、結果的に他方の半導体領域にデータ線が自己整合的
に接続される。 このスタックド構造の情報蓄積用容量素子で構成され
るメモリセルは、α線の入射で少数キャリアが発生する
半導体基板を使用しないので、ソフトエラーを低減する
ことができる特徴がある。また、スタックド構造の情報
蓄積用容量素子は、メモリセル選択用のMISFETの段差形
状を利用し、第１電極層及び第２電極層の面積を高さ方
向で増加することができる。つまり、スタックド構造の
情報蓄積用容量素子は、情報を形成する電荷の蓄積量を
増加することができるので、さらにソフトエラーを低減
することができる特徴がある。 なお、スタックド構造の情報蓄積用容量素子でメモリ
セルを構成するDRAMについては、例えば、特開昭61−18
3952号公報に記載されている。 〔発明が解決しようとする問題点〕 本発明者は、大容量のDRAMの開発に先立ち、以下に述
べる公知でない技術に基づき、次の問題点が生じること
を見出した。 前記DRAMのメモリセルは、前記スタックド構造の情報
蓄積用容量素子の第１電極層と前記中間導電層との間に
離隔スペースが必要となる。このため、第１電極層の面
積が低下し、情報蓄積用容量素子の電荷蓄積量が低下す
る。また、スタックド構造の情報蓄積用容量素子の第２
電極層をパターンニングする際、前記中間導電層はその
上部に形成された誘電体膜をエッチングストッパとして
使用している。ところが、誘電体膜は非常に薄い膜厚で
形成されているので前記パターンニングの際のオーバエ
ッチングにより中間導電層が損傷や断線を生じる。この
ため、MISFETの他方の半導体領域とデータ線との接続不
良が生じる。 そこで、前記他方の半導体領域とデータ線との間に中
間導電層を介在させないことが考えられる。中間導電層
の排除は、第１電極層をデータ線側まで引き伸してその
面積を増加できるので、情報蓄積用容量素子の電荷蓄積
量を増加することができる。しかしながら、他方の半導
体領域の主面が実質的に露出するので、第１電極層、第
２電極層のパターンニングの際に他方の半導体領域の主
面にエッチングによるタメージを生じる。 この問題点を解決するために、MISFETを形成した後、
第１電極層を形成する前に、基板全面にエッチングスト
ッパ層としての層間絶縁膜を形成した。層間絶縁膜はCV
Dで堆積させた酸化珪素膜を使用する。第１電極層は層
間絶縁膜上に形成され、MISFETの一方の半導体領域と第
１電極層との接続は前記層間絶縁膜に形成された接続孔
を通して行う。 しかしながら、前記MISFETの他方の半導体領域上の層
間絶縁膜はデータ線を接続する際に除去する必要がある
ので、そのための製造工程が増加するという問題点を生
じる。また、前記層間絶縁膜の除去は、製造工程におけ
るマスク合せ余裕寸法が必要となるので、メモリセル面
積が増大し、集積度が低下するという問題点を生じる。 一方、前記第２電極層のパターンニングに際し、誘電
体膜をエッチングストッパとして使用した場合、第２電
極層で覆われていない誘電体膜に電荷が蓄積され（チャ
ージアップし）、誘電体膜の絶縁耐圧が劣化する。第２
電極層のパターンニングは例えばプラズマエッチングで
行う。このため、DRAMの電気的信頼性が劣化する。 本発明の目的は、スタックド構造の情報蓄積用容量素
子でメモリセルを構成したDRAMにおいて、誘電体膜の絶
縁耐圧を向上することが可能な技術を提供することにあ
る。 本発明の他の目的は、前記目的を達成し、DRAMの電気
的信頼性を向上することが可能な技術を提供することに
ある。 本発明の他の目的は、前記メモリセルの面積を縮小
し、DRAMの高集積化を図ることが可能な技術を提供する
ことにある。 本発明の他の目的は、前記DRAMの製造工程を低減する
ことが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 DRAMのスタックド構造の情報蓄積用容量素子の誘電体
膜を上層の第２電極層と同一形状で構成する。 また、前記第２電極層又はそれをパターンニングする
マスクを用い、メモリセル選択用MISFETの他方の半導体
領域上の層間絶縁膜を除去する。 〔作 用〕 上述した手段によれば、前記スタックド構造の情報蓄
積用容量素子の誘電体膜を第２電極層で被覆し、誘電体
膜に電荷が蓄積させれることを低減することができるの
で、誘電体膜の絶縁耐圧を向上することができる。この
結果、DRAMの電気的信頼性を向上することができる。 また、前記MISFETの他方の半導体領域上の層間絶縁膜
を前記第２電極層或はそれをパターンニングするマスク
を用いて除去することができるので、DRAMの製造工程を
低減することができる。また、前記層間絶縁膜の除去
が、第２電極層或はそれをパターンニングするマスクに
対して自己整合で行えるので、メモリセル面積を縮小
し、DRAMの集積度を向上することができる。 以下、本発明の構成について、大容量のDRAMに本発明
を適用した一実施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 本発明の一実施例である大容量のDRAMを第１図（要部
等価回路図）で示す。 第１図に示すように、DRAMはフォールデットビットラ
イン方式（折り返しビット線方式）で構成されている。
第１図の中央部にはメモリセルアレイ（メモリセルマッ
ト）が配置されている。 前記メモリセルアレイは列方向に相補性データ線DL,
▲▼を延在させている。この相補性データ線DLを行
方向に複数組配置されている。相補性データ線DLは、夫
々の一端側がセンスアンプSAに接続されている。 相補性データ線DLと交差する行方向にはワード線WLを
延在させている。ワード線WLは列方向に複数本配置され
ている。図示していないが、夫々のワード線WLは、メモ
リセルアレイの端部に配置された行デコーダ回路Ｘ−DE
Cに接続され選択されるように構成されている。 相補性データ線DLの夫々とワード線WLとの交差部に
は、１［bit］の情報を記憶するメモリセルＭが配置さ
れている。メモリセルＭは、メモリセル選択用のｎチャ
ネルMISFETQsと、その一方の半導体領域に直列に一方の
電極が接続された情報蓄積用容量素子Ｃとで構成されて
いる。 メモリセルＭのMISFETQsは、他方の半導体領域が相補
性データ線DLに接続され、ゲート電極がワード線WLに接
続されている。情報蓄積用容量素子Ｃの他方の電極は電
源電圧1/2Vccに接続されている。電源電圧1/2Vccは回路
の基準電圧Vss（＝０［Ｖ］）と回路の電源電圧Vcc（＝
５［Ｖ］）との中間電位である。他方の電極に印加され
る電源電圧1/2Vccは、情報蓄積用容量素子Ｃの電極間に
加わる電界強度を低減し、誘電体膜の絶縁耐圧の劣化を
低減するようになっている。 前記センスアンプSAは、前記相補性データ線DLで伝達
されるメモリセルＭの情報を増幅するように構成されて
いる。センスアンプSAで増幅された情報は、Ｙスイッチ
用のｎチャネルMISFETQyを通してコモンデータ線I/O,▲
▼に出力される。 前記Ｙスイッチ用のMISFETQyは、そのゲート電極がＹ
セレクト信号線YSLに接続され制御されるように構成さ
れている。Ｙセレクト信号線YSLは、１組の相補性デー
タ線DLに対して１本設けられている。Ｙセレクト信号線
YSLは、相補性データ線DLと同一列方向に延在させてお
り、各相補性データ線DL間に配置されている。つまり、
換言すれば、相補性データ線DLとＹセレクト信号線YSL
とは行方向に交互に配置されている。Ｙセレクト信号線
YSLは、メモリセルアレイの端部に配置された列デコー
ダ回路Ｙ−DECに接続され選択されるように構成されて
いる。 前記コモンデータ線I/Oは、メモリセルアレイの端部
に配置されたメインアンプMAに接続されている。メイン
アンプMAは、スイッチ用MISFET（符号を付けない）、出
力信号線DOL,▲▼、データ出力バッファ回路DoB
の夫々を通して、出力トンランジスタDoutに接続されて
いる。つまり、メインアンプMAでさらに増幅されたメモ
リセルＭの情報は、出力信号線DOL、データ出力バッフ
ァ回路DoB等を通して、出力トランジスタDoutに出力さ
れる。 次に、前記DRAMのメモリセルＭ及びDRAMの周辺回路
（センスアンプSA,列デコーダ回路Ｙ−DEC等）を構成す
る素子の具体的な構造について説明する。 DRAMのメモリセルアレイを第２図（要部平面図）で示
し、メモリセルアレイ及び周辺回路の素子を第３図（要
部断面図）で示す。第３図の左側は第２図のＩ−Ｉ切断
線で切ったメモリセルＭ部分の断面を示し、第３図の中
央部は第２図のII−II切断線で切ったガードリング部分
の断面を示している。第３図の右側は周辺回路を構成す
る相補型MISFET（CMOS）の断面を示している。 第２図及び第３図に示すように、DRAMは単結晶珪素か
らなるp-型半導体基板１で構成されている。半導体基板
１のメモリセルＭ（メモリセルアレイ）形成領域及びｎ
チャネルMISFETQn形成領域の主面部には、ｐ型ウエル領
域２が設けられている。半導体基板１のｐチャネルMISF
ET形成領域Qpの主面部には、ｎ型ウエル領域３が設けら
れている。つまり、本実施例のDRAMは、ツインウエル構
造を採用している。 ウエル領域２、３の夫々の半導体素子形成領域間の主
面上には、素子間分離用絶縁膜（フィールド絶縁膜）５
が設けられている。素子間分離用絶縁膜５は、半導体素
子間を電気的に分離するように構成されている。素子間
分離用絶縁膜５の下部であってウエル領域２の主面部に
は、ｐ型チャネルストッパ領域4Aが設けられている。素
子間分離用絶縁膜５をゲート絶縁膜とする寄生MOSはｎ
型反転し易いので、チャネルストッパ領域4Aは少なくと
もウエル領域２の主面部に設けられるようになってい
る。 前記ウエル領域２のメモリセルＭ形成領域の主面部に
は、ｐ型ポテンシャルバリア層4Bが設けられている。ポ
テンシャルバリア層4Bは、メモリセルＭ形成領域の実質
的に全面に設けられている。ポテンシャルバリア層4B
は、後に詳述するが、前記チャネルストッパ領域4Aと同
一製造工程、同一製造マスクで形成されている。このポ
テンシャルバリア層4Bは、チャネルストッパ領域を形成
するためにその形成領域に導入されたｐ型不純物（Ｂ）
をメモリセルＭ形成領域下まで引き伸し拡散することに
よって構成されている。 メモリセルＭのメモリセル選択用のMISFETQsは、第２
図、第３図及び第４図（所定の製造工程における要部平
面図）に示すように、ウエル領域２（実際にはポテンシ
ャルバリア層4B）の主面部に構成されている。MISFETQs
は、素子間分離用絶縁膜５及びチャネルストッパ領域4A
でその領域を囲まれその形状を規定されている。このMI
SFETQsは、基本的には主に、ウエル領域２、ゲート絶縁
膜６、ゲート電極７、ソース領域又はドレイン領域であ
る一対のｎ型半導体領域９で構成されている。 前記ウエル領域２はMISFETQsのチャネル形成領域とし
て使用されている。 ゲート絶縁膜６はウエル領域２の主面を酸化して形成
した酸化珪素膜で構成されている。 ゲート電極７はゲート絶縁膜６の上部に設けられてお
り、例えばCVDで堆積させた多結晶珪素膜で構成されて
いる。この多結晶珪素膜は、抵抗値を低減するｎ型不純
物（Ｐ或はAs）が導入されている。 また、ゲート電極７は、高融点金属（Mo,Ti,Ta,W）膜
や高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜
の単層で構成してもよい。また、ゲート電極７は、多結
晶珪素膜上に前記金属膜を積層した複合膜で構成しても
よい。 ゲート電極７は、第２図及び第４図に示すように、行
方向に延在するワード線（WL）７と一体に構成されてい
る。つまり、ゲート電極７とワード線７とは同一導電層
で構成されている。ワード線７は、行方向に配置された
複数のメモリセルＭのMISFETQsの夫々のゲート電極７を
接続するように構成されている。 半導体領域９は、周辺回路を構成するMISFETQsの半導
体領域（17）に比べて、少なくとも情報蓄積用容量素子
Ｃを接続する側（一方）を低不純物濃度のイオン打込み
で構成している。具体的に、一方の半導体領域９は、１
×1014［atoms/cm2］未満の低不純物濃度のイオン打込
みで構成されている。本発明者の基礎研究によれば、１
×1014［atoms/cm2］未満の低不純物濃度のイオン打込
みで形成した半導体領域９は、不純物の導入に起因しウ
エル領域２の主面部に発生する結晶欠陥が少なく、不純
物の導入後の熱処理によって結晶欠陥を充分に回復する
ことができる結果を得ている。 半導体領域９はゲート電極７に対して自己整合で構成
されている。半導体領域９は、チャネル形成領域側が低
不純物濃度で構成されているので、LDD（Lightly Doped
Drain）構造のMISFETQsを構成する。 メモリセルＭの情報蓄積用容量素子Ｃは、第２図、第
３図及び第５図（所定の製造工程における要部平面図）
に示すように、主に、第１電極層（下側の電極層）13、
誘電体膜14、第２電極層（上側の電極層）15を順次積層
して構成されている。情報蓄積用容量素子Ｃは、所謂ス
タックド構造（積層型:STC）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの第１電
極層13の一部（中央部分）は、MISFETQsの一方の半導体
領域９に接続されている。この接続は、層間絶縁膜12に
形成された接続孔12Aを通して行われている。接続孔12A
の列方向の開口サイズはMISFETQsのゲート電極７、それ
に隣接するワード線７の夫々の側壁に設けられたサイド
ウォールスペーサ11間のサイズに比べて大きく構成され
ているので、実質的な接続孔12Aの開口サイズはサイド
ウォールスペーサ11間のサイズで規定される。接続孔12
Aの開口サイズとサイドウォールスペーサ11間のサイズ
との差は、少なくとも製造工程におけるマスク合せ余裕
寸法に相当する分より大きくなっている。第１電極層13
の他部（周辺部分）は、サイドウォールスペーサ11及び
層間絶縁膜８を介在させて、ゲート電極７、ワード線７
の夫々の上部まで延在させている。 第１電極層13は、例えば抵抗値を低減するｎ型不純物
（As或はＰ）が高濃度に導入された多結晶珪素膜で構成
する。この多結晶珪素膜に導入されたｎ型不純物は、サ
イドウォールスペーサ11で規定された、第１電極層13と
一方の半導体領域９との接続部から一方の半導体領域９
側に拡散され、半導体領域９と一体に構成される高不純
物濃度のn+型半導体領域13Aを構成するようになってい
る。 第１電極層13の他部は、１組の相補性データ線（21）
DLで規定される領域から行方向（上方向或は下向方）に
引き出されている。つまり、第１電極層13は、素子間分
離用絶縁膜５で囲まれたメモリセルＭ形成領域からその
外の領域に引出されている。第１電極層13は、行方向に
隣接する他のメモリセルＭの情報蓄積用容量素子Ｃの第
１電極層13（同一導電層で形成される）と接触しないよ
うに離隔され、本実施例では平面形状を５角形で構成し
ている。この第１電極層13は、それを有するメモリセル
Ｍが接続された相補性データ線（21）DLに行方向におい
て隣接するＹセレクト信号線（21）YSLと重なる位置ま
で延在するように構成されている。実際には、Ｙセレク
ト信号線（21）YSLは第１電極層13の上層に構成される
ので、第１電極層13はＹセレクト信号線（21）YSLの下
部にそれと重なる位置で延在するように構成されてい
る。 誘電体膜14は、基本的には第１電極層（多結晶珪素
膜）13の上層にCVDで堆積させた窒化珪素膜14A、この窒
化珪素膜14Aを高圧で酸化した酸化珪素膜14Bを積層した
２層構造で構成されている。実際には、誘電体膜14は、
第１電極層13である多結晶珪素膜（ｎ型不純物が導入さ
れている）の表面に自然酸化珪素膜が形成されるので、
自然酸化珪素膜（50［Å］未満の非常に薄い膜厚なので
図示しない）、窒化珪素膜14A、酸化珪素膜14Bを順次積
層した３層構造で構成されている。 誘電体膜14の窒化珪素膜14Aは、CVDで堆積されるの
で、下地の多結晶珪素膜（第１電極層13）の結晶状態や
段差形状に影響されず、下地に対して独立なプロセス条
件で形成することができる。つまり、窒化珪素膜14A
は、多結晶珪素膜の表面を酸化して形成された酸化珪素
膜に比べて、絶縁耐圧が高く、単位面積当りの欠陥数が
少ないので、リーク電流が非常に少ない。しかも、窒化
珪素膜14Aは、酸化珪素膜に比べて、誘電率が高い特徴
がある。酸化珪素膜14Bは、非常に良質な膜で形成する
ことができるので、前記窒化珪素膜14Aの前記特性をさ
らに向上させることができる。また、後に詳述するが、
酸化珪素膜14Bは、高圧酸化（1.5〜10［toll］）で形成
されるので、常圧酸化に比べて短い酸化時間つまり熱処
理時間で形成することができる。 誘電体膜14は、第１電極層13の上面及び側壁に沿って
設けられており、第１電極層13の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜14の面積の増加
は、スタックド構造の情報蓄積用容量素子ｃの電荷の蓄
積量を向上することができる。この誘電体膜14の平面形
状は、上層の第２電極層15の形状で規定され、実質的に
第２電極層15と同一形状で構成されている。 前記第２電極層15は、誘電体膜14を介在させて第１電
極層13を覆うようにその上部に設けられている。第２電
極層15は、隣接する他のメモリセルＭの情報蓄積用容量
素子ｃの第２電極層15と一体に構成されている。第２電
極層15には、電源電圧1/2Vccが印加されるように構成さ
れている。第２電極層15は、例えば、抵抗値を低減する
ｎ型不純物が導入された多結晶珪素膜で形成されてい
る。 このように構成されるメモリセルＭは、列方向に隣接
する他の１個のメモリセルＭと接続されている。この接
続はメモリセルＭのメモリセル選択用のMISFETQsの夫々
の他方の半導体領域９を一体に構成することによって行
われている。 メモリセルＭのMISFETQsの他方の半導体領域９には、
相補性データ線（DL）21が接続されている。相補性デー
タ線21は、層間絶縁膜19に形成された接続孔19Cを通し
て半導体領域９に接続されている。 第２図及び第３図に示すように、相補性データ線21と
半導体領域９との接続部分には、高不純物濃度のn+型半
導体領域20が設けられている。半導体領域20は、接続孔
19Cを通してｎ型不純物（As又はＰ）をイオン打込みで
導入することによって形成されている。つまり、半導体
領域20は、半導体領域９と一体に構成される。半導体領
域20は、半導体領域９に対して接続孔19Cが製造工程に
おけるマスク合せずれを生じ、素子間分離用絶縁膜５の
端部に接続孔19Cがかかると、ウエル領域２と相補性デ
ータ線21とがショートするので、これを防止するために
設けられている。 前記層間絶縁膜19は、本実施例において酸化珪素膜19
A、グラスフローが可能な酸化珪素膜（BPSG）19Bを積層
した２層構造で構成されている。上層の酸化珪素膜19B
は、グラスフローを施すことでその表面を平坦化できる
ように構成されている。下側の酸化珪素膜19Aは、絶縁
耐圧の確保と、上側の酸化珪素膜19Bに導入されている
ＢやＰが素子に漏ることを防止するために設けられてい
る。 前記相補性データ線21は、バリアメタル膜21A（金属
配線）、アルミニウム膜21B（金属配線）、保護膜21C
（金属配線）を順次積層した３層構造で構成されてい
る。 アルミニウム膜21Bは、アルミスパイクを防止するた
めの元素（Si）及びマイグレーションを低減するための
元素（Cu又はPd或はTi等）が添加されている。本実施例
のアルミニウム膜21Bは、1.5［重量％］程度のSi及び0.
5［重量％］程度のCuを添加して構成されている。 バリアメタル膜21Aは、アルミニウム膜21Aと半導体領
域９（実際には半導体領域20）との接続部に単結晶珪素
が析出し、接続部の抵抗値が増加することを防止するよ
うに構成されている。バリアメタル膜21AはMoSi2で構成
する。また、バリアメタル膜21Aは前記以外の高融点金
属シリサイド膜又は高融点金属膜で構成してもよい。 保護膜21Cは、アルミニウム膜21Bを形成するウエット
処理（例えばエッチングマスクとしてのフォトレジスト
膜を除去する剥離液処理や水洗処理）で使用される液体
からアルミニウム膜21Bを保護するように構成されてい
る。マイグレーションを低減する元素（Cu）を添加した
アルミニウム膜21Bは、母体となるアルミニウムをアノ
ードとし、そのアルミニウムとCuとで形成される金属間
化合物をカソードとする電池を構成する。この電池は、
前記ウエット処理で使用される液体によって電池反応を
生じる。保護膜21Cは、この電池反応を防止するように
構成されている。電池反応が生じた場合には、前記金属
間化合物を核としてその周辺のアルミニウムが削り取ら
れる（孔食が発生する）。 保護膜21CはMoSixで構成する。また、保護膜21Cは、
前記以外の高融点金属シリサイド（TiSix,TaSix,WSix）
膜又は高融点金属膜で構成してもよい。保護膜21Cは、1
00〜4000［Å］程度の薄い膜厚で構成されている。 保護膜21CをMoSix等の高融点金属シリサイド膜で構成
する場合、珪素（Si）の含有量によりアルミニウム膜21
Bからアルミニウム粒子が拡散し、保護膜21C表面にアル
ミニウム酸化物（Al2O3）が析出される。このアルミニ
ウム酸化物の析出は、保護膜21Cと上層配線（23）との
接触不良を生じる。本発明者の基礎研究の結果、第６図
乃至第８図（オージェ電子分光法による配線の組成を示
す図）に示すように、保護膜21CとしてのMoSixの珪素の
含有量は、０より大きく２未満とする（０＜ｘ＜２）。 第６図乃至第８図は、第６図中に記載される構造（Al
−Cu−Si/MoSix/Si基板）の試料に475［℃］で３時間の
熱処理を施し、この後に上層のAl−Cu−Siを王水で除去
した試料をオージェ電子分光法よって測定したデータを
表している。横軸はMoSixの表面からのスパッタエッチ
ング時間［min］を示している。縦軸は各スパッタ時間
に対応した、試料表面の各元素（Mo,Si,O,Al）から放出
されるオージェ電子の強度を示している。オージェ電子
分光法は、試料表面を所定時間スパッタエッチングする
毎に、試料表面に電子を照射して試料表面から放出され
るオージェ電子のエネルギを測定することによって、元
素を同定しかつ元素の含有量を測定することができる。 第６図は、珪素の含有量ｘが２つまりMoSi2（MoSi＝
1:2）の場合のデータを示している。第６図に示すよう
に、珪素の含有量ｘが２を越えた場合、MoSi2とSi基板
との界面に、MoSi2を通過したアルミニウム粒子が析出
され、このアルミニウム粒子と酸素とが化合してアルミ
ニウム酸化物（Al2O3）が生成されている。 第７図は珪素の含有量ｘが２未満つまりMoSi1.2（Mo:
Si＝1:1.2）の場合のデータ、第８図は珪素の含有量ｘ
が0.8つまりMoSi0.8（Mo:Si＝1:0.8）の場合のデータで
ある。第７図及び第８図に示すように、珪素の含有量ｘ
が２未満の場合、MoSix（ｘ＝０＜ｘ≦1.2）とSi基板と
の界面に、MoSixを通過したアルミニウム粒子が析出さ
れることがないのでアルミニウム酸化物が生成されてい
ない。本発明者の基礎研究の結果、保護膜21Cの珪素の
含有量ｘは０より大きく1.2以下の範囲とすることが好
ましい。 前記相補性データ線（DL）21の延在する方向と同一列
方向には、同一導電層（同一３層構造）で構成されたＹ
セレクト信号線（YSL）21を延在させている。前述のよ
うに、スタックド構造の情報蓄積用容量素子Ｃの第１電
極層13は、Ｙセレクト信号線21の下部に位置するまで引
き出されている。 相補性データ線21及びＹセレクト信号線21（配線21）
は、製造工程における第１層目の配線形成工程によって
形成されている。第１層目の配線形成工程で形成される
相補性データ線21及びＹセレクト信号線21は、多層配線
構造特有の段差形状を緩和するために、上層配線（23）
に比べて薄い膜厚で構成されている。 前記第２図及び第３図に示すように、相補性データ線
21及びＹセレクト信号線21の上層には、層間絶縁膜22を
介在させてシャント用ワード線（WL）23が行方向に延在
するように構成されている。シャント用ワード線23は、
図示しないが、数十〜数百個のメモリセルＭ毎に相当す
る所定領域において、第３図の右側（周辺回路）に示す
ものと同一の接続孔22Dを通して一旦中間導電層（図示
しない）に引き落されそれに接続されている。中間導電
層は、第１層目の配線形成工程で形成され、接続孔19C
を通してワード線７に接続されている。シャント用ワー
ド線23は、ワード線７の抵抗値を低減するように構成さ
れている。つまり、シャント用ワード線23は、メモリセ
ルＭの選択速度を速くできるように構成されている。前
記中間導電層は、シャント用ワード線23とワード線７と
を接続する際の段差形状を緩和し、シャント用ワード線
23の断線を防止するように構成されている。 前記層間絶縁膜22は、第３図に示すように、プラズマ
CVDで堆積させた酸化珪素膜22A、塗布した後にベーク処
理を施した酸化珪素膜22B、プラズマCVDで堆積させた酸
化珪素膜22Cを順次積層した３層構造で構成されてい
る。層間絶縁膜22のうち中間の酸化珪素膜22Bは、上層
の酸化珪素膜22Cの表面を平坦化するために構成されて
いる。 前記層間絶縁膜22に形成された接続孔22Dは、上側の
開口サイズが大きく下側の開口サイズが小さい、断面段
階形状で構成されている。この接続孔22Dは、シャント
用ワード線23と中間導電層とを接続する際の段差形状を
緩和し、シャント用ワード線23の断線を防止するように
構成されている。 前記シャント用ワード線23は、第３図に示すように、
下地膜23A、アルミニウム膜23Bを順次積層した２層構造
で構成されている。 下地膜23AはMoSi2で構成されている。MoSi2は、アル
ミニウム膜23BにMoが入り込み、アルミニウム膜23Bの結
晶粒の成長を抑えることができるので、ストレスマイグ
レーションを低減することができる。下地膜23Aは、前
記以外の高融点金属シリサイド膜又は高融点金属膜で構
成してもよい。 アルミニウム膜23Bは、前記アルミニウム膜21Bと同様
に、Si及びCuを添加している。 シャント用ワード線23は、製造工程における第２層目
の配線形成工程によって形成されている。この第２層目
の配線形成工程によって形成されるシャント用ワード線
23は、前記第１層目の配線形成工程によって形成される
下層配線（21）に比べて厚い膜厚で形成され抵抗値を低
減するように構成されている。 第２図の上側及び第３図の中央部分はメモリセルアレ
イの端部を示しており、この部分にはガードリングGLが
設けられている。ガードリングGLは、メモリセルアレイ
の周囲を取り囲むように構成されており、主に図示しな
い基板バイアス発生回路から放出される少数キャリアを
捕獲するように構成されている。ガードリングGLは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aで規定
された領域内において、ウエル領域２の主面部に設けら
れた半導体領域９で構成されている。ガードリングGLに
は第１層目の配線形成工程で形成された配線21が接続孔
19Cを通して接続されている。この配線21には電源電圧1
/2Vccが印加されている。また、配線21は、接続孔19Cを
通して第２電極層15に接続されており、第２電極層15に
電源電圧1/2Vccを印加するように構成されている。 このように、DRAMにおいて、１組の相補性データ線
（DL）21とこの１組の相補性データ線21を選択する１本
のＹセレクト信号線（YSL）21とを同一導電層で構成
し、かつ同一列方向に延在させ、この相補性データ線21
とＹセレクト信号線21とを交互に行方向に配置し、前記
相補性データ線21にはメモリセル選択用のMISFETQsとそ
の一方の半導体領域９に直列に接続されたスタックド構
造の情報蓄積用容量素子ＣとからなるメモリセルＭを接
続し、このスタックド構造の情報蓄積用容量素子Ｃを構
成する第１電極層13は、このメモリセルＭが接続された
相補型データ線21に隣接するＹセレクト信号線21と重な
る位置まで延在させたことにより、スタックド構造の情
報蓄積用容量素子Ｃの第１電極層13の面積をＹセレクト
信号線21を延在させるスペースを利用し増加させること
ができるので、スタックド構造の情報蓄積用容量素子Ｃ
の電荷蓄積量を増加することができる。このスタックド
構造の情報蓄積用容量素子Ｃの第１電極層13は、相補性
データ線21に対して対称な形状でなく、Ｙセレクト信号
線21の下部まで引き出された非対称な形状で構成されて
いる。このスタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加できることは、DRAMのメモリセルモード
のソフトエラーを低減することができる。また、DRAMの
情報読出信号のノイズマージンを大きくすることができ
る。 周辺回路を構成するCMOSは、第３図の右側に示すよう
に構成されている。CMOSのｎチャネルMISFETQnは、素子
間分離用絶縁膜５及びチャネルストッパ領域4Aで囲まれ
た領域内において、ウエル領域２の主面部に構成されて
いる。MISFETQnは、主に、ウエル領域２、ゲート絶縁膜
６、ゲート電極７、ソース領域及びドレイン領域である
一対のｎ型半導体領域９及び一対のn+型半導体領域17で
構成されている。 ウエル領域２、ゲート絶縁膜６、ゲート電極７及び半
導体領域９の夫々は、前記メモリセル選択用のMISFETQs
と同一製造工程で構成され、同様の機能を有している。
つまり、MISFETQnは、LDD構造で構成されている。 高不純物濃度の半導体領域17は、ソース領域、ドレイ
ン領域の夫々の比抵抗値を低減するように構成されてい
る。半導体領域17は、ゲート電極７の側壁に自己整合で
形成されたサイドウォールスペーサ11に規定されて形成
され、ゲート電極７に対して自己整合で形成される。 ソース領域として使用される半導体領域17には接続孔
19Cを通して基準電圧Vssが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域17に
は接続孔19Cを通して出力信号用の配線21が接続されて
いる。半導体領域17と配線21との接続部分のウエル領域
２の主面部には、ウエル領域２と配線21とのショートを
防止するための半導体領域20が設けられている。これら
の配線21は、第１層目の配線形成工程によって形成され
ている。 CMOSのｐチャネルMISFETQpは、素子間分離用絶縁膜５
で囲まれた領域内において、ウエル領域３の主面部に構
成されている。MISFETQpは、主に、ウエル領域３、ゲー
ト絶縁膜６、ゲート電極７、ソース領域及びドレイン領
域である一対のｐ型半導体領域10及び一対のp+型半導体
領域18で構成されている。 ウエル領域３、ゲート絶縁膜６及びゲート電極７の夫
々は、前記MISFETQs、Qnの夫々の実質的に同様の機能を
有している。 低不純物濃度のｐ型半導体領域10は、高不純物濃度の
p+型半導体領域18とチャネル形成領域との間に設けられ
ており、LDD構造のMISFETQpを構成する。 ソース領域として使用される半導体領域18には接続孔
19Cを通して電源電圧Vccが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域18に
は接続孔19Cを通して前記出力信号用の配線21と一体に
構成された出力信号用の配線21が接続されている。これ
らの配線21は第１層目の配線形成工程によって形成され
る。 前記出力信号用の配線21には接続孔22Dを通して第２
層目の配線形成工程によって形成された出力信号用の配
線23が接続されている。 次に、前記DRAMの具体的な製造方法について、第９図
乃至第26図（所定の製造工程毎に示す要部断面図）を用
いて簡単に説明する。 まず、単結晶珪素からなるp-型半導体基板１を用意す
る。半導体基板１は、例えば８〜12［Ω−cm］程度の抵
抗値を有するように構成されている。 次に、前記半導体基板１の主面上に酸化珪素膜24を形
成する。酸化珪素膜24は、約900〜1000［℃］の高温度
のスチーム酸化によって形成し、例えば400〜500［Å］
程度の膜厚で形成する。 次に、前記酸化珪素膜24上に耐酸化膜25を形成する。
耐酸化膜25は例えばCVDで堆積させた窒化珪素膜を用
い、例えば400〜600［Å］程度の膜厚で形成する。 次に、ｎ型ウエル領域形成領域の耐酸化膜25を選択的
に除去し、不純物導入用マスク及び耐酸化用マスクを形
成する。前記耐酸化膜25の選択的除去は、例えばフォト
レジスト膜を用いてエッチングするフォトリソグラフィ
技術で行う。 次に、第９図に示すように、耐酸化膜25とそれをパタ
ーンニングするフォトレジスト膜（図示しない）とを不
純物導入用マスクとして用い、酸化珪素膜24を通して半
導体基板１の主面部に選択的にｎ型不純物3nを導入す
る。ｎ型不純物3nは、例えば1013［atoms/cm2］程度の
不純物濃度のＰを用い、120〜130［KeV］程度のエネル
ギのイオン打込みで導入する。 次に、耐酸化膜25上のフォトレジスト膜を除去する。
この後、第10図に示すように、耐酸化膜25を耐酸化用マ
スクとして用い、露出する酸化珪素膜24を成長させ、酸
化珪素膜24Aを形成する。酸化珪素膜24Aは、ｎ型ウエル
領域形成領域だけに形成される。酸化珪素膜24Aは、約9
00〜1000［℃］の高温度のスチーム酸化によって形成
し、例えば最終的に1100〜1200［Å］程度の膜厚になる
ように形成する。この酸化珪素膜24Aは、ｐ型ウエル領
域を形成する際の不純物導入用マスクとして使用され
る。この酸化珪素膜24Aを形成する酸化工程によって、
前記導入されたｎ型不純物3nが若干拡散され、ｎ型半導
体領域（最終的にウエル領域となる）3Aが形成される。 次に、前記耐酸化膜25を選択的に除去する。耐酸化膜
25を例えば熱リン酸で除去する。この後、第11図に示す
ように、前記酸化珪素膜24Aを不純物導入用マスクとし
て用い、酸化珪素膜24を通したｐ型ウエル領域形成領域
の半導体基板１の主面部に選択的にｐ型不純物2pを導入
する。ｐ型不純物2pは、例えば1012〜1013［atoms/c
m2］程度の不純物濃度のBF2（又はＢ）を用い、イオン
打込みで導入する。このｐ型不純物2Pは、酸化珪素膜24
Aが形成されているので、ｎ型ウエル領域となる半導体
領域3Aの主面部には導入されない。 次に、第12図に示すように、前記ｎ型不純物3n、ｐ型
不純物2pの夫々に引き伸し拡散を施し、第12図に示すよ
うに、ｎ型ウエル領域３及びｐ型ウエル領域２を形成す
る。このウエル領域２及び３は、1100〜1300［℃］程度
の高温度の雰囲気中で熱処理を施すことによって形成す
る。結果的に、ｐ型ウエル領域２はｎ型ウエル領域３に
対して自己整合で形成される。 次に、前記酸化珪素膜24、24A上の夫々を含む基板全
面に耐酸化膜26を形成する。耐酸化膜26は、不純物導入
用マスク及び耐酸化用マスクとして使用される。耐酸化
膜26は、例えばCVDで堆積させた窒化珪素膜を用い、400
〜1400［Å］程度の膜厚で形成する。 次に、耐酸化膜26上にフォトレジスト膜を塗布し、素
子間分離用絶縁膜（５）形成領域のフォトレジスト膜を
除去し、エッチング用マスク及び不純物導入用マスク
（図示しない）を形成する。このマスクを用い、露出す
る耐酸化膜26を選択的に除去する。 次に、耐酸化膜26及びそれをパターンニングしたフォ
トレジスト膜からなるマスクを不純物導入用マスクとし
て用い、露出する酸化珪素膜24を通したウエル領域２の
主面部にｐ型不純物4pを導入する。ｐ型不純物4pは、ウ
エル領域３の主面上に酸化珪素膜24に比べて厚い膜厚の
酸化珪素膜24Aが形成されているので、ウエル領域３の
主面部に導入されない。つまり、ｐ型不純物4pは、ウエ
ル領域２の主面部に選択的に導入される。ｐ型不純物4p
は、チャネルストッパ領域及びポテンシャルバリア層を
形成するようになっている。ｐ型不純物4pは、1013［at
oms/cm2］程度の不純物濃度のBF2又はＢは用い、イオン
打込みで導入する。このｐ型不純物4pを導入した後、第
13図に示すように、前記耐酸化膜26上のフォトレジスト
膜は除去する。 次に、前記耐酸化膜26を耐酸化用マスクとして用い、
露出する酸化珪素膜24、24Aの夫々を成長させて素子間
分離用絶縁膜（フィールド絶縁膜）５を形成する。素子
間分離用絶縁膜５は、例えば1000［℃］程度の高温度で
窒素ガス雰囲気中において約110〜130［min］の熱処理
を行った後、スチーム酸化を約150〜160［min］行うこ
とで形成する。あるいは、スチーム酸化雰囲気のみで形
成する。素子間分離用絶縁膜５は例えば6000〜8000
［Å］程度の膜厚で形成される。 この素子間分離用絶縁膜５を形成する工程と実質的に
同一製造工程によって、前記ウエル領域２の主面部に導
入されたｐ型不純物4pが引き伸し拡散され、ｐ型のチャ
ネルストッパ領域4Aが形成される。このチャネルストッ
パ領域4Aの形成の際、前述のように比較的長い熱処理を
施しているので、第27図（不純物濃度分布図）に示すよ
うに、横方向の拡散が大きく、特にメモリセルアレイに
おいてはメモリセルＭ形成領域の略全面にｐ型不純物4p
が拡散されｐ型ポテンシャルバリア層4Bが形成される。 第27図は、横軸にウエル領域２の表面からの深さ［μ
ｍ］を示し、縦軸にｐ型不純物（ボロン）4pの濃度を示
している。第27図に示すように、ｐ型不純物4pの導入時
の分布（点線）と前述の熱処理を施した後の分布（実
線）とを比較すると、約0.4〜0.6［μｍ］程度不純物が
拡散することがわかる。大容量のDRAMは、メモリセルＭ
のメモリセル選択用のMISFETQsのゲート幅（チャネル
幅）寸法、及びその方向の半導体領域９の寸法が1.0
［μｍ］程度であるので、チャネルストッパ領域4Aを形
成するｐ型不純物4pがメモリセルＭ形成領域の略全面ま
で拡散し、前述のようにメモリセルＭ形成領域の略全面
にポテンシャルバリア層4Bが形成される。 周辺回路のCMOSを構成するｎチャネルMISFETQn形成領
域においては、MISFETQnのサイズがメモリセルＭサイズ
よりも大きいので、素子間分離用絶縁膜５の近傍の一部
しかｐ型不純物4pが拡散されず、実質的にポテンシャル
バリア層4Bが形成されない。すなわち、ポテンシャルバ
リア層4Bは、周辺回路のMISFETQn形成領域には形成され
ず、メモリセルアレイ形成領域には選択的に形成され
る。しかも、ポテンシャルバリア層4Bはチャネルストッ
パ領域4Aと同一製造工程で形成することができる。 前記チャネルストッパ領域4A、ポテンシャルバリア層
4Bの夫々は、熱処理後、1016〜1017［atoms/cm3］程度
の不純物濃度で構成される。前記チャネルストッパ領域
4A及びポテンシャルバリア層4Bを形成した後に、第14図
に示すように、前記耐酸化膜26を選択的に除去する。 このように、メモリセルＭが素子間分離用絶縁膜５及
びチャネルストッパ領域4Aで囲まれたDRAMにおいて、ウ
エル領域２のメモリセルＭのMISFETQs間の主面部に、ウ
エル領域２と同一導電型でそれよりも高濃度のｐ型不純
物4pを導入し、少なくとも前記MISFETQsの一方の半導体
領域（情報蓄積用容量素子Ｃとの接続側）９の形成領域
下まで、前記ｐ型不純物4pを前記ウエル領域２の主面部
で拡散させ、チャネルストッパ領域4A及びポテンシャル
バリア層4Bを形成すると共に、前記ウエル領域２のMISF
ET間の主面上に素子間分離用絶縁膜５を形成することに
より、前記ポテンシャルバリア層4Bを形成する工程をチ
ャネルストッパ領域4Aを形成する工程で兼用することが
できるので、DRAMの製造工程を低減することができる。
つまり、ポテンシャルバリア層4Bを形成するためのマス
ク形成工程及び不純物導入工程を低減することができ
る。 また、前記ポテンシャルバリア層4Bは、素子間分離用
絶縁膜５、チャネルストッパ領域4Aの夫々に対して自己
整合で形成することができるので、製造工程におけるマ
クス合せ余裕寸法をなくすことができる。このマスク合
せ余裕寸法の排除は、DRAMのメモリセルＭ面積を縮小す
ることができるので、集積度を向上することができる。 また、前記ポテンシャルバリア層4Bは、チャネルスト
ッパ領域4Aを形成するために導入されたｐ型不純物4pを
充分に熱処理で拡散するので、前記ウエル領域２の不純
物導入に起因するダメージを回復し、結晶欠陥を低減す
ることができる。結晶欠陥の低減はDRAMのリフレシュ特
性を向上することができる。 なお、メモリセルアレイは、メモリセルＭ形成領域全
面にポテンシャルバリア層4Bが形成される場合、ウエル
領域２を設けなくてもよい。 前記第14図に示す耐酸化膜26を除去する工程の後に、
前記ウエル領域２の主面上の酸化珪素膜24及びウエル領
域３の主面上の酸化珪素膜24Aを除去し、ウエル領域
２、３の夫々の主面を露出させる。 次に、露出するウエル領域２、３の夫々の主面上に酸
化珪素膜6Aを形成する。酸化珪素膜6Aは、素子間分離用
絶縁膜５の形成の際に、耐酸化膜（窒化珪素膜）26によ
って素子間分離用絶縁膜５の端部に形成される珪素の窒
化膜所謂ホワイトリボンを酸化するために行う。酸化珪
素膜6Aは、900〜1000［℃］程度の高温度のスチーム酸
化で形成し、400〜1000［Å］程度の膜厚で形成する。 次に、素子間分離用絶縁膜５で規定される素子形成領
域であって、ウエル領域２（メモリセルアレイにおいて
はポテンシャルバリア層4B）、３の夫々の主面部つまり
基板全面に、ｎチャネルMISFETのしきい値電圧調整用の
ｐ型不純物27pを導入する。ｐ型不純物27pは、1011［at
oms/cm2］程度の不純物濃度のＢを用い、30［KeV］程度
のエネルギのイオン打込みで導入する。 次に、第15図に示すように、素子間分離用絶縁膜５で
規定される素子形成領域であって、ウエル領域３の主面
部に、選択的にｐチャネルMISFETのしきい値電圧調整用
のｐ型不純物28pを導入する。ｐ型不純物28pは、10
12［atoms/cm2］程度の不純物濃度のＢを用い、30［Ke
V］程度のエネルギのイオン打込みで導入する。これら
のしきい値電圧調整用のｐ型不純物27p、28pの夫々の導
入は、ウエル領域２、３の夫々の不純物濃度の設定のし
方によって省略することができる。 次に、前記酸化珪素膜6Aを選択的に除去し、ウエル領
域２、３の夫々の主面を露出させる。酸化珪素膜6Aはウ
エットエッチングで除去する。 次に、露出されたウエル領域２、３の夫々の主面上に
データ絶縁膜６を形成する。ゲート絶縁膜６は、800〜1
000［℃］程度の高温度のスチーム酸化で形成し、150〜
250［Å］程度の膜厚で形成する。 次に、ゲート絶縁膜６上及び素子間分離用絶縁膜５上
を含む基板全面に多結晶珪素膜を形成する。多結晶珪素
膜は、CVDで堆積させ、2000〜3000［Å］程度の膜厚で
形成する。この多結晶珪素膜は、製造工程における第１
層目のゲート配線形成工程によって形成される。この
後、前記多結晶珪素膜にＰを熱拡散によって導入し、多
結晶珪素膜の抵抗値を低減する。 次に、前記多結晶珪素膜上の全面に、層間絶縁膜８を
形成する。層間絶縁膜８は、主に多結晶珪素膜とその上
層の導電層とを電気的に分離するために形成する。層間
絶縁膜８は、例えば、CVDで堆積させた酸化珪素膜を用
い、3500〜4500［Å］程度の膜厚で形成する。 次に、第16図に示すように、図示しないフォトレジス
ト膜で形成したエッチング用マスクを用い、前記層間絶
縁膜８、多結晶珪素膜を順次エッチングし、ゲート絶縁
膜７及びワード線（WL）７を形成する。層間絶縁膜８及
び多結晶珪素膜は重ね切りされているので、ゲート電極
７、ワード線７の夫々の上層に同一形状の層間絶縁膜８
が残存する。第１層目のゲート配線形成工程は、メモリ
セルアレイにおいてMISFETQsのゲート電極７及びワード
線７を形成すると共に、周辺回路のMISFETQn及びQsのゲ
ート電極７を形成する。また、第１層目のゲート配線形
成工程は、図示しないが、素子間を接続する配線や抵抗
素子を形成するようになっている。前記エッチングは、
RIE等の異方性エッチングを用いる。この後、前記フォ
トレジスト膜を除去する。 次に、不純物導入に起因する汚染を低減するために、
露出するウエル領域２、３の夫々の主面上（ゲート電極
７及びワード線７の側壁も含む）に酸化珪素膜（図示し
ない）を形成する。酸化珪素膜は、例えば、850〜950
［℃］程度の高温度の酸素ガス雰囲気中で形成され、10
0〜800［Å］程度の膜厚で形成される。 次に、素子間分離用絶縁膜５及び層間絶縁膜８を不純
物導入用マスクとして用い、メモリセルアレイ形成領域
及びｎチャネルMISFETQn形成領域のウエル領域２の主面
部に選択的にｎ型不純物を導入する。このｎ型不純物の
導入によって、ゲート電極７、ワード線７の夫々に対し
て自己整合の低不純物濃度のｎ型半導体領域９が形成さ
れる。半導体領域９を形成するｎ型不純物は、1013［at
oms/cm2］程度の不純物濃度のＰ（又はAs）を用い、60
〜120［KeV］程度のエネルギのイオン打込みで導入す
る。前述したように、メモリセルＭのメモリセル選択用
のMISFETQsの少なくとも情報蓄積用容量素子Ｃに接続さ
れる側の半導体領域９は、1014［atoms/cm2］未満の低
不純物濃度のイオン打込みで構成されている。半導体領
域９は、低不純物濃度で構成されているので、MISFETQ
s、Qnの夫々をLDD構造で構成することができる。半導体
領域９を形成する際には、ｐチャネルMISIFETQp形成領
域はフォトレジスト膜で形成した不純物導入用マスクで
覆われている。また、後述するが、周辺回路のCMOSを構
成するMISFETQnHは、前記半導体領域９と1014［atoms/c
m2］以上の高不純物濃度のイオン打込みで形成された半
導体領域17とでソース領域及びドレイン領域を構成する
ようになっている。この半導体領域９を形成する工程
で、メモリセルＭのメモリセル選択用のMISFETQsが略完
成する。 このように、スタックド構造の情報蓄積用容量素子Ｃ
でメモリセルＭが構成されるDRAMにおいて、メモリセル
ＭのMISFETQsの一方の半導体領域９を、メモリセルＭ以
外の周辺回路のMISFETQnの高不純物濃度の半導体領域17
に比べて、低不純物濃度のイオン打込みで構成すること
により、ソース領域又はドレイン領域を形成するイオン
打込みに基づくウエル領域２表面の結晶欠陥の発生を低
減し、情報蓄積用容量素子Ｃに蓄積された情報となる電
荷のリークを低減することができるので、DRAMのリフレ
ッシュ特性を向上することができる。リフレッシュ特性
の向上は、DRAMの情報書込動作及び情報読出動作速度の
高速化を図ることができる。 また、メモリセルＭのMISFETQsは、チャネル形成領域
側を低不純物濃度の半導体領域９で構成しているので、
短チャネル効果を抑制し、メモリセルＭの面積を縮小す
ることができる。つまり、半導体領域９は、DRAMの集積
度を向上することができる。 しかも、メモリセルＭのMISFETQsの半導体領域９は、
周辺回路のCMOSのMISFETQnのLDD構造を構成するための
半導体領域９と同一製造工程で形成することにより、MI
SFETQsの低不純物濃度のイオン打込み工程を別に追加す
ることがなく、MISFETQnの半導体領域９を形成する工程
で兼用することができるので、DRAMの製造工程を低減す
ることができる。 また、特に、メモリセルＭ形成領域において、ポテン
シャルバリア層4Bをチャネルストッパ領域4Aのｐ型不純
物4pの拡散で形成し、両者の不純物濃度を1015〜10
17［atoms/cm3］程度の低い範囲内に設定することがで
きるので、MISFETQsの半導体領域９とポテンシャルバリ
ア層4B或はチャネルストッパ領域4Aとpn接合耐圧を向上
することができる。すなわち、メモリセルＭが素子間分
離用絶縁膜５及びチャネルストッパ領域4Aで囲まれたDR
AMにおいて、メモリセルＭのMISFETQsの少なくとも一方
の半導体領域（情報蓄積用容量素子Ｃに接続される側）
９下のウエル領域２の主面部に、チャネルストッパ領域
4Aのｐ型不純物4pを拡散して形成したポテンシャルバリ
ア層4Bを設けたことにより、ポテンシャルバリア層4Bで
情報蓄積用容量素子Ｃに少数キャリアが捕獲されること
を低減することができるので、メモリセルモードのソフ
トエラーを防止することができると共に、チャネルスト
ッパ領域4Aの不純物濃度とポテンシャルバリア層4Bの不
純物濃度とを実質的に同一の不純物濃度にし、チャネル
ストッパ領域4A或はポテンシャルバリア層4Bと前記一方
の半導体領域９とのpn接合耐圧を向上することができる
ので、情報蓄積用容量素子Ｃの情報となる電荷のリーク
を低減し、情報の保持特性を向上することができる。情
報の保持特性の向上は、DRAMのリフレッシュ特性を向上
し、情報書込動作及び情報読出動作速度の高速化を図る
ことができる。 また、前記DRAMにおいて、前記ポテンシャルバリア層
4BをメモリセルＭのMISFETQsの一方の半導体領域９下及
び他方の半導体領域（相補性データ線21に接続される
側）９下にウエル領域２の主面部に設けることにより、
前記効果の他にデータ線モードのソフトエラーを防止す
ることができるので、より情報の保持特性を向上するこ
とができる。 次に、前記半導体領域９を形成する工程の後に、素子
間分離用絶縁膜５及び層間絶縁膜８を不純物導入用マス
クとして用い、ｐチャネルMISFETQp形成領域のウエル領
域３の主面部に選択的にｐ型不純物を導入する。このｐ
型不純物の導入によって、第17図に示すように、ゲート
電極７に対して自己整合の低不純物濃度のｐ型半導体領
域10が形成される。半導体領域10を形成するｐ型不純物
は、1013［atoms/cm2］程度の不純物濃度のBF2（又は
Ｂ）を用い、60〜100［KeV］程度のエネルギのイオン打
込みで導入する。半導体領域10を形成する際には、メモ
リセルアレイ形成領域及びｎチャネルMISFETQn形成領域
はフォトレジスト膜で形成した不純物導入用マスクで覆
れている。 次に、図示しないが、DRAMの入出力回路を構成するｎ
チャネルMISFET（静電気破壊防止回路）の少なくともド
レイン領域形成領域にｎ型不純物を高不純物濃度で導入
する。この入出力回路を構成するMISFETは、追加のｎ型
不純物の導入によって、ドレイン領域に入力する静電気
破壊を生じる過大電圧をウエル領域２側に抜け易くする
ことができ、静電気破壊耐圧を向上することができる。 次に、第18図に示すように、ゲート電極７及びワード
線７の夫々の側壁にサイドウォールスペーサ11を形成す
る。サイドウォールスペーサ11は、CVDで堆積させた酸
化珪素膜にRIE等の異方性エッチングを施すことによっ
て形成することができる。酸化珪素膜は例えば3500〜45
00［Å］程度の膜厚で形成する。サイドウォールスペー
サ11のゲート長方向（チャネル長方向）の長さは2500〜
4000［Å］程度で形成される。この時、必要に応じてフ
ォトレジスト膜で領域を限定してエッチングにより形成
してもよい。 次に、層間絶縁膜８上、サイドウォールスペーサ11上
等を含む基板全面に、層間絶縁膜12を形成する。層間絶
縁膜12は、スタックド構造の情報蓄積用容量素子Ｃを構
成する第１電極層（13）、第２電極層（15）の夫をパタ
ーンニングする際のエッチングストッパとして使用され
る。このため、層間絶縁膜12は、前記第１電極層及び第
２電極層のエッチング時のオーバエッチングによる削れ
量、第２電極層が形成されるまでの洗浄工程での削れ量
などを見込んだ膜厚で形成されている。層間絶縁膜12
は、特に、第１電極層及び第２電極層をパターンニング
する際、メモリセル選択用のMISFETQsの他方の半導体領
域（相補型データ線21が接続される側）９の表面にエッ
チングによるダメージを生じさせないために形成されて
いる。層間絶縁膜12は、例えば700〜800［℃］程度の高
温度でしかもCVDで堆積させた酸化珪素膜を用い、1000
〜2000［Å］程度の膜厚で形成する。 次に、第19図に示すように、メモリセルＭ形成領域の
前記MISFETQsの一方の半導体領域（情報蓄積用容量素子
Ｃの第１電極層13が接続される側）９上の前記層間絶縁
膜12を選択的に除去し、接続孔12Aを形成する。接続孔1
2Aは、列方向において、MISFETQsのゲート電極７の側壁
のサイドウォールスペーサ11とそれに隣接するワード線
７の側壁のサイドウォールスペーサ11とで規定されるサ
イズに比べて、少なくとも製造工程におけるマスク合せ
余裕寸法に相当する分大きなサイズで形成されている。
つまり、接続孔12Aは、サイドウォールスペーサ11で半
導体領域９が露出する実質的なサイズが規定されてい
る。 次に、第20図に示すように、前記接続孔12Aを通して
一部が半導体領域９に接続され、他部が層間絶縁膜８及
び12を介在させてゲート電極７上及びワード線７上に延
在する第１電極層13を形成する。第１電極層13は、スタ
ックド構造の情報蓄積用容量素子Ｃの下側の電極層を構
成する。第１電極層13は、前記層間絶縁間12に形成した
接続孔12Aのサイズに比べて、少なくとも製造工程にお
けるマスク合せ余裕寸法に相当する分大きく形成されて
いる。第１電極層13のサイズが接続孔12Aのサイズに比
べて前記値よりも小さい場合には、接続孔12A内に第１
電極層13の端部が落ち込み、接続孔12Aの内壁と第１電
極層13との端部側壁との間に不要な溝が生じる。この溝
が生じた部分は第１電極層13をパターンニングするフォ
トレジスト膜を塗布した時に他の領域よりも厚く形成さ
れ、フォトレジスト膜の現象時にハレーションを生じ、
第１電極層13の形状不良を生じる。 前記第１電極層13は、CVDで堆積させた多結晶珪素で
形成し、800〜3000［Å］程度の膜厚で形成する。多結
晶珪素膜は、まず表面に酸化珪素膜を形成し、この酸化
珪素膜を通して抵抗値を低減するｎ型不純物を導入し、
熱処理後、前記酸化珪素膜を除去することによって形成
されている。前記酸化珪素膜は、多結晶珪素膜の表面を
スチーム酸化して形成し、約100［Å］程度の膜厚で形
成する。ｎ型不純物は、1015［atoms/cm2］程度の不純
物濃度のAs又はＰを用い、75〜85［KeV］程度のエネル
ギのイオン打込みで導入する。前記多結晶珪素膜のパタ
ーンニングは、ドライエッチングで行う。多結晶珪素膜
のエッチングの際には、層間絶縁膜12がエッチングスト
ッパ層として使用される。この第１電極層13は、第２層
目のゲート配線形成工程によって形成されている。 前記第１電極層13と一方の半導体領域９とが接続され
たウエル領域２（実際には半導体領域９）の主面部に
は、前記ｎ型不純物導入後の熱処理によって第１電極層
（多結晶珪素膜）13に導入されたｎ型不純物が拡散され
る。前記拡散により高不純物濃度のn+型半導体領域13A
が形成される。半導体領域13Aは半導体領域９と一体に
構成される。半導体領域13Aは、メモリセル選択用のMIS
FETQsの一方の半導体領域を構成するが、主に、半導体
領域９と第１電極層13とのオーミック特性を向上できる
ように構成されている（接触抵抗値の低減）。 なお、接続孔12A内の第１電極層13は、層間絶縁膜８
及びサイドウォールスペーサ11を介在させて、ゲート電
極７、ワード線７の夫々と電気的に分離されている。 次に、第21図に示すように、第１電極層13上を含む基
板全面に誘電体膜14を形成する。誘電体膜14は、前述し
たように、基本的には窒化珪素膜14A、酸化珪素膜14Bを
順次積層した２層構造で形成されている。 窒化珪素膜14Aは、第１電極層（多結晶珪素膜）13上
にCVDで堆積させ、50〜100［Å］程度の膜厚で形成す
る。この窒化珪素膜14Aを形成する際には、酸素の巻き
込みをできる限り抑える。通常の生産レベルで多結晶珪
素膜上に窒化珪素膜14Aを形成した場合には、極微量の
酸素の巻き込みが生じるので、第１電極層13と窒化珪素
膜14Aとの間に自然酸化珪素膜（図示しない）が形成さ
れる。したがって、誘電体膜14は、自然酸化珪素膜、窒
化珪素膜14A、酸化珪素膜14Bを順次積層した３層構造で
構成されている。自然酸化珪素膜は、酸素の巻き込みを
低減すれば薄くすることができる。また、製造工程が増
加するが、自然酸化珪素膜を窒化し、誘電体膜14を２層
構造で構成することもできる。 前記酸化珪素膜14Bは、下層の窒化珪素膜14Aを高圧で
酸化し、10〜60［Å］程度の膜厚で形成する。酸化珪素
膜14Bを形成すると窒化珪素膜14Aが若干食われるので、
窒化珪素膜14Aは最終的に40〜80［Å］程度の膜厚で形
成される。酸化珪素膜14Bは、基本的には1.5〜10［tol
l］の高圧及び800〜1000［℃］程度の高温度の酸素ガス
雰囲気中において形成する。本実施例においては、酸化
珪素膜14Bは、３〜3.8［toll］の高圧及び酸化の際の酸
素流量（ソースガス）を２［l/min］、水素流量（ソー
スガス）を３〜８［l/min］として形成している。高圧
酸化で形成される酸化珪素膜14Bは、第28図（窒化珪素
膜の酸化特性を示す図）で示すように、常圧（１［tol
l］）で形成される酸化珪素膜に比べて短時間で所望の
膜厚に形成することができる。第28図は、横軸に酸化時
間［min］、縦軸に窒化珪素膜（Si3N4）上の酸化膜々厚
［Å］を示している。つまり、高圧酸化は、高温度の熱
処理時間を短縮し、しかも良質の誘電体膜を形成するこ
とができる。酸化時間の短縮は、MISFETQs、Qn及びQpの
ソース領域及びドレイン領域のpn接合深さを浅くするこ
とができるので、MISFETの微細化を図ることができる。 このように、スタックド構造の情報蓄積用容量素子Ｃ
を有するDRAMにおいて、情報蓄積用容量素子Ｃの第１電
極層13を抵抗値を低減する不純物が導入された多結晶珪
素膜で構成し、誘電体膜14を、前記第１電極層13上に堆
積させた窒化珪素膜14Aと、窒化珪素膜14A上にその表面
に高圧酸化を施して形成された酸化珪素膜14Bとで構成
することにより、前記下地の第１電極層13の表面の結晶
状態や形状に影響されずに均一な膜厚の窒化珪素膜14A
を形成でき、この窒化珪素膜14A上に良質の酸化珪素膜1
4Bを形成することができるので、誘電体膜14の絶縁耐圧
の向上、誘電体膜14の単位面積当りの欠陥数の低減及び
誘電体膜14のリーク電流の低減を図ることができると共
に、前記酸化珪素膜14Bを形成する時間を短縮すること
ができるので、素子を微細化し、集積度を向上すること
ができる。 また、スタックド構造の情報蓄積用容量素子Ｃの誘電
体膜14は、自然酸化珪素膜、窒化珪素膜14A、酸化珪素
膜14B及びその上層に窒化珪素膜を順次積層した４層構
造で構成してもよい。前記３層構造の誘電体膜14は、上
側の電極層（15）が負極の場合、正極の場合に比べて電
流が多く流れるので、初期の絶縁耐圧が低い。４層構造
の誘電体膜14は、酸化珪素膜14Bと上層の電極層（15）
との間に窒化珪素膜を設け、初期の絶縁耐圧を向上する
ことができる。 次に、前記誘電体膜14上の全面に、第２電極層（15）
を構成する多結晶珪素膜を形成する。多結晶珪素膜は、
CVDで堆積させ、1500〜2500［Å］程度の膜厚で形成す
る。この多結晶珪素膜は、製造工程における第３層目の
ゲート配線形成工程によって形成される。 次に、前記多結晶珪素膜に抵抗値を低減するｎ型不純
物を導入する。ｎ型不純物は、リンを用い熱拡散で多結
晶珪素膜に導入する。ｎ型不純物は、多結晶珪素膜の比
抵抗値が20〜100［Ω／□］程度になるように導入す
る。 次に、前記多結晶珪素膜上の全面にフォトレジスト膜
を塗布する。この後、フォトリソグラフィ技術により、
メモリセルＭの情報蓄積用容量素子Ｃの第２電極層（1
5）形成領域上のフォトレジスト膜を残存させてエッチ
ング用マスク29（点線で示す）を形成する。 次に、前記エッチング用マスク29を用い、前記多結晶
珪素膜をエッチングして第２電極層15を形成する。この
エッチングは、プラズマエッチングを使用する。この
後、引き続き、第22図に示すように、前記エッチング用
マスク29（第２電極層15でもよい）を用い、露出する誘
電体膜14、その下層の層間絶縁膜12を順次エッチングす
る。このエッチングはドライエッチングを使用する。誘
電体膜14は、第２電極層15の形状と実質的に同一形状で
形成されその下部だけに存在するように形成される。メ
モリセルＭのMISFETQsの他方の半導体領域（相補性デー
タ線21が接続される側）９上及び周辺回路のMISFETQn、
Qpの夫々の形成領域上の誘電体膜14及び層間絶縁膜12は
前記エッチングで除去される。 前記第２電極層15を形成する工程によって、メモリセ
ルＭのスタックド構造の情報蓄積用容量素子Ｃが略完成
する。併せて、メモリセルＭが略完成する。 このように、スタックド構造の情報蓄積用容量素子Ｃ
でメモリセルＭが構成されるDRAMにおいて、前記スタッ
クド構造の情報蓄積用容量素子Ｃを、MISFETQsの一方の
半導体領域９に接続された第１電極層13と、第１電極層
13上にそれを覆うように設けられた第２電極層15と、前
記第１電極層13と第２電極層15との間に設けられた前記
第２電極層15と実質的に同一形状の誘電体膜14とで構成
することにより、前記誘電体膜14を第２電極層15で被覆
し、第２電極層15をパターンニングする工程或はそれ以
後の工程で誘電体膜14に電荷が蓄積される（チャージア
ップされる）ことを低減することができるので、前記電
荷の蓄積に起因する誘電体積14の絶縁耐圧（特性）の劣
化を防止することができる。誘電体膜14の絶縁耐圧の劣
化の防止は、DRAMの電気的信頼性を向上することができ
る。 また、スタックド構造の情報蓄積用容量素子Ｃでメモ
リセルＭが構成されるDRAMにおいて、メモリセル選択用
のMISFETQsを形成し、このMISFETQsを覆う層間絶縁膜12
を形成し、この層間絶縁膜12の前記MISFETQsの一方の半
導体領域９上を選択的に除去し、この一方の半導体領域
９が露出する接続孔12Aを形成し、この接続孔12を通し
て前記一方の半導体領域９に接続され、かつMISFETQsの
ゲート電極７上に前記絶縁膜12を介在させ延在する前記
スタックド構造の情報蓄積用容量素子Ｃの第１電極層13
を形成し、この第１電極層13上に誘電体膜14を形成し、
この誘電体膜14を介在させて、前記第１電極層13上にそ
れを覆う第２電極層15を形成すると共に、第２電極層15
或はそれをパターンニングするマスク29を用い、前記MI
SFETQsの他方の半導体領域９上の前記層間絶縁膜12を少
なくとも除去することにより、MISFETの相補性データ線
（21）と接続される側の他方の半導体領域９上の層間絶
縁膜12を除去するマスクが前記第２電極層12或はマスク
29で兼用することができるので、前記層間絶縁膜12を除
去するたのマスク形成工程を低減することができる。 また、前記MISFETQsの他方の半導体領域９上の層間絶
縁膜12の除去が、同一マスクを使用するための第２電極
層12に対して自己整合で行えるので、製造工程における
マスク合せ余裕寸法に相当する分、メモリセルＭ面積を
縮小することができる。この結果、DRAMの集積度を向上
することができる。 次に、基板全面に絶縁膜16を形成する。絶縁膜16は、
少なくとも周辺回路のCMOS形成領域であって、ソース領
域及びドレイン領域上である半導体領域９及び10上に形
成する。絶縁膜16は、例えばCVDで堆積させた酸化珪素
膜で形成し、300［Å］程度の膜厚で形成する。 次に、周辺回路のCMOSを構成するｎチャネルMISFETQn
形成領域において、ウエル領域２の主面部に選択的にｎ
型不純物を導入する。ｎ型不純物の導入は、メモリセル
Ｍ形成領域及びｐチャネルMISFETQp形成領域をフォトレ
ジスト膜で覆った状態において、主にゲート電極７及び
層間絶縁膜８を不純物導入用マスクとして行う。ｎ型不
純物は、例えば1015［atoms/cm2］程度の不純物濃度のA
sを用い、70〜90［KeV］程度のエネルギのイオン打込み
で導入する。 次に、周辺回路のCMOSを構成するｐチャネルMISFETQp
形成領域において、ウエル領域３の主面部に選択的にｐ
型不純物を導入する。ｐ型不純物の導入は、メモリセル
Ｍ形成領域及びｎチャネルMISFETQn形成領域をフォトレ
ジスト膜で覆った状態において、主にゲート電極７及び
層間絶縁膜８を不純物導入用マスクとして行う。ｐ型不
純物は、例えば1015［atoms/cm2］程度の不純物濃度のB
F2を用い、70〜90［KeV］程度のエネルギのイオン打込
みで導入する。 この後、前記ｎ型不純物及びｐ型不純物に引き伸し拡
散を施し、第23図に示すように、ウエル領域２の主面部
にn+型半導体領域17、ウエル領域３の主面部にp+型半導
体領域18の夫々を形成する。前記引き伸し拡散は、900
〜1000［℃］程度の高温度で約10［min］程度行う。こ
の半導体領域17を形成する工程によってMISFETQnは略完
成し、半導体領域18を形成する工程によってMISFETQpは
略完成する。 次に、基板全面に層間絶縁膜19を形成する。層間絶縁
膜19は、CVDで堆積させた酸化珪素膜19A、グラスフロー
が可能なCVDで堆積された酸化珪素膜（BPSG）19Bを順次
積層した２層構造で形成されている。 下層の酸化珪素膜19Aは、酸化珪素膜19Bに含有されて
いるＢ、Ｐの夫々が下層の素子に漏ることを防止し、か
つグラスフローで酸化珪素膜19Bが薄くなった部分の絶
縁耐圧を確保するために形成される。酸化珪素膜19A
は、例えば500〜2000［Å］程度の膜厚で形成する。 上層の酸化珪素膜19Bは、その表面を平坦化し、上層
配線（21）のステップカバレッジを向上するために形成
する。酸化珪素膜19Bは、例えば3000〜7000［Å］程度
の膜厚で形成する。 次に、層間絶縁膜19の上層の酸化珪素膜19Bにグラス
フローを施し、その表面を平坦化する。グラスフロー
は、例えば900〜1000［℃］程度の高温度の窒素ガス雰
囲気で行う。 次に、前記半導体領域９、17、18の夫々の上部、ワー
ド線７の上部（図示しない）及び第２電極層15の上部
（図示しない）の層間絶縁膜19を選択的に除去し、接続
孔19Cを形成する。接続孔19Cは、層間絶縁膜19の上部に
ウエットエッチング、その下部にRIE等の異方性エッチ
ングを施して形成する。この接続孔19Cは、層間絶縁膜1
9Cの上側の開口サイズが大きく下側の開口サイズが小さ
いテーパ形状で構成され、上層配線（21）の断線を防止
できるように構成されている。また、接続孔19Cは異方
性エッチングだけで形成してもよい。 次に、前記接続孔19Cから露出する半導体領域９等の
珪素表面上に酸化珪素膜30を形成する。酸化珪素膜30
は、後工程の熱処理（半導体領域20を形成する不純物の
引き伸し拡散）で層間絶縁膜19の酸化珪素膜19BのＢ或
はＰが接続孔19Cを通して半導体領域９等の主面部に導
入されることを防止するために形成される。Ｂがｎ型の
半導体領域９や17に導入されたり、Ｐがｐ型の半導体領
域18に導入された場合には、実効的な不純物濃度が低下
し、各半導体領域とそれに接続される配線との接触抵抗
値が増大する。前記酸化珪素膜30は120〜300［Å］程度
の薄膜で形成される。 次に、メモリセル選択用のMISFETQs及びｎチャネルMI
SFETQn形成領域において、前記接続孔19Cを通して半導
体領域９、17の主面部にｎ型不純物を選択的に導入す
る。ｎ型不純物は、酸化珪素膜30を通過させる。そし
て、このｎ型不純物に引き伸し拡散を施し、第24図に示
すように、高不純物濃度のn+型半導体領域20を形成す
る。半導体領域20は、製造工程におけるマスク合せずれ
で半導体領域９或は17と接続孔19Cとがずれた場合、接
続孔19Cに通される配線（21）とウエル領域２とがショ
ートすることを防止するために形成されている。半導体
領域20を形成するｎ型不純物は、例えば、1015［atoms/
cm2］程度の高不純物濃度のAsを用い、110〜130［KeV］
程度のエネルギのイオン打込みで導入する。この半導体
領域20は、メモリセルＭにおいて、MISFETQsの他方の半
導体領域９と一体に構成され、ソース領域又はドレイン
領域の一部を構成する。この半導体領域20は、高不純物
濃度のイオン打込みで形成されているので、相補性デー
タ線（21）との接触抵抗を低減することができる。 次に、第25図に示すように、接続孔19Cを通して半導
体領域９、17、18等の夫々と接続し、層間絶縁膜19上を
延在する配線21を形成する。配線21は、第１層目の配線
形成工程によって形成され、前述のように、相補性デー
タ線21、Ｙセレクト信号線21等を構成する。配線21は、
バリアメタル膜21A、アルミニウム膜21B、保護膜21Cを
順次積層した３層構造で構成されている。この配線21
は、RIE等の異方性エッチングを用いてパターンニング
される。 バリアメタル膜21Aは、スパッタで堆積させたMOSi2を
用い、100〜200［Å］程度の膜厚で形成される。バリア
メタル膜21Aは、アルミニウム膜21B下の全面に形成され
ており、アルミニウム膜21B中にMoを導入することがで
きるので、アルミニウムの結晶粒の成長を抑え、ストレ
スマイグレーションを低減することができる。 アルミニウム膜21Bは、Cu及びSiの添加物が添加され
ている。アルミニウム膜21Bは、スパッタ堆積させ、400
0〜6000［Å］程度の膜厚で形成する。 保護膜21Cは、MoSix（ｘ＝０＜ｘ＜1.2）を用い、100
〜1000［Å］程度の膜厚で形成する。この保護膜21C
は、前述のように、配線21を形成する際のウエット処理
で使用される液体からアルミニウム膜21Bの表面を保護
するために形成されている。 前記配線21の各層は、第29図（スパッタ装置の概略構
成図）に示すスパッタ装置50で形成される。第29図に示
すように、スパッタ装置50は、主に、シングルローダチ
ャンバ51、ツインローダチャンバ52、クリーニングチャ
ンバ53及びスパッタチャンバ54で構成されている。 シングルローダチャンバ51は、カセット55に収納され
た複数のウエーハ55Aをウエーハ搬送ベルト56を介在さ
せてクリーニングチャンバ53及びスパッタチャンバ54に
順次供給するように構成されている。カセット55は、複
数のウエーハ55Aを立てた状態で保持できるように構成
されている。カセット55は、エレベータ装置51Aによっ
てウエーハ55Aの供給位置まで搬送され、この位置でウ
エーハ55Aの平面とその搬送方向とが一致しウエーハ55A
の供給がスムーズに行えるように立てられる。このシン
グルローダチャンバ51は、連続処理を行う時にツインロ
ーダチャンバ52と併用して使用される。 ツインローダチャンバ52は、ウエーハ55Aをクリーニ
ングチャンバ53及びスパッタチャンバ54に供給すると共
に、処理済みのウエーハ55Aを収納できるように構成さ
れている。カセット55は図示しないが、供給用のウエー
ハ55Aが収納されたカセット55はエレベータ装置52Aで搬
送されるように構成されている。処理済みのウエーハ55
Aが収納されるカセット55はエレベータ装置52Bで搬送さ
れるように構成されている。 クリーニングチャンバ53は、ツインローダチャンバ52
からウエーハ搬送ベルト56で搬送されたウエーハ55Aを
石英アーム53Aで保持し、矢印方向に回転するように構
成されている。石英アーム53Aは90度毎に４個配置され
ており、この４個の石英アーム53Aは同一の回転軸で回
転するように構成されている。石英アーム53Aで保持さ
れたウエーハ55Aは、スパッタエッチング電極53Bと対向
して表面をクリーニングされるか、或は前処理用ヒータ
53Cによって加熱される。また、石英アーム53Aは、スパ
ッタチャンバ54からウエーハ搬送ベルト56で搬送された
処理済みのウエーハ55Aを保持し、ツインローダチャン
バ52に搬送するように構成されている。 スパッタチャンバ54は、ウエーハ55Aを立てた状態で
保持できるウエーハホルダ54Aが設けられている。この
ウエーハホルダ54Aは、前記石英アーム53Aと同様に90度
毎に４個配置されており、この４個のウエーハホルダ54
Aは同一の回転軸で回転するように構成されている。ウ
エーハ搬送ベルト56に位置するウエーハホルダ54Aは除
き、他の３個のウエーハホルダ54Aの夫々の表面（ウエ
ーハ55Aの保持面）に対向する位置には、スパッタ部54
I、54II、54IIIの夫々が設けられている。前記３個のウ
エーハホルダ54Aの夫々の裏側にはヒータ54Bが配置され
ている。 各スパッタ部54I、54II、54IIIは、ウエーハホルダ54
A側から、シールド板54C、シャッタ54D、ターゲットケ
ース54E、ターゲット54F、マグネット54G、ターゲット
回転装置54Hの夫々が順次設けられている。スパッタ部5
4Iのターゲット54FはMoSi2で構成されている。スパッタ
部54IIのターゲット54FはAl−Cu−Siで構成されてい
る。スパッタ部54IIIのターゲット54FはMoSixで構成さ
れている。すなわち、スパッタチャンバ54は、同一真空
系内（同一チャンバ内）において、ウエーハ54A上つま
り前記DRAMの層間絶縁膜19上にバリアメタル膜21A、ア
ルミニウム膜21B、保護膜21Cを順次連続的に積層するこ
とができる。 前記配線21のアルミニウム膜21B（下層の金属配線）
上に直接保護膜21C（上層の金属配線）を積層するDRAM
において、真空系内でスパッタによってアルミニウム膜
21Bを形成し、この後、同一真空系内でアルミニウム膜2
1B上に連続的にスパッタによって保護膜21Cを形成する
ことにより、アルミニウム膜21Bの表面にアルミニウム
酸化物が生成されることを低減することができるので、
アルミニウム膜21B及び保護膜21Cで形成される配線21の
比抵抗値を低減することができる。配線21の比抵抗値の
低減は、DRAMの動作速度の高速化を図ることができる。 また、マイグレーションを低減する元素（Cu等）が添
加されたアルミニウム膜21Bを主体とする配線21は、前
記元素が添加されたアルミニウム膜21Bを形成し、この
アルミニウム膜21B上にそれをウエット処理で使用され
る液体から保護する保護膜21Cを形成し、この保護膜21C
上にエッチングマスク（図示していないが、配線21のエ
ッチングマスク）を形成し、このエッチングマスクを用
い、前記保護膜21C及びアルミニウム膜21Bを所定の形状
にエッチングし、この後、前記エッチングマスクを除去
するウエット処理を施すことにより、前記エッチング或
はウエット処理の際に、アルミニウム膜21Bと、そのア
ルミニウムと前記元素とで形成される金属間化合物とで
構成される電池の反応を防止することができるので、こ
の電池反応に起因するアルミニウム膜21の損傷を防止す
ることができる。この結果、配線21は、形状不良を低減
し、或は断線を防止し、或はマイグレーションを低減す
ることができる。 前記第25図に示す配線21を形成する工程の後に、配線
21上を含む基板全面に層間絶縁膜22を形成する。層間絶
縁膜22は、前述のように、３層構造で構成されている。 下層の酸化珪素膜22Aは、1000〜2000［Å］程度の膜
厚で形成する。 中間層の酸化珪素膜22Bは、その表面を平坦化するた
めに形成されている。酸化珪素膜22Bは、数回（２〜５
回）の塗布（合計1000〜2000［Å］程度の膜厚で塗布す
る）及びベーク処理（約450［℃］）で形成され、ち密
な膜質で形成されている。また、酸化珪素膜22Bは、ベ
ーク処理の温度を順次高め、良質の膜質で形成してもよ
い。 上層の酸化珪素膜22Cは、層間絶縁膜22全体としての
膜の強度を高めるために形成する。酸化珪素膜22Cは、4
000〜7000［Å］程度の膜厚で形成する。 次に、第26図に示すように、前記層間絶縁膜22に接続
孔22Dを形成する。接続孔22Dは、多層フォトレジスト膜
（エッチングマスク）及びRIE等の異方性エッチングを
用いたレジスト後退法によって断面段階状に形成する。
この後に、エッチングによるタメージを回復するため
に、400［℃］程度の熱処理を行う。 次に、前記第２図及び第３図に示すように、接続孔22
Dを通して配線21に接続するように、層間絶縁膜22上を
延在する第２層目の配線形成工程によって形成される配
線23を形成する。配線23は、前述のように、下地膜23
A、アルミニウム膜23Bを順次積層した２層構造で構成さ
れている。 前記下層の下地膜23Aは、スパッタで堆積させたMoSi2
で形成し、100〜1000［Å］程度の膜厚で形成する。 上層のアルミニウム膜23Bは、スパッタで堆積させ、
前記配線21のアルミニウム膜21Bに比べて厚い7000〜120
00［Å］程度の膜厚で形成する。アルミニウム膜23B
は、アルミニウム膜21Bと同様に、Cu及びSiが夫々同量
添加されている。 このように、マイグレーションを低減する元素（Cu）
が添加された配線21のアルミニムウ膜21Bと、層間絶縁
膜22に形成された接続孔22Dを通してアルミニウム膜21B
に接続される配線23のアルミニウム膜23Bとの間に、珪
素の含有量が０より大きく２未満（最適な値としては０
より大きく1.2以下）の保護膜21C（高融点金属シリサイ
ド膜、本実施例ではMoSix）を設けたことにより、前記
配線21のアルミニウム膜21Bの粒子が保護膜21Cを通して
保護膜21Cとアルミニウム膜23Bとの界面に析出しアルミ
ニウム酸化物を形成することを防止することができるの
で、アルミニウム膜21Bとアルミニウム膜23Bとの接触抵
抗値を低減することができる。この結果、配線21と23と
の接続部における歩留りを向上することができる。 また、前記配線21と23との接触抵抗値を低減すること
ができるので、信号伝達速度を速め、DRAMの動作速度の
高速化を図ることができる。 前記配線23を形成する工程の後に、配線23を形成する
エッチング（異方性エッチング）によるダメージを回復
するために熱処理を施す。 次に、配線23上を含む基板全面に、図示しないパッシ
ベーション膜を形成する。 これら一連の工程を施すことにより、本実施例のDRAM
は略完成する。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 スタックド構造の情報蓄積用容量素子でメモリセルが
構成されるDRAMを有する半導体集積回路装置において、
誘電体膜の絶縁耐圧を向上し、電気的信頼性を向上する
ことができる。 また、前記DRAMを有する半導体集積回路装置の製造工
程を低減することができる。
（Dynamic Random Access Memory）を有する半導体集積
回路装置に適用して有効な技術に関するものである。 〔従来の技術〕 DRAMのメモリセルは、メモリセル選択用のMISFETとそ
の一方の半導体領域に直列に接続された情報蓄積用容量
素子とで構成されている。前記メモリセル選択用のMISF
ETのゲート電極は、行方向に延在するワード線に接続さ
れ、このワード線によって制御されている。メモリセル
選択用のMISFETの他方の半導体領域は、列方向に延在す
るデータ線に接続されている。 この種のDRAMは大容量化のために高集積化され、メモ
リセルのサイズが縮小する傾向にある。メモリセルのサ
イズが縮小した場合、情報蓄積用容量素子のサイズも縮
小されるので、情報を形成する電荷の蓄積量が低下す
る。電荷の蓄積量の低下は、α線で発生する少数キャリ
アの影響が大きく、所謂ソフトエラーを生じ易い。１
［Mbit］以上の大容量のDRAMは前述の現象が顕著であ
る。 そこで、DRAMのメモリセルの情報蓄積用容量素子にス
タックド構造（STC）が採用されている。このスタック
ド構造の情報蓄積用容量素子は、半導体基板上に第１電
極層、誘電体膜、第２電極層を順次積層して構成されて
いる。第１電極層は、メモリセル選択用のMISFETを形成
した後に、一部をMISFETの一方の半導体領域に接続し、
他部をMISFETのゲート電極の上部に引き伸して構成され
ている。第１電極層は抵抗層を低減する不純物（Ｐ又は
As）が導入された多結晶珪素膜で形成されている。誘電
体膜は、第１電極層の多結晶珪素膜の表面を酸化して形
成した酸化珪素膜で形成されている。第２電極層は、隣
接する他のメモリセルの第２電極層と一体に構成され、
共通プレート電極として構成されている。第２電極層は
第１電極層と同様に多結晶珪素膜で形成されている。前
記MISFETの他方の半導体領域には、前記第１電極層と同
一製造工程で形成された中間導電層を介在させてデータ
線が接続されている。この中間導電層は前記他方の半導
体領域と自己整合で接続されているので、中間導電層と
データ線との製造工程におけるマスク合せずれが生じて
も、結果的に他方の半導体領域にデータ線が自己整合的
に接続される。 このスタックド構造の情報蓄積用容量素子で構成され
るメモリセルは、α線の入射で少数キャリアが発生する
半導体基板を使用しないので、ソフトエラーを低減する
ことができる特徴がある。また、スタックド構造の情報
蓄積用容量素子は、メモリセル選択用のMISFETの段差形
状を利用し、第１電極層及び第２電極層の面積を高さ方
向で増加することができる。つまり、スタックド構造の
情報蓄積用容量素子は、情報を形成する電荷の蓄積量を
増加することができるので、さらにソフトエラーを低減
することができる特徴がある。 なお、スタックド構造の情報蓄積用容量素子でメモリ
セルを構成するDRAMについては、例えば、特開昭61−18
3952号公報に記載されている。 〔発明が解決しようとする問題点〕 本発明者は、大容量のDRAMの開発に先立ち、以下に述
べる公知でない技術に基づき、次の問題点が生じること
を見出した。 前記DRAMのメモリセルは、前記スタックド構造の情報
蓄積用容量素子の第１電極層と前記中間導電層との間に
離隔スペースが必要となる。このため、第１電極層の面
積が低下し、情報蓄積用容量素子の電荷蓄積量が低下す
る。また、スタックド構造の情報蓄積用容量素子の第２
電極層をパターンニングする際、前記中間導電層はその
上部に形成された誘電体膜をエッチングストッパとして
使用している。ところが、誘電体膜は非常に薄い膜厚で
形成されているので前記パターンニングの際のオーバエ
ッチングにより中間導電層が損傷や断線を生じる。この
ため、MISFETの他方の半導体領域とデータ線との接続不
良が生じる。 そこで、前記他方の半導体領域とデータ線との間に中
間導電層を介在させないことが考えられる。中間導電層
の排除は、第１電極層をデータ線側まで引き伸してその
面積を増加できるので、情報蓄積用容量素子の電荷蓄積
量を増加することができる。しかしながら、他方の半導
体領域の主面が実質的に露出するので、第１電極層、第
２電極層のパターンニングの際に他方の半導体領域の主
面にエッチングによるタメージを生じる。 この問題点を解決するために、MISFETを形成した後、
第１電極層を形成する前に、基板全面にエッチングスト
ッパ層としての層間絶縁膜を形成した。層間絶縁膜はCV
Dで堆積させた酸化珪素膜を使用する。第１電極層は層
間絶縁膜上に形成され、MISFETの一方の半導体領域と第
１電極層との接続は前記層間絶縁膜に形成された接続孔
を通して行う。 しかしながら、前記MISFETの他方の半導体領域上の層
間絶縁膜はデータ線を接続する際に除去する必要がある
ので、そのための製造工程が増加するという問題点を生
じる。また、前記層間絶縁膜の除去は、製造工程におけ
るマスク合せ余裕寸法が必要となるので、メモリセル面
積が増大し、集積度が低下するという問題点を生じる。 一方、前記第２電極層のパターンニングに際し、誘電
体膜をエッチングストッパとして使用した場合、第２電
極層で覆われていない誘電体膜に電荷が蓄積され（チャ
ージアップし）、誘電体膜の絶縁耐圧が劣化する。第２
電極層のパターンニングは例えばプラズマエッチングで
行う。このため、DRAMの電気的信頼性が劣化する。 本発明の目的は、スタックド構造の情報蓄積用容量素
子でメモリセルを構成したDRAMにおいて、誘電体膜の絶
縁耐圧を向上することが可能な技術を提供することにあ
る。 本発明の他の目的は、前記目的を達成し、DRAMの電気
的信頼性を向上することが可能な技術を提供することに
ある。 本発明の他の目的は、前記メモリセルの面積を縮小
し、DRAMの高集積化を図ることが可能な技術を提供する
ことにある。 本発明の他の目的は、前記DRAMの製造工程を低減する
ことが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔問題点を解決するための手段〕 本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。 DRAMのスタックド構造の情報蓄積用容量素子の誘電体
膜を上層の第２電極層と同一形状で構成する。 また、前記第２電極層又はそれをパターンニングする
マスクを用い、メモリセル選択用MISFETの他方の半導体
領域上の層間絶縁膜を除去する。 〔作 用〕 上述した手段によれば、前記スタックド構造の情報蓄
積用容量素子の誘電体膜を第２電極層で被覆し、誘電体
膜に電荷が蓄積させれることを低減することができるの
で、誘電体膜の絶縁耐圧を向上することができる。この
結果、DRAMの電気的信頼性を向上することができる。 また、前記MISFETの他方の半導体領域上の層間絶縁膜
を前記第２電極層或はそれをパターンニングするマスク
を用いて除去することができるので、DRAMの製造工程を
低減することができる。また、前記層間絶縁膜の除去
が、第２電極層或はそれをパターンニングするマスクに
対して自己整合で行えるので、メモリセル面積を縮小
し、DRAMの集積度を向上することができる。 以下、本発明の構成について、大容量のDRAMに本発明
を適用した一実施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 〔発明の実施例〕 本発明の一実施例である大容量のDRAMを第１図（要部
等価回路図）で示す。 第１図に示すように、DRAMはフォールデットビットラ
イン方式（折り返しビット線方式）で構成されている。
第１図の中央部にはメモリセルアレイ（メモリセルマッ
ト）が配置されている。 前記メモリセルアレイは列方向に相補性データ線DL,
▲▼を延在させている。この相補性データ線DLを行
方向に複数組配置されている。相補性データ線DLは、夫
々の一端側がセンスアンプSAに接続されている。 相補性データ線DLと交差する行方向にはワード線WLを
延在させている。ワード線WLは列方向に複数本配置され
ている。図示していないが、夫々のワード線WLは、メモ
リセルアレイの端部に配置された行デコーダ回路Ｘ−DE
Cに接続され選択されるように構成されている。 相補性データ線DLの夫々とワード線WLとの交差部に
は、１［bit］の情報を記憶するメモリセルＭが配置さ
れている。メモリセルＭは、メモリセル選択用のｎチャ
ネルMISFETQsと、その一方の半導体領域に直列に一方の
電極が接続された情報蓄積用容量素子Ｃとで構成されて
いる。 メモリセルＭのMISFETQsは、他方の半導体領域が相補
性データ線DLに接続され、ゲート電極がワード線WLに接
続されている。情報蓄積用容量素子Ｃの他方の電極は電
源電圧1/2Vccに接続されている。電源電圧1/2Vccは回路
の基準電圧Vss（＝０［Ｖ］）と回路の電源電圧Vcc（＝
５［Ｖ］）との中間電位である。他方の電極に印加され
る電源電圧1/2Vccは、情報蓄積用容量素子Ｃの電極間に
加わる電界強度を低減し、誘電体膜の絶縁耐圧の劣化を
低減するようになっている。 前記センスアンプSAは、前記相補性データ線DLで伝達
されるメモリセルＭの情報を増幅するように構成されて
いる。センスアンプSAで増幅された情報は、Ｙスイッチ
用のｎチャネルMISFETQyを通してコモンデータ線I/O,▲
▼に出力される。 前記Ｙスイッチ用のMISFETQyは、そのゲート電極がＹ
セレクト信号線YSLに接続され制御されるように構成さ
れている。Ｙセレクト信号線YSLは、１組の相補性デー
タ線DLに対して１本設けられている。Ｙセレクト信号線
YSLは、相補性データ線DLと同一列方向に延在させてお
り、各相補性データ線DL間に配置されている。つまり、
換言すれば、相補性データ線DLとＹセレクト信号線YSL
とは行方向に交互に配置されている。Ｙセレクト信号線
YSLは、メモリセルアレイの端部に配置された列デコー
ダ回路Ｙ−DECに接続され選択されるように構成されて
いる。 前記コモンデータ線I/Oは、メモリセルアレイの端部
に配置されたメインアンプMAに接続されている。メイン
アンプMAは、スイッチ用MISFET（符号を付けない）、出
力信号線DOL,▲▼、データ出力バッファ回路DoB
の夫々を通して、出力トンランジスタDoutに接続されて
いる。つまり、メインアンプMAでさらに増幅されたメモ
リセルＭの情報は、出力信号線DOL、データ出力バッフ
ァ回路DoB等を通して、出力トランジスタDoutに出力さ
れる。 次に、前記DRAMのメモリセルＭ及びDRAMの周辺回路
（センスアンプSA,列デコーダ回路Ｙ−DEC等）を構成す
る素子の具体的な構造について説明する。 DRAMのメモリセルアレイを第２図（要部平面図）で示
し、メモリセルアレイ及び周辺回路の素子を第３図（要
部断面図）で示す。第３図の左側は第２図のＩ−Ｉ切断
線で切ったメモリセルＭ部分の断面を示し、第３図の中
央部は第２図のII−II切断線で切ったガードリング部分
の断面を示している。第３図の右側は周辺回路を構成す
る相補型MISFET（CMOS）の断面を示している。 第２図及び第３図に示すように、DRAMは単結晶珪素か
らなるp-型半導体基板１で構成されている。半導体基板
１のメモリセルＭ（メモリセルアレイ）形成領域及びｎ
チャネルMISFETQn形成領域の主面部には、ｐ型ウエル領
域２が設けられている。半導体基板１のｐチャネルMISF
ET形成領域Qpの主面部には、ｎ型ウエル領域３が設けら
れている。つまり、本実施例のDRAMは、ツインウエル構
造を採用している。 ウエル領域２、３の夫々の半導体素子形成領域間の主
面上には、素子間分離用絶縁膜（フィールド絶縁膜）５
が設けられている。素子間分離用絶縁膜５は、半導体素
子間を電気的に分離するように構成されている。素子間
分離用絶縁膜５の下部であってウエル領域２の主面部に
は、ｐ型チャネルストッパ領域4Aが設けられている。素
子間分離用絶縁膜５をゲート絶縁膜とする寄生MOSはｎ
型反転し易いので、チャネルストッパ領域4Aは少なくと
もウエル領域２の主面部に設けられるようになってい
る。 前記ウエル領域２のメモリセルＭ形成領域の主面部に
は、ｐ型ポテンシャルバリア層4Bが設けられている。ポ
テンシャルバリア層4Bは、メモリセルＭ形成領域の実質
的に全面に設けられている。ポテンシャルバリア層4B
は、後に詳述するが、前記チャネルストッパ領域4Aと同
一製造工程、同一製造マスクで形成されている。このポ
テンシャルバリア層4Bは、チャネルストッパ領域を形成
するためにその形成領域に導入されたｐ型不純物（Ｂ）
をメモリセルＭ形成領域下まで引き伸し拡散することに
よって構成されている。 メモリセルＭのメモリセル選択用のMISFETQsは、第２
図、第３図及び第４図（所定の製造工程における要部平
面図）に示すように、ウエル領域２（実際にはポテンシ
ャルバリア層4B）の主面部に構成されている。MISFETQs
は、素子間分離用絶縁膜５及びチャネルストッパ領域4A
でその領域を囲まれその形状を規定されている。このMI
SFETQsは、基本的には主に、ウエル領域２、ゲート絶縁
膜６、ゲート電極７、ソース領域又はドレイン領域であ
る一対のｎ型半導体領域９で構成されている。 前記ウエル領域２はMISFETQsのチャネル形成領域とし
て使用されている。 ゲート絶縁膜６はウエル領域２の主面を酸化して形成
した酸化珪素膜で構成されている。 ゲート電極７はゲート絶縁膜６の上部に設けられてお
り、例えばCVDで堆積させた多結晶珪素膜で構成されて
いる。この多結晶珪素膜は、抵抗値を低減するｎ型不純
物（Ｐ或はAs）が導入されている。 また、ゲート電極７は、高融点金属（Mo,Ti,Ta,W）膜
や高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）膜
の単層で構成してもよい。また、ゲート電極７は、多結
晶珪素膜上に前記金属膜を積層した複合膜で構成しても
よい。 ゲート電極７は、第２図及び第４図に示すように、行
方向に延在するワード線（WL）７と一体に構成されてい
る。つまり、ゲート電極７とワード線７とは同一導電層
で構成されている。ワード線７は、行方向に配置された
複数のメモリセルＭのMISFETQsの夫々のゲート電極７を
接続するように構成されている。 半導体領域９は、周辺回路を構成するMISFETQsの半導
体領域（17）に比べて、少なくとも情報蓄積用容量素子
Ｃを接続する側（一方）を低不純物濃度のイオン打込み
で構成している。具体的に、一方の半導体領域９は、１
×1014［atoms/cm2］未満の低不純物濃度のイオン打込
みで構成されている。本発明者の基礎研究によれば、１
×1014［atoms/cm2］未満の低不純物濃度のイオン打込
みで形成した半導体領域９は、不純物の導入に起因しウ
エル領域２の主面部に発生する結晶欠陥が少なく、不純
物の導入後の熱処理によって結晶欠陥を充分に回復する
ことができる結果を得ている。 半導体領域９はゲート電極７に対して自己整合で構成
されている。半導体領域９は、チャネル形成領域側が低
不純物濃度で構成されているので、LDD（Lightly Doped
Drain）構造のMISFETQsを構成する。 メモリセルＭの情報蓄積用容量素子Ｃは、第２図、第
３図及び第５図（所定の製造工程における要部平面図）
に示すように、主に、第１電極層（下側の電極層）13、
誘電体膜14、第２電極層（上側の電極層）15を順次積層
して構成されている。情報蓄積用容量素子Ｃは、所謂ス
タックド構造（積層型:STC）で構成されている。 このスタックド構造の情報蓄積用容量素子Ｃの第１電
極層13の一部（中央部分）は、MISFETQsの一方の半導体
領域９に接続されている。この接続は、層間絶縁膜12に
形成された接続孔12Aを通して行われている。接続孔12A
の列方向の開口サイズはMISFETQsのゲート電極７、それ
に隣接するワード線７の夫々の側壁に設けられたサイド
ウォールスペーサ11間のサイズに比べて大きく構成され
ているので、実質的な接続孔12Aの開口サイズはサイド
ウォールスペーサ11間のサイズで規定される。接続孔12
Aの開口サイズとサイドウォールスペーサ11間のサイズ
との差は、少なくとも製造工程におけるマスク合せ余裕
寸法に相当する分より大きくなっている。第１電極層13
の他部（周辺部分）は、サイドウォールスペーサ11及び
層間絶縁膜８を介在させて、ゲート電極７、ワード線７
の夫々の上部まで延在させている。 第１電極層13は、例えば抵抗値を低減するｎ型不純物
（As或はＰ）が高濃度に導入された多結晶珪素膜で構成
する。この多結晶珪素膜に導入されたｎ型不純物は、サ
イドウォールスペーサ11で規定された、第１電極層13と
一方の半導体領域９との接続部から一方の半導体領域９
側に拡散され、半導体領域９と一体に構成される高不純
物濃度のn+型半導体領域13Aを構成するようになってい
る。 第１電極層13の他部は、１組の相補性データ線（21）
DLで規定される領域から行方向（上方向或は下向方）に
引き出されている。つまり、第１電極層13は、素子間分
離用絶縁膜５で囲まれたメモリセルＭ形成領域からその
外の領域に引出されている。第１電極層13は、行方向に
隣接する他のメモリセルＭの情報蓄積用容量素子Ｃの第
１電極層13（同一導電層で形成される）と接触しないよ
うに離隔され、本実施例では平面形状を５角形で構成し
ている。この第１電極層13は、それを有するメモリセル
Ｍが接続された相補性データ線（21）DLに行方向におい
て隣接するＹセレクト信号線（21）YSLと重なる位置ま
で延在するように構成されている。実際には、Ｙセレク
ト信号線（21）YSLは第１電極層13の上層に構成される
ので、第１電極層13はＹセレクト信号線（21）YSLの下
部にそれと重なる位置で延在するように構成されてい
る。 誘電体膜14は、基本的には第１電極層（多結晶珪素
膜）13の上層にCVDで堆積させた窒化珪素膜14A、この窒
化珪素膜14Aを高圧で酸化した酸化珪素膜14Bを積層した
２層構造で構成されている。実際には、誘電体膜14は、
第１電極層13である多結晶珪素膜（ｎ型不純物が導入さ
れている）の表面に自然酸化珪素膜が形成されるので、
自然酸化珪素膜（50［Å］未満の非常に薄い膜厚なので
図示しない）、窒化珪素膜14A、酸化珪素膜14Bを順次積
層した３層構造で構成されている。 誘電体膜14の窒化珪素膜14Aは、CVDで堆積されるの
で、下地の多結晶珪素膜（第１電極層13）の結晶状態や
段差形状に影響されず、下地に対して独立なプロセス条
件で形成することができる。つまり、窒化珪素膜14A
は、多結晶珪素膜の表面を酸化して形成された酸化珪素
膜に比べて、絶縁耐圧が高く、単位面積当りの欠陥数が
少ないので、リーク電流が非常に少ない。しかも、窒化
珪素膜14Aは、酸化珪素膜に比べて、誘電率が高い特徴
がある。酸化珪素膜14Bは、非常に良質な膜で形成する
ことができるので、前記窒化珪素膜14Aの前記特性をさ
らに向上させることができる。また、後に詳述するが、
酸化珪素膜14Bは、高圧酸化（1.5〜10［toll］）で形成
されるので、常圧酸化に比べて短い酸化時間つまり熱処
理時間で形成することができる。 誘電体膜14は、第１電極層13の上面及び側壁に沿って
設けられており、第１電極層13の側壁部分を利用して高
さ方向に面積を稼いでいる。誘電体膜14の面積の増加
は、スタックド構造の情報蓄積用容量素子ｃの電荷の蓄
積量を向上することができる。この誘電体膜14の平面形
状は、上層の第２電極層15の形状で規定され、実質的に
第２電極層15と同一形状で構成されている。 前記第２電極層15は、誘電体膜14を介在させて第１電
極層13を覆うようにその上部に設けられている。第２電
極層15は、隣接する他のメモリセルＭの情報蓄積用容量
素子ｃの第２電極層15と一体に構成されている。第２電
極層15には、電源電圧1/2Vccが印加されるように構成さ
れている。第２電極層15は、例えば、抵抗値を低減する
ｎ型不純物が導入された多結晶珪素膜で形成されてい
る。 このように構成されるメモリセルＭは、列方向に隣接
する他の１個のメモリセルＭと接続されている。この接
続はメモリセルＭのメモリセル選択用のMISFETQsの夫々
の他方の半導体領域９を一体に構成することによって行
われている。 メモリセルＭのMISFETQsの他方の半導体領域９には、
相補性データ線（DL）21が接続されている。相補性デー
タ線21は、層間絶縁膜19に形成された接続孔19Cを通し
て半導体領域９に接続されている。 第２図及び第３図に示すように、相補性データ線21と
半導体領域９との接続部分には、高不純物濃度のn+型半
導体領域20が設けられている。半導体領域20は、接続孔
19Cを通してｎ型不純物（As又はＰ）をイオン打込みで
導入することによって形成されている。つまり、半導体
領域20は、半導体領域９と一体に構成される。半導体領
域20は、半導体領域９に対して接続孔19Cが製造工程に
おけるマスク合せずれを生じ、素子間分離用絶縁膜５の
端部に接続孔19Cがかかると、ウエル領域２と相補性デ
ータ線21とがショートするので、これを防止するために
設けられている。 前記層間絶縁膜19は、本実施例において酸化珪素膜19
A、グラスフローが可能な酸化珪素膜（BPSG）19Bを積層
した２層構造で構成されている。上層の酸化珪素膜19B
は、グラスフローを施すことでその表面を平坦化できる
ように構成されている。下側の酸化珪素膜19Aは、絶縁
耐圧の確保と、上側の酸化珪素膜19Bに導入されている
ＢやＰが素子に漏ることを防止するために設けられてい
る。 前記相補性データ線21は、バリアメタル膜21A（金属
配線）、アルミニウム膜21B（金属配線）、保護膜21C
（金属配線）を順次積層した３層構造で構成されてい
る。 アルミニウム膜21Bは、アルミスパイクを防止するた
めの元素（Si）及びマイグレーションを低減するための
元素（Cu又はPd或はTi等）が添加されている。本実施例
のアルミニウム膜21Bは、1.5［重量％］程度のSi及び0.
5［重量％］程度のCuを添加して構成されている。 バリアメタル膜21Aは、アルミニウム膜21Aと半導体領
域９（実際には半導体領域20）との接続部に単結晶珪素
が析出し、接続部の抵抗値が増加することを防止するよ
うに構成されている。バリアメタル膜21AはMoSi2で構成
する。また、バリアメタル膜21Aは前記以外の高融点金
属シリサイド膜又は高融点金属膜で構成してもよい。 保護膜21Cは、アルミニウム膜21Bを形成するウエット
処理（例えばエッチングマスクとしてのフォトレジスト
膜を除去する剥離液処理や水洗処理）で使用される液体
からアルミニウム膜21Bを保護するように構成されてい
る。マイグレーションを低減する元素（Cu）を添加した
アルミニウム膜21Bは、母体となるアルミニウムをアノ
ードとし、そのアルミニウムとCuとで形成される金属間
化合物をカソードとする電池を構成する。この電池は、
前記ウエット処理で使用される液体によって電池反応を
生じる。保護膜21Cは、この電池反応を防止するように
構成されている。電池反応が生じた場合には、前記金属
間化合物を核としてその周辺のアルミニウムが削り取ら
れる（孔食が発生する）。 保護膜21CはMoSixで構成する。また、保護膜21Cは、
前記以外の高融点金属シリサイド（TiSix,TaSix,WSix）
膜又は高融点金属膜で構成してもよい。保護膜21Cは、1
00〜4000［Å］程度の薄い膜厚で構成されている。 保護膜21CをMoSix等の高融点金属シリサイド膜で構成
する場合、珪素（Si）の含有量によりアルミニウム膜21
Bからアルミニウム粒子が拡散し、保護膜21C表面にアル
ミニウム酸化物（Al2O3）が析出される。このアルミニ
ウム酸化物の析出は、保護膜21Cと上層配線（23）との
接触不良を生じる。本発明者の基礎研究の結果、第６図
乃至第８図（オージェ電子分光法による配線の組成を示
す図）に示すように、保護膜21CとしてのMoSixの珪素の
含有量は、０より大きく２未満とする（０＜ｘ＜２）。 第６図乃至第８図は、第６図中に記載される構造（Al
−Cu−Si/MoSix/Si基板）の試料に475［℃］で３時間の
熱処理を施し、この後に上層のAl−Cu−Siを王水で除去
した試料をオージェ電子分光法よって測定したデータを
表している。横軸はMoSixの表面からのスパッタエッチ
ング時間［min］を示している。縦軸は各スパッタ時間
に対応した、試料表面の各元素（Mo,Si,O,Al）から放出
されるオージェ電子の強度を示している。オージェ電子
分光法は、試料表面を所定時間スパッタエッチングする
毎に、試料表面に電子を照射して試料表面から放出され
るオージェ電子のエネルギを測定することによって、元
素を同定しかつ元素の含有量を測定することができる。 第６図は、珪素の含有量ｘが２つまりMoSi2（MoSi＝
1:2）の場合のデータを示している。第６図に示すよう
に、珪素の含有量ｘが２を越えた場合、MoSi2とSi基板
との界面に、MoSi2を通過したアルミニウム粒子が析出
され、このアルミニウム粒子と酸素とが化合してアルミ
ニウム酸化物（Al2O3）が生成されている。 第７図は珪素の含有量ｘが２未満つまりMoSi1.2（Mo:
Si＝1:1.2）の場合のデータ、第８図は珪素の含有量ｘ
が0.8つまりMoSi0.8（Mo:Si＝1:0.8）の場合のデータで
ある。第７図及び第８図に示すように、珪素の含有量ｘ
が２未満の場合、MoSix（ｘ＝０＜ｘ≦1.2）とSi基板と
の界面に、MoSixを通過したアルミニウム粒子が析出さ
れることがないのでアルミニウム酸化物が生成されてい
ない。本発明者の基礎研究の結果、保護膜21Cの珪素の
含有量ｘは０より大きく1.2以下の範囲とすることが好
ましい。 前記相補性データ線（DL）21の延在する方向と同一列
方向には、同一導電層（同一３層構造）で構成されたＹ
セレクト信号線（YSL）21を延在させている。前述のよ
うに、スタックド構造の情報蓄積用容量素子Ｃの第１電
極層13は、Ｙセレクト信号線21の下部に位置するまで引
き出されている。 相補性データ線21及びＹセレクト信号線21（配線21）
は、製造工程における第１層目の配線形成工程によって
形成されている。第１層目の配線形成工程で形成される
相補性データ線21及びＹセレクト信号線21は、多層配線
構造特有の段差形状を緩和するために、上層配線（23）
に比べて薄い膜厚で構成されている。 前記第２図及び第３図に示すように、相補性データ線
21及びＹセレクト信号線21の上層には、層間絶縁膜22を
介在させてシャント用ワード線（WL）23が行方向に延在
するように構成されている。シャント用ワード線23は、
図示しないが、数十〜数百個のメモリセルＭ毎に相当す
る所定領域において、第３図の右側（周辺回路）に示す
ものと同一の接続孔22Dを通して一旦中間導電層（図示
しない）に引き落されそれに接続されている。中間導電
層は、第１層目の配線形成工程で形成され、接続孔19C
を通してワード線７に接続されている。シャント用ワー
ド線23は、ワード線７の抵抗値を低減するように構成さ
れている。つまり、シャント用ワード線23は、メモリセ
ルＭの選択速度を速くできるように構成されている。前
記中間導電層は、シャント用ワード線23とワード線７と
を接続する際の段差形状を緩和し、シャント用ワード線
23の断線を防止するように構成されている。 前記層間絶縁膜22は、第３図に示すように、プラズマ
CVDで堆積させた酸化珪素膜22A、塗布した後にベーク処
理を施した酸化珪素膜22B、プラズマCVDで堆積させた酸
化珪素膜22Cを順次積層した３層構造で構成されてい
る。層間絶縁膜22のうち中間の酸化珪素膜22Bは、上層
の酸化珪素膜22Cの表面を平坦化するために構成されて
いる。 前記層間絶縁膜22に形成された接続孔22Dは、上側の
開口サイズが大きく下側の開口サイズが小さい、断面段
階形状で構成されている。この接続孔22Dは、シャント
用ワード線23と中間導電層とを接続する際の段差形状を
緩和し、シャント用ワード線23の断線を防止するように
構成されている。 前記シャント用ワード線23は、第３図に示すように、
下地膜23A、アルミニウム膜23Bを順次積層した２層構造
で構成されている。 下地膜23AはMoSi2で構成されている。MoSi2は、アル
ミニウム膜23BにMoが入り込み、アルミニウム膜23Bの結
晶粒の成長を抑えることができるので、ストレスマイグ
レーションを低減することができる。下地膜23Aは、前
記以外の高融点金属シリサイド膜又は高融点金属膜で構
成してもよい。 アルミニウム膜23Bは、前記アルミニウム膜21Bと同様
に、Si及びCuを添加している。 シャント用ワード線23は、製造工程における第２層目
の配線形成工程によって形成されている。この第２層目
の配線形成工程によって形成されるシャント用ワード線
23は、前記第１層目の配線形成工程によって形成される
下層配線（21）に比べて厚い膜厚で形成され抵抗値を低
減するように構成されている。 第２図の上側及び第３図の中央部分はメモリセルアレ
イの端部を示しており、この部分にはガードリングGLが
設けられている。ガードリングGLは、メモリセルアレイ
の周囲を取り囲むように構成されており、主に図示しな
い基板バイアス発生回路から放出される少数キャリアを
捕獲するように構成されている。ガードリングGLは、素
子間分離用絶縁膜５及びチャネルストッパ領域4Aで規定
された領域内において、ウエル領域２の主面部に設けら
れた半導体領域９で構成されている。ガードリングGLに
は第１層目の配線形成工程で形成された配線21が接続孔
19Cを通して接続されている。この配線21には電源電圧1
/2Vccが印加されている。また、配線21は、接続孔19Cを
通して第２電極層15に接続されており、第２電極層15に
電源電圧1/2Vccを印加するように構成されている。 このように、DRAMにおいて、１組の相補性データ線
（DL）21とこの１組の相補性データ線21を選択する１本
のＹセレクト信号線（YSL）21とを同一導電層で構成
し、かつ同一列方向に延在させ、この相補性データ線21
とＹセレクト信号線21とを交互に行方向に配置し、前記
相補性データ線21にはメモリセル選択用のMISFETQsとそ
の一方の半導体領域９に直列に接続されたスタックド構
造の情報蓄積用容量素子ＣとからなるメモリセルＭを接
続し、このスタックド構造の情報蓄積用容量素子Ｃを構
成する第１電極層13は、このメモリセルＭが接続された
相補型データ線21に隣接するＹセレクト信号線21と重な
る位置まで延在させたことにより、スタックド構造の情
報蓄積用容量素子Ｃの第１電極層13の面積をＹセレクト
信号線21を延在させるスペースを利用し増加させること
ができるので、スタックド構造の情報蓄積用容量素子Ｃ
の電荷蓄積量を増加することができる。このスタックド
構造の情報蓄積用容量素子Ｃの第１電極層13は、相補性
データ線21に対して対称な形状でなく、Ｙセレクト信号
線21の下部まで引き出された非対称な形状で構成されて
いる。このスタックド構造の情報蓄積用容量素子Ｃの電
荷蓄積量を増加できることは、DRAMのメモリセルモード
のソフトエラーを低減することができる。また、DRAMの
情報読出信号のノイズマージンを大きくすることができ
る。 周辺回路を構成するCMOSは、第３図の右側に示すよう
に構成されている。CMOSのｎチャネルMISFETQnは、素子
間分離用絶縁膜５及びチャネルストッパ領域4Aで囲まれ
た領域内において、ウエル領域２の主面部に構成されて
いる。MISFETQnは、主に、ウエル領域２、ゲート絶縁膜
６、ゲート電極７、ソース領域及びドレイン領域である
一対のｎ型半導体領域９及び一対のn+型半導体領域17で
構成されている。 ウエル領域２、ゲート絶縁膜６、ゲート電極７及び半
導体領域９の夫々は、前記メモリセル選択用のMISFETQs
と同一製造工程で構成され、同様の機能を有している。
つまり、MISFETQnは、LDD構造で構成されている。 高不純物濃度の半導体領域17は、ソース領域、ドレイ
ン領域の夫々の比抵抗値を低減するように構成されてい
る。半導体領域17は、ゲート電極７の側壁に自己整合で
形成されたサイドウォールスペーサ11に規定されて形成
され、ゲート電極７に対して自己整合で形成される。 ソース領域として使用される半導体領域17には接続孔
19Cを通して基準電圧Vssが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域17に
は接続孔19Cを通して出力信号用の配線21が接続されて
いる。半導体領域17と配線21との接続部分のウエル領域
２の主面部には、ウエル領域２と配線21とのショートを
防止するための半導体領域20が設けられている。これら
の配線21は、第１層目の配線形成工程によって形成され
ている。 CMOSのｐチャネルMISFETQpは、素子間分離用絶縁膜５
で囲まれた領域内において、ウエル領域３の主面部に構
成されている。MISFETQpは、主に、ウエル領域３、ゲー
ト絶縁膜６、ゲート電極７、ソース領域及びドレイン領
域である一対のｐ型半導体領域10及び一対のp+型半導体
領域18で構成されている。 ウエル領域３、ゲート絶縁膜６及びゲート電極７の夫
々は、前記MISFETQs、Qnの夫々の実質的に同様の機能を
有している。 低不純物濃度のｐ型半導体領域10は、高不純物濃度の
p+型半導体領域18とチャネル形成領域との間に設けられ
ており、LDD構造のMISFETQpを構成する。 ソース領域として使用される半導体領域18には接続孔
19Cを通して電源電圧Vccが印加された配線21が接続され
ている。ドレイン領域として使用される半導体領域18に
は接続孔19Cを通して前記出力信号用の配線21と一体に
構成された出力信号用の配線21が接続されている。これ
らの配線21は第１層目の配線形成工程によって形成され
る。 前記出力信号用の配線21には接続孔22Dを通して第２
層目の配線形成工程によって形成された出力信号用の配
線23が接続されている。 次に、前記DRAMの具体的な製造方法について、第９図
乃至第26図（所定の製造工程毎に示す要部断面図）を用
いて簡単に説明する。 まず、単結晶珪素からなるp-型半導体基板１を用意す
る。半導体基板１は、例えば８〜12［Ω−cm］程度の抵
抗値を有するように構成されている。 次に、前記半導体基板１の主面上に酸化珪素膜24を形
成する。酸化珪素膜24は、約900〜1000［℃］の高温度
のスチーム酸化によって形成し、例えば400〜500［Å］
程度の膜厚で形成する。 次に、前記酸化珪素膜24上に耐酸化膜25を形成する。
耐酸化膜25は例えばCVDで堆積させた窒化珪素膜を用
い、例えば400〜600［Å］程度の膜厚で形成する。 次に、ｎ型ウエル領域形成領域の耐酸化膜25を選択的
に除去し、不純物導入用マスク及び耐酸化用マスクを形
成する。前記耐酸化膜25の選択的除去は、例えばフォト
レジスト膜を用いてエッチングするフォトリソグラフィ
技術で行う。 次に、第９図に示すように、耐酸化膜25とそれをパタ
ーンニングするフォトレジスト膜（図示しない）とを不
純物導入用マスクとして用い、酸化珪素膜24を通して半
導体基板１の主面部に選択的にｎ型不純物3nを導入す
る。ｎ型不純物3nは、例えば1013［atoms/cm2］程度の
不純物濃度のＰを用い、120〜130［KeV］程度のエネル
ギのイオン打込みで導入する。 次に、耐酸化膜25上のフォトレジスト膜を除去する。
この後、第10図に示すように、耐酸化膜25を耐酸化用マ
スクとして用い、露出する酸化珪素膜24を成長させ、酸
化珪素膜24Aを形成する。酸化珪素膜24Aは、ｎ型ウエル
領域形成領域だけに形成される。酸化珪素膜24Aは、約9
00〜1000［℃］の高温度のスチーム酸化によって形成
し、例えば最終的に1100〜1200［Å］程度の膜厚になる
ように形成する。この酸化珪素膜24Aは、ｐ型ウエル領
域を形成する際の不純物導入用マスクとして使用され
る。この酸化珪素膜24Aを形成する酸化工程によって、
前記導入されたｎ型不純物3nが若干拡散され、ｎ型半導
体領域（最終的にウエル領域となる）3Aが形成される。 次に、前記耐酸化膜25を選択的に除去する。耐酸化膜
25を例えば熱リン酸で除去する。この後、第11図に示す
ように、前記酸化珪素膜24Aを不純物導入用マスクとし
て用い、酸化珪素膜24を通したｐ型ウエル領域形成領域
の半導体基板１の主面部に選択的にｐ型不純物2pを導入
する。ｐ型不純物2pは、例えば1012〜1013［atoms/c
m2］程度の不純物濃度のBF2（又はＢ）を用い、イオン
打込みで導入する。このｐ型不純物2Pは、酸化珪素膜24
Aが形成されているので、ｎ型ウエル領域となる半導体
領域3Aの主面部には導入されない。 次に、第12図に示すように、前記ｎ型不純物3n、ｐ型
不純物2pの夫々に引き伸し拡散を施し、第12図に示すよ
うに、ｎ型ウエル領域３及びｐ型ウエル領域２を形成す
る。このウエル領域２及び３は、1100〜1300［℃］程度
の高温度の雰囲気中で熱処理を施すことによって形成す
る。結果的に、ｐ型ウエル領域２はｎ型ウエル領域３に
対して自己整合で形成される。 次に、前記酸化珪素膜24、24A上の夫々を含む基板全
面に耐酸化膜26を形成する。耐酸化膜26は、不純物導入
用マスク及び耐酸化用マスクとして使用される。耐酸化
膜26は、例えばCVDで堆積させた窒化珪素膜を用い、400
〜1400［Å］程度の膜厚で形成する。 次に、耐酸化膜26上にフォトレジスト膜を塗布し、素
子間分離用絶縁膜（５）形成領域のフォトレジスト膜を
除去し、エッチング用マスク及び不純物導入用マスク
（図示しない）を形成する。このマスクを用い、露出す
る耐酸化膜26を選択的に除去する。 次に、耐酸化膜26及びそれをパターンニングしたフォ
トレジスト膜からなるマスクを不純物導入用マスクとし
て用い、露出する酸化珪素膜24を通したウエル領域２の
主面部にｐ型不純物4pを導入する。ｐ型不純物4pは、ウ
エル領域３の主面上に酸化珪素膜24に比べて厚い膜厚の
酸化珪素膜24Aが形成されているので、ウエル領域３の
主面部に導入されない。つまり、ｐ型不純物4pは、ウエ
ル領域２の主面部に選択的に導入される。ｐ型不純物4p
は、チャネルストッパ領域及びポテンシャルバリア層を
形成するようになっている。ｐ型不純物4pは、1013［at
oms/cm2］程度の不純物濃度のBF2又はＢは用い、イオン
打込みで導入する。このｐ型不純物4pを導入した後、第
13図に示すように、前記耐酸化膜26上のフォトレジスト
膜は除去する。 次に、前記耐酸化膜26を耐酸化用マスクとして用い、
露出する酸化珪素膜24、24Aの夫々を成長させて素子間
分離用絶縁膜（フィールド絶縁膜）５を形成する。素子
間分離用絶縁膜５は、例えば1000［℃］程度の高温度で
窒素ガス雰囲気中において約110〜130［min］の熱処理
を行った後、スチーム酸化を約150〜160［min］行うこ
とで形成する。あるいは、スチーム酸化雰囲気のみで形
成する。素子間分離用絶縁膜５は例えば6000〜8000
［Å］程度の膜厚で形成される。 この素子間分離用絶縁膜５を形成する工程と実質的に
同一製造工程によって、前記ウエル領域２の主面部に導
入されたｐ型不純物4pが引き伸し拡散され、ｐ型のチャ
ネルストッパ領域4Aが形成される。このチャネルストッ
パ領域4Aの形成の際、前述のように比較的長い熱処理を
施しているので、第27図（不純物濃度分布図）に示すよ
うに、横方向の拡散が大きく、特にメモリセルアレイに
おいてはメモリセルＭ形成領域の略全面にｐ型不純物4p
が拡散されｐ型ポテンシャルバリア層4Bが形成される。 第27図は、横軸にウエル領域２の表面からの深さ［μ
ｍ］を示し、縦軸にｐ型不純物（ボロン）4pの濃度を示
している。第27図に示すように、ｐ型不純物4pの導入時
の分布（点線）と前述の熱処理を施した後の分布（実
線）とを比較すると、約0.4〜0.6［μｍ］程度不純物が
拡散することがわかる。大容量のDRAMは、メモリセルＭ
のメモリセル選択用のMISFETQsのゲート幅（チャネル
幅）寸法、及びその方向の半導体領域９の寸法が1.0
［μｍ］程度であるので、チャネルストッパ領域4Aを形
成するｐ型不純物4pがメモリセルＭ形成領域の略全面ま
で拡散し、前述のようにメモリセルＭ形成領域の略全面
にポテンシャルバリア層4Bが形成される。 周辺回路のCMOSを構成するｎチャネルMISFETQn形成領
域においては、MISFETQnのサイズがメモリセルＭサイズ
よりも大きいので、素子間分離用絶縁膜５の近傍の一部
しかｐ型不純物4pが拡散されず、実質的にポテンシャル
バリア層4Bが形成されない。すなわち、ポテンシャルバ
リア層4Bは、周辺回路のMISFETQn形成領域には形成され
ず、メモリセルアレイ形成領域には選択的に形成され
る。しかも、ポテンシャルバリア層4Bはチャネルストッ
パ領域4Aと同一製造工程で形成することができる。 前記チャネルストッパ領域4A、ポテンシャルバリア層
4Bの夫々は、熱処理後、1016〜1017［atoms/cm3］程度
の不純物濃度で構成される。前記チャネルストッパ領域
4A及びポテンシャルバリア層4Bを形成した後に、第14図
に示すように、前記耐酸化膜26を選択的に除去する。 このように、メモリセルＭが素子間分離用絶縁膜５及
びチャネルストッパ領域4Aで囲まれたDRAMにおいて、ウ
エル領域２のメモリセルＭのMISFETQs間の主面部に、ウ
エル領域２と同一導電型でそれよりも高濃度のｐ型不純
物4pを導入し、少なくとも前記MISFETQsの一方の半導体
領域（情報蓄積用容量素子Ｃとの接続側）９の形成領域
下まで、前記ｐ型不純物4pを前記ウエル領域２の主面部
で拡散させ、チャネルストッパ領域4A及びポテンシャル
バリア層4Bを形成すると共に、前記ウエル領域２のMISF
ET間の主面上に素子間分離用絶縁膜５を形成することに
より、前記ポテンシャルバリア層4Bを形成する工程をチ
ャネルストッパ領域4Aを形成する工程で兼用することが
できるので、DRAMの製造工程を低減することができる。
つまり、ポテンシャルバリア層4Bを形成するためのマス
ク形成工程及び不純物導入工程を低減することができ
る。 また、前記ポテンシャルバリア層4Bは、素子間分離用
絶縁膜５、チャネルストッパ領域4Aの夫々に対して自己
整合で形成することができるので、製造工程におけるマ
クス合せ余裕寸法をなくすことができる。このマスク合
せ余裕寸法の排除は、DRAMのメモリセルＭ面積を縮小す
ることができるので、集積度を向上することができる。 また、前記ポテンシャルバリア層4Bは、チャネルスト
ッパ領域4Aを形成するために導入されたｐ型不純物4pを
充分に熱処理で拡散するので、前記ウエル領域２の不純
物導入に起因するダメージを回復し、結晶欠陥を低減す
ることができる。結晶欠陥の低減はDRAMのリフレシュ特
性を向上することができる。 なお、メモリセルアレイは、メモリセルＭ形成領域全
面にポテンシャルバリア層4Bが形成される場合、ウエル
領域２を設けなくてもよい。 前記第14図に示す耐酸化膜26を除去する工程の後に、
前記ウエル領域２の主面上の酸化珪素膜24及びウエル領
域３の主面上の酸化珪素膜24Aを除去し、ウエル領域
２、３の夫々の主面を露出させる。 次に、露出するウエル領域２、３の夫々の主面上に酸
化珪素膜6Aを形成する。酸化珪素膜6Aは、素子間分離用
絶縁膜５の形成の際に、耐酸化膜（窒化珪素膜）26によ
って素子間分離用絶縁膜５の端部に形成される珪素の窒
化膜所謂ホワイトリボンを酸化するために行う。酸化珪
素膜6Aは、900〜1000［℃］程度の高温度のスチーム酸
化で形成し、400〜1000［Å］程度の膜厚で形成する。 次に、素子間分離用絶縁膜５で規定される素子形成領
域であって、ウエル領域２（メモリセルアレイにおいて
はポテンシャルバリア層4B）、３の夫々の主面部つまり
基板全面に、ｎチャネルMISFETのしきい値電圧調整用の
ｐ型不純物27pを導入する。ｐ型不純物27pは、1011［at
oms/cm2］程度の不純物濃度のＢを用い、30［KeV］程度
のエネルギのイオン打込みで導入する。 次に、第15図に示すように、素子間分離用絶縁膜５で
規定される素子形成領域であって、ウエル領域３の主面
部に、選択的にｐチャネルMISFETのしきい値電圧調整用
のｐ型不純物28pを導入する。ｐ型不純物28pは、10
12［atoms/cm2］程度の不純物濃度のＢを用い、30［Ke
V］程度のエネルギのイオン打込みで導入する。これら
のしきい値電圧調整用のｐ型不純物27p、28pの夫々の導
入は、ウエル領域２、３の夫々の不純物濃度の設定のし
方によって省略することができる。 次に、前記酸化珪素膜6Aを選択的に除去し、ウエル領
域２、３の夫々の主面を露出させる。酸化珪素膜6Aはウ
エットエッチングで除去する。 次に、露出されたウエル領域２、３の夫々の主面上に
データ絶縁膜６を形成する。ゲート絶縁膜６は、800〜1
000［℃］程度の高温度のスチーム酸化で形成し、150〜
250［Å］程度の膜厚で形成する。 次に、ゲート絶縁膜６上及び素子間分離用絶縁膜５上
を含む基板全面に多結晶珪素膜を形成する。多結晶珪素
膜は、CVDで堆積させ、2000〜3000［Å］程度の膜厚で
形成する。この多結晶珪素膜は、製造工程における第１
層目のゲート配線形成工程によって形成される。この
後、前記多結晶珪素膜にＰを熱拡散によって導入し、多
結晶珪素膜の抵抗値を低減する。 次に、前記多結晶珪素膜上の全面に、層間絶縁膜８を
形成する。層間絶縁膜８は、主に多結晶珪素膜とその上
層の導電層とを電気的に分離するために形成する。層間
絶縁膜８は、例えば、CVDで堆積させた酸化珪素膜を用
い、3500〜4500［Å］程度の膜厚で形成する。 次に、第16図に示すように、図示しないフォトレジス
ト膜で形成したエッチング用マスクを用い、前記層間絶
縁膜８、多結晶珪素膜を順次エッチングし、ゲート絶縁
膜７及びワード線（WL）７を形成する。層間絶縁膜８及
び多結晶珪素膜は重ね切りされているので、ゲート電極
７、ワード線７の夫々の上層に同一形状の層間絶縁膜８
が残存する。第１層目のゲート配線形成工程は、メモリ
セルアレイにおいてMISFETQsのゲート電極７及びワード
線７を形成すると共に、周辺回路のMISFETQn及びQsのゲ
ート電極７を形成する。また、第１層目のゲート配線形
成工程は、図示しないが、素子間を接続する配線や抵抗
素子を形成するようになっている。前記エッチングは、
RIE等の異方性エッチングを用いる。この後、前記フォ
トレジスト膜を除去する。 次に、不純物導入に起因する汚染を低減するために、
露出するウエル領域２、３の夫々の主面上（ゲート電極
７及びワード線７の側壁も含む）に酸化珪素膜（図示し
ない）を形成する。酸化珪素膜は、例えば、850〜950
［℃］程度の高温度の酸素ガス雰囲気中で形成され、10
0〜800［Å］程度の膜厚で形成される。 次に、素子間分離用絶縁膜５及び層間絶縁膜８を不純
物導入用マスクとして用い、メモリセルアレイ形成領域
及びｎチャネルMISFETQn形成領域のウエル領域２の主面
部に選択的にｎ型不純物を導入する。このｎ型不純物の
導入によって、ゲート電極７、ワード線７の夫々に対し
て自己整合の低不純物濃度のｎ型半導体領域９が形成さ
れる。半導体領域９を形成するｎ型不純物は、1013［at
oms/cm2］程度の不純物濃度のＰ（又はAs）を用い、60
〜120［KeV］程度のエネルギのイオン打込みで導入す
る。前述したように、メモリセルＭのメモリセル選択用
のMISFETQsの少なくとも情報蓄積用容量素子Ｃに接続さ
れる側の半導体領域９は、1014［atoms/cm2］未満の低
不純物濃度のイオン打込みで構成されている。半導体領
域９は、低不純物濃度で構成されているので、MISFETQ
s、Qnの夫々をLDD構造で構成することができる。半導体
領域９を形成する際には、ｐチャネルMISIFETQp形成領
域はフォトレジスト膜で形成した不純物導入用マスクで
覆われている。また、後述するが、周辺回路のCMOSを構
成するMISFETQnHは、前記半導体領域９と1014［atoms/c
m2］以上の高不純物濃度のイオン打込みで形成された半
導体領域17とでソース領域及びドレイン領域を構成する
ようになっている。この半導体領域９を形成する工程
で、メモリセルＭのメモリセル選択用のMISFETQsが略完
成する。 このように、スタックド構造の情報蓄積用容量素子Ｃ
でメモリセルＭが構成されるDRAMにおいて、メモリセル
ＭのMISFETQsの一方の半導体領域９を、メモリセルＭ以
外の周辺回路のMISFETQnの高不純物濃度の半導体領域17
に比べて、低不純物濃度のイオン打込みで構成すること
により、ソース領域又はドレイン領域を形成するイオン
打込みに基づくウエル領域２表面の結晶欠陥の発生を低
減し、情報蓄積用容量素子Ｃに蓄積された情報となる電
荷のリークを低減することができるので、DRAMのリフレ
ッシュ特性を向上することができる。リフレッシュ特性
の向上は、DRAMの情報書込動作及び情報読出動作速度の
高速化を図ることができる。 また、メモリセルＭのMISFETQsは、チャネル形成領域
側を低不純物濃度の半導体領域９で構成しているので、
短チャネル効果を抑制し、メモリセルＭの面積を縮小す
ることができる。つまり、半導体領域９は、DRAMの集積
度を向上することができる。 しかも、メモリセルＭのMISFETQsの半導体領域９は、
周辺回路のCMOSのMISFETQnのLDD構造を構成するための
半導体領域９と同一製造工程で形成することにより、MI
SFETQsの低不純物濃度のイオン打込み工程を別に追加す
ることがなく、MISFETQnの半導体領域９を形成する工程
で兼用することができるので、DRAMの製造工程を低減す
ることができる。 また、特に、メモリセルＭ形成領域において、ポテン
シャルバリア層4Bをチャネルストッパ領域4Aのｐ型不純
物4pの拡散で形成し、両者の不純物濃度を1015〜10
17［atoms/cm3］程度の低い範囲内に設定することがで
きるので、MISFETQsの半導体領域９とポテンシャルバリ
ア層4B或はチャネルストッパ領域4Aとpn接合耐圧を向上
することができる。すなわち、メモリセルＭが素子間分
離用絶縁膜５及びチャネルストッパ領域4Aで囲まれたDR
AMにおいて、メモリセルＭのMISFETQsの少なくとも一方
の半導体領域（情報蓄積用容量素子Ｃに接続される側）
９下のウエル領域２の主面部に、チャネルストッパ領域
4Aのｐ型不純物4pを拡散して形成したポテンシャルバリ
ア層4Bを設けたことにより、ポテンシャルバリア層4Bで
情報蓄積用容量素子Ｃに少数キャリアが捕獲されること
を低減することができるので、メモリセルモードのソフ
トエラーを防止することができると共に、チャネルスト
ッパ領域4Aの不純物濃度とポテンシャルバリア層4Bの不
純物濃度とを実質的に同一の不純物濃度にし、チャネル
ストッパ領域4A或はポテンシャルバリア層4Bと前記一方
の半導体領域９とのpn接合耐圧を向上することができる
ので、情報蓄積用容量素子Ｃの情報となる電荷のリーク
を低減し、情報の保持特性を向上することができる。情
報の保持特性の向上は、DRAMのリフレッシュ特性を向上
し、情報書込動作及び情報読出動作速度の高速化を図る
ことができる。 また、前記DRAMにおいて、前記ポテンシャルバリア層
4BをメモリセルＭのMISFETQsの一方の半導体領域９下及
び他方の半導体領域（相補性データ線21に接続される
側）９下にウエル領域２の主面部に設けることにより、
前記効果の他にデータ線モードのソフトエラーを防止す
ることができるので、より情報の保持特性を向上するこ
とができる。 次に、前記半導体領域９を形成する工程の後に、素子
間分離用絶縁膜５及び層間絶縁膜８を不純物導入用マス
クとして用い、ｐチャネルMISFETQp形成領域のウエル領
域３の主面部に選択的にｐ型不純物を導入する。このｐ
型不純物の導入によって、第17図に示すように、ゲート
電極７に対して自己整合の低不純物濃度のｐ型半導体領
域10が形成される。半導体領域10を形成するｐ型不純物
は、1013［atoms/cm2］程度の不純物濃度のBF2（又は
Ｂ）を用い、60〜100［KeV］程度のエネルギのイオン打
込みで導入する。半導体領域10を形成する際には、メモ
リセルアレイ形成領域及びｎチャネルMISFETQn形成領域
はフォトレジスト膜で形成した不純物導入用マスクで覆
れている。 次に、図示しないが、DRAMの入出力回路を構成するｎ
チャネルMISFET（静電気破壊防止回路）の少なくともド
レイン領域形成領域にｎ型不純物を高不純物濃度で導入
する。この入出力回路を構成するMISFETは、追加のｎ型
不純物の導入によって、ドレイン領域に入力する静電気
破壊を生じる過大電圧をウエル領域２側に抜け易くする
ことができ、静電気破壊耐圧を向上することができる。 次に、第18図に示すように、ゲート電極７及びワード
線７の夫々の側壁にサイドウォールスペーサ11を形成す
る。サイドウォールスペーサ11は、CVDで堆積させた酸
化珪素膜にRIE等の異方性エッチングを施すことによっ
て形成することができる。酸化珪素膜は例えば3500〜45
00［Å］程度の膜厚で形成する。サイドウォールスペー
サ11のゲート長方向（チャネル長方向）の長さは2500〜
4000［Å］程度で形成される。この時、必要に応じてフ
ォトレジスト膜で領域を限定してエッチングにより形成
してもよい。 次に、層間絶縁膜８上、サイドウォールスペーサ11上
等を含む基板全面に、層間絶縁膜12を形成する。層間絶
縁膜12は、スタックド構造の情報蓄積用容量素子Ｃを構
成する第１電極層（13）、第２電極層（15）の夫をパタ
ーンニングする際のエッチングストッパとして使用され
る。このため、層間絶縁膜12は、前記第１電極層及び第
２電極層のエッチング時のオーバエッチングによる削れ
量、第２電極層が形成されるまでの洗浄工程での削れ量
などを見込んだ膜厚で形成されている。層間絶縁膜12
は、特に、第１電極層及び第２電極層をパターンニング
する際、メモリセル選択用のMISFETQsの他方の半導体領
域（相補型データ線21が接続される側）９の表面にエッ
チングによるダメージを生じさせないために形成されて
いる。層間絶縁膜12は、例えば700〜800［℃］程度の高
温度でしかもCVDで堆積させた酸化珪素膜を用い、1000
〜2000［Å］程度の膜厚で形成する。 次に、第19図に示すように、メモリセルＭ形成領域の
前記MISFETQsの一方の半導体領域（情報蓄積用容量素子
Ｃの第１電極層13が接続される側）９上の前記層間絶縁
膜12を選択的に除去し、接続孔12Aを形成する。接続孔1
2Aは、列方向において、MISFETQsのゲート電極７の側壁
のサイドウォールスペーサ11とそれに隣接するワード線
７の側壁のサイドウォールスペーサ11とで規定されるサ
イズに比べて、少なくとも製造工程におけるマスク合せ
余裕寸法に相当する分大きなサイズで形成されている。
つまり、接続孔12Aは、サイドウォールスペーサ11で半
導体領域９が露出する実質的なサイズが規定されてい
る。 次に、第20図に示すように、前記接続孔12Aを通して
一部が半導体領域９に接続され、他部が層間絶縁膜８及
び12を介在させてゲート電極７上及びワード線７上に延
在する第１電極層13を形成する。第１電極層13は、スタ
ックド構造の情報蓄積用容量素子Ｃの下側の電極層を構
成する。第１電極層13は、前記層間絶縁間12に形成した
接続孔12Aのサイズに比べて、少なくとも製造工程にお
けるマスク合せ余裕寸法に相当する分大きく形成されて
いる。第１電極層13のサイズが接続孔12Aのサイズに比
べて前記値よりも小さい場合には、接続孔12A内に第１
電極層13の端部が落ち込み、接続孔12Aの内壁と第１電
極層13との端部側壁との間に不要な溝が生じる。この溝
が生じた部分は第１電極層13をパターンニングするフォ
トレジスト膜を塗布した時に他の領域よりも厚く形成さ
れ、フォトレジスト膜の現象時にハレーションを生じ、
第１電極層13の形状不良を生じる。 前記第１電極層13は、CVDで堆積させた多結晶珪素で
形成し、800〜3000［Å］程度の膜厚で形成する。多結
晶珪素膜は、まず表面に酸化珪素膜を形成し、この酸化
珪素膜を通して抵抗値を低減するｎ型不純物を導入し、
熱処理後、前記酸化珪素膜を除去することによって形成
されている。前記酸化珪素膜は、多結晶珪素膜の表面を
スチーム酸化して形成し、約100［Å］程度の膜厚で形
成する。ｎ型不純物は、1015［atoms/cm2］程度の不純
物濃度のAs又はＰを用い、75〜85［KeV］程度のエネル
ギのイオン打込みで導入する。前記多結晶珪素膜のパタ
ーンニングは、ドライエッチングで行う。多結晶珪素膜
のエッチングの際には、層間絶縁膜12がエッチングスト
ッパ層として使用される。この第１電極層13は、第２層
目のゲート配線形成工程によって形成されている。 前記第１電極層13と一方の半導体領域９とが接続され
たウエル領域２（実際には半導体領域９）の主面部に
は、前記ｎ型不純物導入後の熱処理によって第１電極層
（多結晶珪素膜）13に導入されたｎ型不純物が拡散され
る。前記拡散により高不純物濃度のn+型半導体領域13A
が形成される。半導体領域13Aは半導体領域９と一体に
構成される。半導体領域13Aは、メモリセル選択用のMIS
FETQsの一方の半導体領域を構成するが、主に、半導体
領域９と第１電極層13とのオーミック特性を向上できる
ように構成されている（接触抵抗値の低減）。 なお、接続孔12A内の第１電極層13は、層間絶縁膜８
及びサイドウォールスペーサ11を介在させて、ゲート電
極７、ワード線７の夫々と電気的に分離されている。 次に、第21図に示すように、第１電極層13上を含む基
板全面に誘電体膜14を形成する。誘電体膜14は、前述し
たように、基本的には窒化珪素膜14A、酸化珪素膜14Bを
順次積層した２層構造で形成されている。 窒化珪素膜14Aは、第１電極層（多結晶珪素膜）13上
にCVDで堆積させ、50〜100［Å］程度の膜厚で形成す
る。この窒化珪素膜14Aを形成する際には、酸素の巻き
込みをできる限り抑える。通常の生産レベルで多結晶珪
素膜上に窒化珪素膜14Aを形成した場合には、極微量の
酸素の巻き込みが生じるので、第１電極層13と窒化珪素
膜14Aとの間に自然酸化珪素膜（図示しない）が形成さ
れる。したがって、誘電体膜14は、自然酸化珪素膜、窒
化珪素膜14A、酸化珪素膜14Bを順次積層した３層構造で
構成されている。自然酸化珪素膜は、酸素の巻き込みを
低減すれば薄くすることができる。また、製造工程が増
加するが、自然酸化珪素膜を窒化し、誘電体膜14を２層
構造で構成することもできる。 前記酸化珪素膜14Bは、下層の窒化珪素膜14Aを高圧で
酸化し、10〜60［Å］程度の膜厚で形成する。酸化珪素
膜14Bを形成すると窒化珪素膜14Aが若干食われるので、
窒化珪素膜14Aは最終的に40〜80［Å］程度の膜厚で形
成される。酸化珪素膜14Bは、基本的には1.5〜10［tol
l］の高圧及び800〜1000［℃］程度の高温度の酸素ガス
雰囲気中において形成する。本実施例においては、酸化
珪素膜14Bは、３〜3.8［toll］の高圧及び酸化の際の酸
素流量（ソースガス）を２［l/min］、水素流量（ソー
スガス）を３〜８［l/min］として形成している。高圧
酸化で形成される酸化珪素膜14Bは、第28図（窒化珪素
膜の酸化特性を示す図）で示すように、常圧（１［tol
l］）で形成される酸化珪素膜に比べて短時間で所望の
膜厚に形成することができる。第28図は、横軸に酸化時
間［min］、縦軸に窒化珪素膜（Si3N4）上の酸化膜々厚
［Å］を示している。つまり、高圧酸化は、高温度の熱
処理時間を短縮し、しかも良質の誘電体膜を形成するこ
とができる。酸化時間の短縮は、MISFETQs、Qn及びQpの
ソース領域及びドレイン領域のpn接合深さを浅くするこ
とができるので、MISFETの微細化を図ることができる。 このように、スタックド構造の情報蓄積用容量素子Ｃ
を有するDRAMにおいて、情報蓄積用容量素子Ｃの第１電
極層13を抵抗値を低減する不純物が導入された多結晶珪
素膜で構成し、誘電体膜14を、前記第１電極層13上に堆
積させた窒化珪素膜14Aと、窒化珪素膜14A上にその表面
に高圧酸化を施して形成された酸化珪素膜14Bとで構成
することにより、前記下地の第１電極層13の表面の結晶
状態や形状に影響されずに均一な膜厚の窒化珪素膜14A
を形成でき、この窒化珪素膜14A上に良質の酸化珪素膜1
4Bを形成することができるので、誘電体膜14の絶縁耐圧
の向上、誘電体膜14の単位面積当りの欠陥数の低減及び
誘電体膜14のリーク電流の低減を図ることができると共
に、前記酸化珪素膜14Bを形成する時間を短縮すること
ができるので、素子を微細化し、集積度を向上すること
ができる。 また、スタックド構造の情報蓄積用容量素子Ｃの誘電
体膜14は、自然酸化珪素膜、窒化珪素膜14A、酸化珪素
膜14B及びその上層に窒化珪素膜を順次積層した４層構
造で構成してもよい。前記３層構造の誘電体膜14は、上
側の電極層（15）が負極の場合、正極の場合に比べて電
流が多く流れるので、初期の絶縁耐圧が低い。４層構造
の誘電体膜14は、酸化珪素膜14Bと上層の電極層（15）
との間に窒化珪素膜を設け、初期の絶縁耐圧を向上する
ことができる。 次に、前記誘電体膜14上の全面に、第２電極層（15）
を構成する多結晶珪素膜を形成する。多結晶珪素膜は、
CVDで堆積させ、1500〜2500［Å］程度の膜厚で形成す
る。この多結晶珪素膜は、製造工程における第３層目の
ゲート配線形成工程によって形成される。 次に、前記多結晶珪素膜に抵抗値を低減するｎ型不純
物を導入する。ｎ型不純物は、リンを用い熱拡散で多結
晶珪素膜に導入する。ｎ型不純物は、多結晶珪素膜の比
抵抗値が20〜100［Ω／□］程度になるように導入す
る。 次に、前記多結晶珪素膜上の全面にフォトレジスト膜
を塗布する。この後、フォトリソグラフィ技術により、
メモリセルＭの情報蓄積用容量素子Ｃの第２電極層（1
5）形成領域上のフォトレジスト膜を残存させてエッチ
ング用マスク29（点線で示す）を形成する。 次に、前記エッチング用マスク29を用い、前記多結晶
珪素膜をエッチングして第２電極層15を形成する。この
エッチングは、プラズマエッチングを使用する。この
後、引き続き、第22図に示すように、前記エッチング用
マスク29（第２電極層15でもよい）を用い、露出する誘
電体膜14、その下層の層間絶縁膜12を順次エッチングす
る。このエッチングはドライエッチングを使用する。誘
電体膜14は、第２電極層15の形状と実質的に同一形状で
形成されその下部だけに存在するように形成される。メ
モリセルＭのMISFETQsの他方の半導体領域（相補性デー
タ線21が接続される側）９上及び周辺回路のMISFETQn、
Qpの夫々の形成領域上の誘電体膜14及び層間絶縁膜12は
前記エッチングで除去される。 前記第２電極層15を形成する工程によって、メモリセ
ルＭのスタックド構造の情報蓄積用容量素子Ｃが略完成
する。併せて、メモリセルＭが略完成する。 このように、スタックド構造の情報蓄積用容量素子Ｃ
でメモリセルＭが構成されるDRAMにおいて、前記スタッ
クド構造の情報蓄積用容量素子Ｃを、MISFETQsの一方の
半導体領域９に接続された第１電極層13と、第１電極層
13上にそれを覆うように設けられた第２電極層15と、前
記第１電極層13と第２電極層15との間に設けられた前記
第２電極層15と実質的に同一形状の誘電体膜14とで構成
することにより、前記誘電体膜14を第２電極層15で被覆
し、第２電極層15をパターンニングする工程或はそれ以
後の工程で誘電体膜14に電荷が蓄積される（チャージア
ップされる）ことを低減することができるので、前記電
荷の蓄積に起因する誘電体積14の絶縁耐圧（特性）の劣
化を防止することができる。誘電体膜14の絶縁耐圧の劣
化の防止は、DRAMの電気的信頼性を向上することができ
る。 また、スタックド構造の情報蓄積用容量素子Ｃでメモ
リセルＭが構成されるDRAMにおいて、メモリセル選択用
のMISFETQsを形成し、このMISFETQsを覆う層間絶縁膜12
を形成し、この層間絶縁膜12の前記MISFETQsの一方の半
導体領域９上を選択的に除去し、この一方の半導体領域
９が露出する接続孔12Aを形成し、この接続孔12を通し
て前記一方の半導体領域９に接続され、かつMISFETQsの
ゲート電極７上に前記絶縁膜12を介在させ延在する前記
スタックド構造の情報蓄積用容量素子Ｃの第１電極層13
を形成し、この第１電極層13上に誘電体膜14を形成し、
この誘電体膜14を介在させて、前記第１電極層13上にそ
れを覆う第２電極層15を形成すると共に、第２電極層15
或はそれをパターンニングするマスク29を用い、前記MI
SFETQsの他方の半導体領域９上の前記層間絶縁膜12を少
なくとも除去することにより、MISFETの相補性データ線
（21）と接続される側の他方の半導体領域９上の層間絶
縁膜12を除去するマスクが前記第２電極層12或はマスク
29で兼用することができるので、前記層間絶縁膜12を除
去するたのマスク形成工程を低減することができる。 また、前記MISFETQsの他方の半導体領域９上の層間絶
縁膜12の除去が、同一マスクを使用するための第２電極
層12に対して自己整合で行えるので、製造工程における
マスク合せ余裕寸法に相当する分、メモリセルＭ面積を
縮小することができる。この結果、DRAMの集積度を向上
することができる。 次に、基板全面に絶縁膜16を形成する。絶縁膜16は、
少なくとも周辺回路のCMOS形成領域であって、ソース領
域及びドレイン領域上である半導体領域９及び10上に形
成する。絶縁膜16は、例えばCVDで堆積させた酸化珪素
膜で形成し、300［Å］程度の膜厚で形成する。 次に、周辺回路のCMOSを構成するｎチャネルMISFETQn
形成領域において、ウエル領域２の主面部に選択的にｎ
型不純物を導入する。ｎ型不純物の導入は、メモリセル
Ｍ形成領域及びｐチャネルMISFETQp形成領域をフォトレ
ジスト膜で覆った状態において、主にゲート電極７及び
層間絶縁膜８を不純物導入用マスクとして行う。ｎ型不
純物は、例えば1015［atoms/cm2］程度の不純物濃度のA
sを用い、70〜90［KeV］程度のエネルギのイオン打込み
で導入する。 次に、周辺回路のCMOSを構成するｐチャネルMISFETQp
形成領域において、ウエル領域３の主面部に選択的にｐ
型不純物を導入する。ｐ型不純物の導入は、メモリセル
Ｍ形成領域及びｎチャネルMISFETQn形成領域をフォトレ
ジスト膜で覆った状態において、主にゲート電極７及び
層間絶縁膜８を不純物導入用マスクとして行う。ｐ型不
純物は、例えば1015［atoms/cm2］程度の不純物濃度のB
F2を用い、70〜90［KeV］程度のエネルギのイオン打込
みで導入する。 この後、前記ｎ型不純物及びｐ型不純物に引き伸し拡
散を施し、第23図に示すように、ウエル領域２の主面部
にn+型半導体領域17、ウエル領域３の主面部にp+型半導
体領域18の夫々を形成する。前記引き伸し拡散は、900
〜1000［℃］程度の高温度で約10［min］程度行う。こ
の半導体領域17を形成する工程によってMISFETQnは略完
成し、半導体領域18を形成する工程によってMISFETQpは
略完成する。 次に、基板全面に層間絶縁膜19を形成する。層間絶縁
膜19は、CVDで堆積させた酸化珪素膜19A、グラスフロー
が可能なCVDで堆積された酸化珪素膜（BPSG）19Bを順次
積層した２層構造で形成されている。 下層の酸化珪素膜19Aは、酸化珪素膜19Bに含有されて
いるＢ、Ｐの夫々が下層の素子に漏ることを防止し、か
つグラスフローで酸化珪素膜19Bが薄くなった部分の絶
縁耐圧を確保するために形成される。酸化珪素膜19A
は、例えば500〜2000［Å］程度の膜厚で形成する。 上層の酸化珪素膜19Bは、その表面を平坦化し、上層
配線（21）のステップカバレッジを向上するために形成
する。酸化珪素膜19Bは、例えば3000〜7000［Å］程度
の膜厚で形成する。 次に、層間絶縁膜19の上層の酸化珪素膜19Bにグラス
フローを施し、その表面を平坦化する。グラスフロー
は、例えば900〜1000［℃］程度の高温度の窒素ガス雰
囲気で行う。 次に、前記半導体領域９、17、18の夫々の上部、ワー
ド線７の上部（図示しない）及び第２電極層15の上部
（図示しない）の層間絶縁膜19を選択的に除去し、接続
孔19Cを形成する。接続孔19Cは、層間絶縁膜19の上部に
ウエットエッチング、その下部にRIE等の異方性エッチ
ングを施して形成する。この接続孔19Cは、層間絶縁膜1
9Cの上側の開口サイズが大きく下側の開口サイズが小さ
いテーパ形状で構成され、上層配線（21）の断線を防止
できるように構成されている。また、接続孔19Cは異方
性エッチングだけで形成してもよい。 次に、前記接続孔19Cから露出する半導体領域９等の
珪素表面上に酸化珪素膜30を形成する。酸化珪素膜30
は、後工程の熱処理（半導体領域20を形成する不純物の
引き伸し拡散）で層間絶縁膜19の酸化珪素膜19BのＢ或
はＰが接続孔19Cを通して半導体領域９等の主面部に導
入されることを防止するために形成される。Ｂがｎ型の
半導体領域９や17に導入されたり、Ｐがｐ型の半導体領
域18に導入された場合には、実効的な不純物濃度が低下
し、各半導体領域とそれに接続される配線との接触抵抗
値が増大する。前記酸化珪素膜30は120〜300［Å］程度
の薄膜で形成される。 次に、メモリセル選択用のMISFETQs及びｎチャネルMI
SFETQn形成領域において、前記接続孔19Cを通して半導
体領域９、17の主面部にｎ型不純物を選択的に導入す
る。ｎ型不純物は、酸化珪素膜30を通過させる。そし
て、このｎ型不純物に引き伸し拡散を施し、第24図に示
すように、高不純物濃度のn+型半導体領域20を形成す
る。半導体領域20は、製造工程におけるマスク合せずれ
で半導体領域９或は17と接続孔19Cとがずれた場合、接
続孔19Cに通される配線（21）とウエル領域２とがショ
ートすることを防止するために形成されている。半導体
領域20を形成するｎ型不純物は、例えば、1015［atoms/
cm2］程度の高不純物濃度のAsを用い、110〜130［KeV］
程度のエネルギのイオン打込みで導入する。この半導体
領域20は、メモリセルＭにおいて、MISFETQsの他方の半
導体領域９と一体に構成され、ソース領域又はドレイン
領域の一部を構成する。この半導体領域20は、高不純物
濃度のイオン打込みで形成されているので、相補性デー
タ線（21）との接触抵抗を低減することができる。 次に、第25図に示すように、接続孔19Cを通して半導
体領域９、17、18等の夫々と接続し、層間絶縁膜19上を
延在する配線21を形成する。配線21は、第１層目の配線
形成工程によって形成され、前述のように、相補性デー
タ線21、Ｙセレクト信号線21等を構成する。配線21は、
バリアメタル膜21A、アルミニウム膜21B、保護膜21Cを
順次積層した３層構造で構成されている。この配線21
は、RIE等の異方性エッチングを用いてパターンニング
される。 バリアメタル膜21Aは、スパッタで堆積させたMOSi2を
用い、100〜200［Å］程度の膜厚で形成される。バリア
メタル膜21Aは、アルミニウム膜21B下の全面に形成され
ており、アルミニウム膜21B中にMoを導入することがで
きるので、アルミニウムの結晶粒の成長を抑え、ストレ
スマイグレーションを低減することができる。 アルミニウム膜21Bは、Cu及びSiの添加物が添加され
ている。アルミニウム膜21Bは、スパッタ堆積させ、400
0〜6000［Å］程度の膜厚で形成する。 保護膜21Cは、MoSix（ｘ＝０＜ｘ＜1.2）を用い、100
〜1000［Å］程度の膜厚で形成する。この保護膜21C
は、前述のように、配線21を形成する際のウエット処理
で使用される液体からアルミニウム膜21Bの表面を保護
するために形成されている。 前記配線21の各層は、第29図（スパッタ装置の概略構
成図）に示すスパッタ装置50で形成される。第29図に示
すように、スパッタ装置50は、主に、シングルローダチ
ャンバ51、ツインローダチャンバ52、クリーニングチャ
ンバ53及びスパッタチャンバ54で構成されている。 シングルローダチャンバ51は、カセット55に収納され
た複数のウエーハ55Aをウエーハ搬送ベルト56を介在さ
せてクリーニングチャンバ53及びスパッタチャンバ54に
順次供給するように構成されている。カセット55は、複
数のウエーハ55Aを立てた状態で保持できるように構成
されている。カセット55は、エレベータ装置51Aによっ
てウエーハ55Aの供給位置まで搬送され、この位置でウ
エーハ55Aの平面とその搬送方向とが一致しウエーハ55A
の供給がスムーズに行えるように立てられる。このシン
グルローダチャンバ51は、連続処理を行う時にツインロ
ーダチャンバ52と併用して使用される。 ツインローダチャンバ52は、ウエーハ55Aをクリーニ
ングチャンバ53及びスパッタチャンバ54に供給すると共
に、処理済みのウエーハ55Aを収納できるように構成さ
れている。カセット55は図示しないが、供給用のウエー
ハ55Aが収納されたカセット55はエレベータ装置52Aで搬
送されるように構成されている。処理済みのウエーハ55
Aが収納されるカセット55はエレベータ装置52Bで搬送さ
れるように構成されている。 クリーニングチャンバ53は、ツインローダチャンバ52
からウエーハ搬送ベルト56で搬送されたウエーハ55Aを
石英アーム53Aで保持し、矢印方向に回転するように構
成されている。石英アーム53Aは90度毎に４個配置され
ており、この４個の石英アーム53Aは同一の回転軸で回
転するように構成されている。石英アーム53Aで保持さ
れたウエーハ55Aは、スパッタエッチング電極53Bと対向
して表面をクリーニングされるか、或は前処理用ヒータ
53Cによって加熱される。また、石英アーム53Aは、スパ
ッタチャンバ54からウエーハ搬送ベルト56で搬送された
処理済みのウエーハ55Aを保持し、ツインローダチャン
バ52に搬送するように構成されている。 スパッタチャンバ54は、ウエーハ55Aを立てた状態で
保持できるウエーハホルダ54Aが設けられている。この
ウエーハホルダ54Aは、前記石英アーム53Aと同様に90度
毎に４個配置されており、この４個のウエーハホルダ54
Aは同一の回転軸で回転するように構成されている。ウ
エーハ搬送ベルト56に位置するウエーハホルダ54Aは除
き、他の３個のウエーハホルダ54Aの夫々の表面（ウエ
ーハ55Aの保持面）に対向する位置には、スパッタ部54
I、54II、54IIIの夫々が設けられている。前記３個のウ
エーハホルダ54Aの夫々の裏側にはヒータ54Bが配置され
ている。 各スパッタ部54I、54II、54IIIは、ウエーハホルダ54
A側から、シールド板54C、シャッタ54D、ターゲットケ
ース54E、ターゲット54F、マグネット54G、ターゲット
回転装置54Hの夫々が順次設けられている。スパッタ部5
4Iのターゲット54FはMoSi2で構成されている。スパッタ
部54IIのターゲット54FはAl−Cu−Siで構成されてい
る。スパッタ部54IIIのターゲット54FはMoSixで構成さ
れている。すなわち、スパッタチャンバ54は、同一真空
系内（同一チャンバ内）において、ウエーハ54A上つま
り前記DRAMの層間絶縁膜19上にバリアメタル膜21A、ア
ルミニウム膜21B、保護膜21Cを順次連続的に積層するこ
とができる。 前記配線21のアルミニウム膜21B（下層の金属配線）
上に直接保護膜21C（上層の金属配線）を積層するDRAM
において、真空系内でスパッタによってアルミニウム膜
21Bを形成し、この後、同一真空系内でアルミニウム膜2
1B上に連続的にスパッタによって保護膜21Cを形成する
ことにより、アルミニウム膜21Bの表面にアルミニウム
酸化物が生成されることを低減することができるので、
アルミニウム膜21B及び保護膜21Cで形成される配線21の
比抵抗値を低減することができる。配線21の比抵抗値の
低減は、DRAMの動作速度の高速化を図ることができる。 また、マイグレーションを低減する元素（Cu等）が添
加されたアルミニウム膜21Bを主体とする配線21は、前
記元素が添加されたアルミニウム膜21Bを形成し、この
アルミニウム膜21B上にそれをウエット処理で使用され
る液体から保護する保護膜21Cを形成し、この保護膜21C
上にエッチングマスク（図示していないが、配線21のエ
ッチングマスク）を形成し、このエッチングマスクを用
い、前記保護膜21C及びアルミニウム膜21Bを所定の形状
にエッチングし、この後、前記エッチングマスクを除去
するウエット処理を施すことにより、前記エッチング或
はウエット処理の際に、アルミニウム膜21Bと、そのア
ルミニウムと前記元素とで形成される金属間化合物とで
構成される電池の反応を防止することができるので、こ
の電池反応に起因するアルミニウム膜21の損傷を防止す
ることができる。この結果、配線21は、形状不良を低減
し、或は断線を防止し、或はマイグレーションを低減す
ることができる。 前記第25図に示す配線21を形成する工程の後に、配線
21上を含む基板全面に層間絶縁膜22を形成する。層間絶
縁膜22は、前述のように、３層構造で構成されている。 下層の酸化珪素膜22Aは、1000〜2000［Å］程度の膜
厚で形成する。 中間層の酸化珪素膜22Bは、その表面を平坦化するた
めに形成されている。酸化珪素膜22Bは、数回（２〜５
回）の塗布（合計1000〜2000［Å］程度の膜厚で塗布す
る）及びベーク処理（約450［℃］）で形成され、ち密
な膜質で形成されている。また、酸化珪素膜22Bは、ベ
ーク処理の温度を順次高め、良質の膜質で形成してもよ
い。 上層の酸化珪素膜22Cは、層間絶縁膜22全体としての
膜の強度を高めるために形成する。酸化珪素膜22Cは、4
000〜7000［Å］程度の膜厚で形成する。 次に、第26図に示すように、前記層間絶縁膜22に接続
孔22Dを形成する。接続孔22Dは、多層フォトレジスト膜
（エッチングマスク）及びRIE等の異方性エッチングを
用いたレジスト後退法によって断面段階状に形成する。
この後に、エッチングによるタメージを回復するため
に、400［℃］程度の熱処理を行う。 次に、前記第２図及び第３図に示すように、接続孔22
Dを通して配線21に接続するように、層間絶縁膜22上を
延在する第２層目の配線形成工程によって形成される配
線23を形成する。配線23は、前述のように、下地膜23
A、アルミニウム膜23Bを順次積層した２層構造で構成さ
れている。 前記下層の下地膜23Aは、スパッタで堆積させたMoSi2
で形成し、100〜1000［Å］程度の膜厚で形成する。 上層のアルミニウム膜23Bは、スパッタで堆積させ、
前記配線21のアルミニウム膜21Bに比べて厚い7000〜120
00［Å］程度の膜厚で形成する。アルミニウム膜23B
は、アルミニウム膜21Bと同様に、Cu及びSiが夫々同量
添加されている。 このように、マイグレーションを低減する元素（Cu）
が添加された配線21のアルミニムウ膜21Bと、層間絶縁
膜22に形成された接続孔22Dを通してアルミニウム膜21B
に接続される配線23のアルミニウム膜23Bとの間に、珪
素の含有量が０より大きく２未満（最適な値としては０
より大きく1.2以下）の保護膜21C（高融点金属シリサイ
ド膜、本実施例ではMoSix）を設けたことにより、前記
配線21のアルミニウム膜21Bの粒子が保護膜21Cを通して
保護膜21Cとアルミニウム膜23Bとの界面に析出しアルミ
ニウム酸化物を形成することを防止することができるの
で、アルミニウム膜21Bとアルミニウム膜23Bとの接触抵
抗値を低減することができる。この結果、配線21と23と
の接続部における歩留りを向上することができる。 また、前記配線21と23との接触抵抗値を低減すること
ができるので、信号伝達速度を速め、DRAMの動作速度の
高速化を図ることができる。 前記配線23を形成する工程の後に、配線23を形成する
エッチング（異方性エッチング）によるダメージを回復
するために熱処理を施す。 次に、配線23上を含む基板全面に、図示しないパッシ
ベーション膜を形成する。 これら一連の工程を施すことにより、本実施例のDRAM
は略完成する。 以上、本発明者によってなされた発明を、前記実施例
に基づき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 〔発明の効果〕 本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。 スタックド構造の情報蓄積用容量素子でメモリセルが
構成されるDRAMを有する半導体集積回路装置において、
誘電体膜の絶縁耐圧を向上し、電気的信頼性を向上する
ことができる。 また、前記DRAMを有する半導体集積回路装置の製造工
程を低減することができる。
【図面の簡単な説明】
第１図は、本発明の一実施例であるDRAMの要部等価回路
図、 第２図は、前記DRAMのメモリセルアレイの要部平面図、 第３図は、前記DRAMのメモリセルアレイ及び周辺回路の
要部断面図、 第４図及び第５図は、前記メモリセルアレイの所定の製
造工程における要部平面図、 第６図乃至第８図は、DRAMで使用される配線の組成をオ
ージェ電子分光法で測定したデータを表す図、 第９図乃至第26図は、前記DRAMのメモリセルアレイ及び
周辺回路を各製造工程毎に示した要部断面図、 第27図は、前記DRAMの各素子間を分離するチャネルスト
ッパ領域の不純物濃度分布を示す図、 第28図は、前記DRAMの情報蓄積用容量素子の誘電体膜を
構成する窒化珪素膜の酸化特性を示す図、 第29図は、前記DRAMで使用される配線を形成するスパッ
タ装置の概略構成図である。 図中、Ｍ……メモリセル、Qs……メモリセル選択用のMI
SFET、Qn,Qp……MISFET、Ｃ……情報蓄積用容量素子、W
L……ワード線、DL……相補性データ線、YSL……Ｙセレ
クト信号線、4A……チャネルストッパ領域、4B……ポテ
ンシャルバリア層、７……ゲート電極又はワード線、9,
10,13A,17,18,20……半導体領域、12……層間絶縁膜、1
2A……接続孔、13……第１電極層、14……誘電体膜、14
A……窒化珪素膜、14B……酸化珪素膜、15……第２電極
層、21,23……配線、21A……バリアメタル膜、21B,23B
……アルミニウム膜、21C……保護膜、23A……下地膜、
50……スパッタ装置である。
図、 第２図は、前記DRAMのメモリセルアレイの要部平面図、 第３図は、前記DRAMのメモリセルアレイ及び周辺回路の
要部断面図、 第４図及び第５図は、前記メモリセルアレイの所定の製
造工程における要部平面図、 第６図乃至第８図は、DRAMで使用される配線の組成をオ
ージェ電子分光法で測定したデータを表す図、 第９図乃至第26図は、前記DRAMのメモリセルアレイ及び
周辺回路を各製造工程毎に示した要部断面図、 第27図は、前記DRAMの各素子間を分離するチャネルスト
ッパ領域の不純物濃度分布を示す図、 第28図は、前記DRAMの情報蓄積用容量素子の誘電体膜を
構成する窒化珪素膜の酸化特性を示す図、 第29図は、前記DRAMで使用される配線を形成するスパッ
タ装置の概略構成図である。 図中、Ｍ……メモリセル、Qs……メモリセル選択用のMI
SFET、Qn,Qp……MISFET、Ｃ……情報蓄積用容量素子、W
L……ワード線、DL……相補性データ線、YSL……Ｙセレ
クト信号線、4A……チャネルストッパ領域、4B……ポテ
ンシャルバリア層、７……ゲート電極又はワード線、9,
10,13A,17,18,20……半導体領域、12……層間絶縁膜、1
2A……接続孔、13……第１電極層、14……誘電体膜、14
A……窒化珪素膜、14B……酸化珪素膜、15……第２電極
層、21,23……配線、21A……バリアメタル膜、21B,23B
……アルミニウム膜、21C……保護膜、23A……下地膜、
50……スパッタ装置である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 兼子 宏子
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(72)発明者 清水 真二
東京都青梅市今井2326番地 株式会社日
立製作所デバイス開発センタ内
(56)参考文献 特開 昭60−9156（ＪＰ，Ａ)
特開 昭62−120072（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．メモリセル選択用のMISFETとその一方の半導体領域
に接続されたスタックド構造の情報蓄積用容量素子とか
らなるメモリセルで構成されたDRAMを有する半導体集積
回路装置の製造方法において、 半導体基板主面に前記メモリセル選択用MISFETを形成す
る工程と、該MISFETが形成された基板主面に層間絶縁膜
を形成する工程と、 該層間絶縁膜の前記MISFETの一方の半導体領域上を選択
的に除去し、該一方の半導体領域が露出する接続孔を形
成する工程と、 該接続孔を通して前記一方の半導体領域に電気的な接続
をなし、かつMISFETのゲート電極上に前記層間絶縁膜を
介在させ延在する前記スタックド構造の情報蓄積用容量
素子の第１電極層を所望の形状にパターン形成する工程
と、 該パターン形成された第１電極層の上面及び側面を覆っ
て前記情報蓄積用容量素子の誘電体膜を形成する工程
と、 該誘電体膜を介在させて、前記第１電極層上に該第１電
極層の上面及び側面を覆う第２電極層を形成する工程
と、 第２電極層上に前記第１電極層に対してオーバーサイズ
のマスクを形成して第２電極層のパターンニングを行な
い、前記マスク或はパターンニングした第２電極層を用
いて前記MISFETの他方の半導体領域上の前記誘電体膜を
選択的に除去することによって、前記第１電極層の上面
及び側面を覆う形状に誘電体膜及び第２電極層を形成す
る工程とを備えたことを特徴とする半導体集積回路装置
の製造方法。 ２．前記層間絶縁膜は、前記第１電極層、第２電極層の
夫々をパターンニングする際のエッチングストッパとし
て機能することを特徴とする特許請求の範囲第１項に記
載の半導体集積回路装置の製造方法。 ３．前記第２電極層の平面サイズは、前記層間絶縁膜に
形成される接続孔の開口サイズに対して、製造工程にお
けるマスク合わせ余裕寸法よりも近接して構成されてい
ることを特徴とする特許請求の範囲第１項又は第２項に
記載の半導体集積回路装置の製造方法。
Priority Applications (12)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235913A JP2906405B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体集積回路装置の製造方法 |
| KR1019880011906A KR100212098B1 (ko) | 1987-09-19 | 1988-09-15 | 반도체 집적회로 장치 및 그 제조 방법과 반도체 집적 회로 장치의 배선기판 및 그 제조 방법 |
| US07/246,514 US5153685A (en) | 1987-09-19 | 1988-09-19 | Semiconductor integrated circuit device having switching MISFET and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
| US08/254,562 US5504029A (en) | 1987-09-19 | 1994-06-06 | Method of producing semiconductor integrated circuit device having memory cell and peripheral circuit MISFETs |
| US08/620,867 US5753550A (en) | 1987-09-19 | 1996-03-25 | Semiconductor integrated circuit device having switching MISFET and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
| US08/674,185 US5734188A (en) | 1987-09-19 | 1996-07-01 | Semiconductor integrated circuit, method of fabricating the same and apparatus for fabricating the same |
| KR1019970040515A KR0150941B1 (ko) | 1987-09-19 | 1997-08-25 | 반도체 집적회로장치 및 그 제조방법과 반도체 집적회로장치의 배선기판 및 그 제조방법 |
| US09/013,605 US5930624A (en) | 1987-09-19 | 1998-01-26 | Method of producing semiconductor integrated circuit device having switching MISFET and capacitor element including wiring |
| US09/317,999 US6281071B1 (en) | 1987-09-19 | 1999-05-25 | Method of producing semiconductor integrated circuit device having switching MISFET and capacitor element including wiring therefor and method of producing such wiring |
| US09/915,590 US20020028574A1 (en) | 1987-09-19 | 2001-07-27 | Semiconductor integrated circuit device having switching misfet and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
| US09/998,654 US6737318B2 (en) | 1987-09-19 | 2001-12-03 | Semiconductor integrated circuit device having switching misfet and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
| US10/774,524 US20040155289A1 (en) | 1987-09-19 | 2004-02-10 | Semiconductor integrated circuit device having switching MISFET and capacitor element and method of producing the same, including wiring therefor and method of producing such wiring |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62235913A JP2906405B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6480061A JPS6480061A (en) | 1989-03-24 |
| JP2906405B2 true JP2906405B2 (ja) | 1999-06-21 |
Family
ID=16993095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62235913A Expired - Lifetime JP2906405B2 (ja) | 1987-09-19 | 1987-09-19 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906405B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS609156A (ja) * | 1983-06-29 | 1985-01-18 | Fujitsu Ltd | 半導体記憶装置 |
| JPS60770A (ja) * | 1983-06-17 | 1985-01-05 | Hitachi Ltd | 半導体装置 |
| JPS60153158A (ja) * | 1984-01-23 | 1985-08-12 | Oki Electric Ind Co Ltd | キャパシタ誘電体膜の製造方法 |
| JPS62120072A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-09-19 JP JP62235913A patent/JP2906405B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6480061A (en) | 1989-03-24 |
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Legal Events
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