JP2913681B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体集積回路装置に関し、特にダイナミッ
ク型メモリーのセル構造に関する。
ク型メモリーのセル構造に関する。
［従来の技術］ 従来、MOS半導体集積回路装置のダイナミックメモリ
ーのセルは、ワード線を形成するゲート電極配線と電荷
を蓄積する電荷蓄積層が別々のパターン形状となってい
た。
ーのセルは、ワード線を形成するゲート電極配線と電荷
を蓄積する電荷蓄積層が別々のパターン形状となってい
た。
また、電荷蓄積層はMOSトランジスタのソース，ドレ
インを形成する２つの拡散領域のいずれか一方と拡散領
域上のコンタクトと孔を介して接続されていた。
インを形成する２つの拡散領域のいずれか一方と拡散領
域上のコンタクトと孔を介して接続されていた。
［発明が解決しようとする課題］ 上述した従来のメモリーセルは、電荷蓄積層がMOS型
トランジスタのゲート電極パターン形状と別のパターン
になっており、ワード線をゲート電極とするMOS型トラ
ンジスタのソース，ドレイン拡散領域上のいずれか一方
の層間絶縁膜にコンタクト孔を設け、このコンタクト孔
により前記電荷蓄積層を前記拡散領域と接続させてい
る。しかしながら、ダイナミックMOSメモリーの集積度
が向上し、微細化が進むにつれ、前記の電荷蓄積層の面
積は非常に小さくなり、ダイナミックメモリー動作確保
に必要な電荷量が十分に得られないという欠点がある。
さらに、前記電荷蓄積層のパターンは、ワード線により
凹凸の生ずる層間絶縁膜上に形成しなければならないの
で、パターニングが非常に難しいという欠点もあった。
トランジスタのゲート電極パターン形状と別のパターン
になっており、ワード線をゲート電極とするMOS型トラ
ンジスタのソース，ドレイン拡散領域上のいずれか一方
の層間絶縁膜にコンタクト孔を設け、このコンタクト孔
により前記電荷蓄積層を前記拡散領域と接続させてい
る。しかしながら、ダイナミックMOSメモリーの集積度
が向上し、微細化が進むにつれ、前記の電荷蓄積層の面
積は非常に小さくなり、ダイナミックメモリー動作確保
に必要な電荷量が十分に得られないという欠点がある。
さらに、前記電荷蓄積層のパターンは、ワード線により
凹凸の生ずる層間絶縁膜上に形成しなければならないの
で、パターニングが非常に難しいという欠点もあった。
本発明は上記従来の事情に鑑みなされたもので、上記
欠点を合理的に解決した半導体集積回路装置を提供する
ことを目的とする。
欠点を合理的に解決した半導体集積回路装置を提供する
ことを目的とする。
［発明の従来技術に対する相違点］ 上述した従来のダイナミックMOSメモリーのセル構造
に対し、本発明は電荷蓄積層がワード線であるゲート電
極パターンと同一であり、電荷蓄積層と拡散領域を接続
するコンタクト孔も必要といないという相違点を有す
る。
に対し、本発明は電荷蓄積層がワード線であるゲート電
極パターンと同一であり、電荷蓄積層と拡散領域を接続
するコンタクト孔も必要といないという相違点を有す
る。
［課題を解決するための手段］ 本願発明の要旨は、ワード線にゲート電極が接続され
たMOS型トランジスタと、該トランジスタのオン・オフ
によりデジット線との間の電荷授受が制御される容量と
を備えた半導体集積回路装置において、前記MOS型トラ
ンジスタは、半導体基体中にソース領域、ドレイン領域
となる拡散領域をそれぞれ形成すると共にこれら拡散領
域の間にゲート酸化膜を介してゲート電極を設けて構成
し、前記容量は前記ゲート電極表面を酸化して形成した
絶縁膜を介して、前記ゲート電極をその側面を含めた表
面全体を覆って配設され、該容量の一方の電荷蓄積層は
前記拡散領域の一方に接続され、該容量の他方の電荷蓄
積層は前記拡散領域のいずれにも絶縁されていることで
ある。
たMOS型トランジスタと、該トランジスタのオン・オフ
によりデジット線との間の電荷授受が制御される容量と
を備えた半導体集積回路装置において、前記MOS型トラ
ンジスタは、半導体基体中にソース領域、ドレイン領域
となる拡散領域をそれぞれ形成すると共にこれら拡散領
域の間にゲート酸化膜を介してゲート電極を設けて構成
し、前記容量は前記ゲート電極表面を酸化して形成した
絶縁膜を介して、前記ゲート電極をその側面を含めた表
面全体を覆って配設され、該容量の一方の電荷蓄積層は
前記拡散領域の一方に接続され、該容量の他方の電荷蓄
積層は前記拡散領域のいずれにも絶縁されていることで
ある。
［実施例］ 次に本発明について図面を参照して説明する。
第１図は本発明の一実施例に係る半導体集積回路装置
の縦断面図、第２図（ａ）〜（ｅ）はその製造工程を順
次示す縦断面図である。
の縦断面図、第２図（ａ）〜（ｅ）はその製造工程を順
次示す縦断面図である。
本実施例の半導体集積回路装置は、第１図に示すよう
に、半導体基板10中にソール領域，ドレイン領域となる
拡散領域13をそれぞれ形成し、これら拡散領域13間にゲ
ート酸化膜14を介してゲート電極15を設けてMOS型トラ
ンジスタを構成してある。そして、多結晶シリコン膜2
0,23、シリコン酸化膜22から成る容量がシリコン酸化膜
15aを介してゲート電極15をその側面を含めた表面全体
を覆って配設され、この容量の一方の電荷蓄積層となる
多結晶シリコン膜20は拡散領域13に接続され、他方の電
荷蓄積層となる多結晶シリコン膜23は拡散領域13から絶
縁されている。
に、半導体基板10中にソール領域，ドレイン領域となる
拡散領域13をそれぞれ形成し、これら拡散領域13間にゲ
ート酸化膜14を介してゲート電極15を設けてMOS型トラ
ンジスタを構成してある。そして、多結晶シリコン膜2
0,23、シリコン酸化膜22から成る容量がシリコン酸化膜
15aを介してゲート電極15をその側面を含めた表面全体
を覆って配設され、この容量の一方の電荷蓄積層となる
多結晶シリコン膜20は拡散領域13に接続され、他方の電
荷蓄積層となる多結晶シリコン膜23は拡散領域13から絶
縁されている。
すなわち、本実施例の構造ではゲート電極15を覆って
容量が設けられており、ゲート電極パターンと容量パタ
ーンとは同一形状のものとなっている。
容量が設けられており、ゲート電極パターンと容量パタ
ーンとは同一形状のものとなっている。
次に上記構成の半導体集積回路装置の製造工程を第２
図に基づいて説明する。
図に基づいて説明する。
まず、第２図（ａ）に示すように、比抵抗１Ω・cmの
Ｐ型Si基板10に膜厚5000Åのフィールド酸化膜11を形成
し、300Åのゲート酸化膜14を成長する。尚、12はチャ
ネルストッパーであるP+拡散層である。そして、ゲート
酸化膜14を成長させた後、多結晶シリコン15を7000Å成
長し、さらに、膜厚2000Åの気相成長酸化膜16を被着す
る。さらに、目合わせ露光技術でフォトレジスト17をワ
ード線形状にパターニングし、ドライエッチング法によ
り気相成長酸化膜16と多結晶シリコン15を加工する。
Ｐ型Si基板10に膜厚5000Åのフィールド酸化膜11を形成
し、300Åのゲート酸化膜14を成長する。尚、12はチャ
ネルストッパーであるP+拡散層である。そして、ゲート
酸化膜14を成長させた後、多結晶シリコン15を7000Å成
長し、さらに、膜厚2000Åの気相成長酸化膜16を被着す
る。さらに、目合わせ露光技術でフォトレジスト17をワ
ード線形状にパターニングし、ドライエッチング法によ
り気相成長酸化膜16と多結晶シリコン15を加工する。
次いで、第２図（ｂ）に示すように、フォトレジスト
17を除去し、ヒ素イオン注入法で70keV,IE16cm-2の条件
でヒ素イオンを打ち込み、n+拡散領域13を形成した後、
900℃で30分の窒素処理を行う。
17を除去し、ヒ素イオン注入法で70keV,IE16cm-2の条件
でヒ素イオンを打ち込み、n+拡散領域13を形成した後、
900℃で30分の窒素処理を行う。
さらに、900℃のH2−O2雰囲気中で熱酸化をし、多結
晶シリコン15の表面に膜厚1000Åのシリコン酸化膜15a
を成長する。
晶シリコン15の表面に膜厚1000Åのシリコン酸化膜15a
を成長する。
次いで、第２図（ｃ）に示すように、目合わせ露光技
術によりフォトレジスト18をパターニングし、さらに、
異方性のドライエッチング法でn+拡散領域13上の300Å
の熱酸化膜14を除去する。この異方性のドライエッチン
グにより、気相成長酸化膜16のフォトレジスト18でマス
クされていない部分もエッチングされ、図示のような段
差形状となる。
術によりフォトレジスト18をパターニングし、さらに、
異方性のドライエッチング法でn+拡散領域13上の300Å
の熱酸化膜14を除去する。この異方性のドライエッチン
グにより、気相成長酸化膜16のフォトレジスト18でマス
クされていない部分もエッチングされ、図示のような段
差形状となる。
次いで、第２図（ｄ）に示すように、膜厚1000Åのn+
多結晶シリコン20を被着し、目合わせ露光によりフォト
レジスト21をパターニングし、フォトレジスト21をマス
クとして前記多結晶シリコン20をパターニングする。こ
の多結晶シリコン20は容量の電荷を蓄積する層として用
いられる。
多結晶シリコン20を被着し、目合わせ露光によりフォト
レジスト21をパターニングし、フォトレジスト21をマス
クとして前記多結晶シリコン20をパターニングする。こ
の多結晶シリコン20は容量の電荷を蓄積する層として用
いられる。
そして、この電荷蓄積層の多結晶シリコン20はMOS型
トランジスタの拡散領域13の一方の表面19で接続されて
いる。
トランジスタの拡散領域13の一方の表面19で接続されて
いる。
次いで、第２図（ｅ）に示すように、多結晶シリコン
20上に50Åのシリコン酸化膜22を成長し、ひき続き膜厚
1000Åの多結晶シリコン23を成長し、目合わせ露光およ
びドライエッチングを行い、ゲート電極15を覆う容量を
形成する。さらに、層間絶縁膜として1.5μｍのPSG膜24
を成長し、950℃で30分の窒素処理を行ってリフローさ
せた後、１μｍ×１μｍのコンタクト孔25を目合わせ露
光、エッチングにより開孔する。
20上に50Åのシリコン酸化膜22を成長し、ひき続き膜厚
1000Åの多結晶シリコン23を成長し、目合わせ露光およ
びドライエッチングを行い、ゲート電極15を覆う容量を
形成する。さらに、層間絶縁膜として1.5μｍのPSG膜24
を成長し、950℃で30分の窒素処理を行ってリフローさ
せた後、１μｍ×１μｍのコンタクト孔25を目合わせ露
光、エッチングにより開孔する。
そして、最後に、コンタクト開口25より膜厚１μｍの
アルミ26でデジット線を取り出して第１図に示したよう
に装置は完成する。
アルミ26でデジット線を取り出して第１図に示したよう
に装置は完成する。
［発明の効果］ 以上説明したように本発明では、ワード線を形成する
ゲート電極を完全に覆うように電荷蓄積層が形成されて
おり、微細化に非常に適した半導体集積回路装置を提供
することができる。さらに、メモリーセルに蓄積しなけ
ればならない電荷量はワード線の膜厚を増加させること
により増加可能であり、また、下層のゲート電極表面に
ほぼ一致する面積分を電荷蓄積層として利用できるので
十分な電荷量を確保できる効果がある。
ゲート電極を完全に覆うように電荷蓄積層が形成されて
おり、微細化に非常に適した半導体集積回路装置を提供
することができる。さらに、メモリーセルに蓄積しなけ
ればならない電荷量はワード線の膜厚を増加させること
により増加可能であり、また、下層のゲート電極表面に
ほぼ一致する面積分を電荷蓄積層として利用できるので
十分な電荷量を確保できる効果がある。
第１図は本発明の一実施例に係る半導体集積回路装置を
示す縦断面図、第２図（ａ）〜（ｅ）はそれぞれ半導体
集積回路装置の製造工程を示す縦断面図である。 10……Ｐ型Si基板、 11……フィールド酸化膜、 12……P+拡散層、 13……n+拡散層、 14……ゲート酸化膜、 15,20,23……多結晶シリコン、 15a,22……シリコン酸化膜、 16,16a……気相成長酸化膜、 17,18,21……フォトレジスト、 19……シリコン基板面、 24……PSG膜、 25……コンタクト孔、 26……アルミ。
示す縦断面図、第２図（ａ）〜（ｅ）はそれぞれ半導体
集積回路装置の製造工程を示す縦断面図である。 10……Ｐ型Si基板、 11……フィールド酸化膜、 12……P+拡散層、 13……n+拡散層、 14……ゲート酸化膜、 15,20,23……多結晶シリコン、 15a,22……シリコン酸化膜、 16,16a……気相成長酸化膜、 17,18,21……フォトレジスト、 19……シリコン基板面、 24……PSG膜、 25……コンタクト孔、 26……アルミ。
Claims (1)
- 【請求項１】ワード線にゲート電極が接続されたMOS型
トランジスタと、該トランジスタのオン・オフによりデ
ジット線との間の電荷授受が制御される容量とを備えた
半導体集積回路装置において、前記MOS型トランジスタ
は、半導体基体中にソース領域、ドレイン領域となる拡
散領域をそれぞれ形成すると共にこれら拡散領域の間に
ゲート酸化膜を介してゲート電極を設けて構成し、前記
容量は前記ゲート電極表面を酸化して形成した絶縁膜を
介して、前記ゲート電極をその側面を含めた表面全体を
覆って配設され、該容量の一方の電荷蓄積層は前記拡散
領域の一方に接続され、該容量の他方の電荷蓄積層は前
記拡散領域のいずれにも絶縁されていることを特徴とす
る半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218196A JP2913681B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1218196A JP2913681B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0382076A JPH0382076A (ja) | 1991-04-08 |
| JP2913681B2 true JP2913681B2 (ja) | 1999-06-28 |
Family
ID=16716123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1218196A Expired - Fee Related JP2913681B2 (ja) | 1989-08-24 | 1989-08-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913681B2 (ja) |
-
1989
- 1989-08-24 JP JP1218196A patent/JP2913681B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0382076A (ja) | 1991-04-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |