DE4139489A1 - Dynamische halbleiterspeichervorrichtung sowie verfahren zur herstellung derselben - Google Patents

Dynamische halbleiterspeichervorrichtung sowie verfahren zur herstellung derselben

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DE4139489A1
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Description

Die vorliegende Erfindung bezieht sich auf eine dynamische Halbleiterspeichervorrichtung (dynamischer Schreib-Lesespeicher), bei dem die Speicherzelle aus einem Kondensator und einem MOS-Transistor besteht. Sie bezieht sich insbesondere auf ein DRAM, bei dem die Speicherzelle unter Benutzung von Halbleitersäulen gebildet ist, die durch Nuten voneinander getrennt und in Matrixform angeordnet sind; und sie bezieht sich auf das entsprechende Herstellungsverfahren.
Bei DRAMs vom MOS-Typ wurde eine hohe Integrationsdichte und Kapazität durch Verfeinern der Elemente erzielt. Als DRAM-Struktur zur Erzielung einer hohen Integrationsdichte der Elemente und Vergrößerung der Kapazität ist eine Stapelzellenstruktur vorgeschlagen worden, bei der Nuten orthogonal bzw. waagrecht und senkrecht im Halbleitersubstrat verlaufen und eine Vielzahl von Halbleitersäulen in Matrixform angeordnet sind, wobei ein Kondensator und ein MOS-Transistor senkrecht auf jeder Halbleitersäule aufgesetzt sind (vgl. beispielsweise die veröffentlichte nicht geprüfte japanische Anmeldung Nr. 60-1 52 056). Bei dieser Struktur ist eine Kondensatorelektrode (Zellenplatte) im Boden der Nut eingebettet, während die Gate-Elektrode so darübergelegt ist, daß sie die Halbleitersäule umschließt, womit die Speicherzelle gebildet ist. Da der Kondensator und der MOS-Transistor in der Senkrechten übereinandergeschichtet sind, ist die besetzte Fläche der Halbleiterzelle klein und dient daher der hohen Integrationsdichte.
Bei dieser Struktur müssen jedoch die Nuten mit einer Tiefe von 10 um hergestellt werden, wobei ein Verfahren erforderlich, bei dem durch Dampfbeschichtung (CVD) ein Film senkrecht in der Nut begraben und gestapelt wird. Weiter muß in die Seitenoberfläche der Halbleitersäulen eine Störstellendiffusion eingebracht werden, um eine als Speicherknoten dienende Diffusionsschicht zu erzeugen. Aus diesen Gründen wird das Herstellungsverfahren kompliziert. Da weiter eine tiefe Nut im Substrat hergestellt werden muß, werden im Substrat schnell Verzerrungen erzeugt. Aufgrund der Verzerrung des Substrates wird die Speicherhaltecharakteristik sofort verschlechtert und die Widerstandsfähigkeit gegen Fehler durch Fremdkörpereinwirkung nimmt ab.
Es ist ein Ziel der vorliegenden Erfindung, ein DRAM zu schaffen, dessen Herstellungsverfahren einfach ist und bei dem eine günstige Speicherhaltecharakteristik erzielt wird. Das Ziel der Erfindung richtet sich weiter auf das entsprechende Herstellungsverfahren.
Das DRAM gemäß der vorliegenden Erfindung weist folgende Komponenten auf: ein Halbleitersubstrat; eine Vielzahl von Halbleitersäulen, die durch Bilden von senkrechten und waagrechten Nuten im Substrat in Matrixform angeordnet sind; ein Elemententrennbereich, der entlang des Mittelabschnittes der Nut gebildet ist; einen MOS-Transistor mit einer Gate-Elektrode, die einen Gate-Isolierfilm durchdringt und die Halbleitersäulen umgibt; Source- und Drain-Diffusionsschichten, die auf dem oberen Abschnitt der Halbleitersäule und auf dem Nutenbodenabschnitt aufgebracht sind; einen Speicherknoten eines Kondensators, der so ausgebildet ist, daß er von der Gate-Elektrode durch einen Zwischenisolierfilm abgetrennt ist und die Diffusioinsschicht auf dem Nutenbodenabschnitt berührt, derart, daß er die Halbleitersäule umgibt, auf der die Gate-Elektrode aufgebracht ist; eine Zellenplatte, die in der Nut durch den Kondensatorisolierfilm und gegenüber dem Speicherknoten eingebettet ist; und eine Bitleitung, welche mit der oberen Diffusionsschicht auf den Halbleitersäulen in Kontakt steht.
Das Verfahren zur Herstellung des DRAM weist folgende Schritte auf: Herstellen einer Vielzahl von Halbleitersäulen in Matrixform durch Ausbilden senkrechter und waagrechter Nuten im Substrat; Herstellen eines Elemententrennbereiches entlang des Mittelabschnittes der Nut; Herstellen einer Gate-Elektrode, welche die Halbleitersäule umgibt und sich nach dem Aufbringen eines Gate-Isolierfilms um die Halbleitersäulen in einer ersten Richtung fortsetzt; Herstellen einer Diffusionsschicht als Source-Bereich oder als Drain-Bereich im Nutenbodenabschnitt, derart, daß sie die Halbleitersäule umgibt; Herstellen des Speichgerknotens eines Kondensators, der die Haibleitersauie umgibt, auf welcher die Gate-Elektrode aufgebracht ist, und der nach Herstellen einer isolierenden Filmzwischenschicht auf der Oberfläche der Gate-Elektrode mit der Diffusionsschicht des Nutbodenabschnittes in Kontakt kommt; Einbetten einer Zellenplatte in der Nut nach Herstellen des Kondensatorisolierfilms auf der Oberfläche des Speicherknotens; Freilegen der oberen Oberfläche der Halbleitersäule nach Überziehen der Zellenplatte mit dem Zwischenisolierfilm, Herstellen einer Diffusionsschicht als Source-Bereich oder als Drain-Bereich in der freigelegten oberen Oberfläche; und Herstellen einer Bitleitung, welche die Diffusionsschicht auf der oberen Oberfläche der Halbleitersäule berührt und sich in der zweiten Richtung der Matrix erstreckt.
Gemäß der vorliegenden Erfindung sind die Gate-Elektrode des MOS-Transistors, der Speicherknoten des Kondensators und die Zellenplatte selbstausgerichtet und in der Nut begraben, wobei sie die Halbleitersäule umgeben. Daher wird im Vergleich zur herkömmlichen Struktur, bei der die Zellenplatte und die Gate-Elektrode in der Senkrechten übereinandergestapelt sind, keine tiefere Nut benötigt, so daß die Verzerrung des Substrates vermindert wird. Somit wird eine ausgezeichnete Speicherhaltecharakteristik erzielt. Weiter wird im Vergleich zur üblichen Stapelzellenstruktur eine ausgezeichnete Flachheit erzielt. Da weiter der Speicherknoten so ausgebildet ist, daß er die Umgebung der Gate-Elektrode umschließt, und die Zellenplatte so ausgebildet ist, daß sie die Peripherie des Speicherknotens umschließt, wird die Kapazitat des Kondensators genügend groß und benötigt nur eine kleine Zellenfläche. Da sowohl der MOS-Transistor, als auch der Kondensator vertikal angeordnet sind, wird die besetzte Oberfläche der Speicherzelle genügend klein, so daß ein hochintegriertes DRAM erzielt wird.
Weiter sind die Herstellungsprozesse der Elektrode, des Speicherknotens des Kondensators und der Zellenplatte selbstausrichtend, so daß das Herstellungsverfahren einfach wird.
Zusätzliche Ziele und Vorteile der Erfindung werden in der nachfolgenden Beschreibung behandelt und ergeben sich zum Teil unmittelbar aus der Beschreibung oder aus der praktischen Anwendung der Erfindung. Die Ziele bzw. Vorteile der Erfindung können insbesondere durch die in den beigefügten Ansprüchen präzisierten Maßnahmen und Kombinationen verwirklicht bzw. erreicht werden.
Die beigefügten Zeichnungen, die in die Erfindungsbeschreibung einbezogen sind und einen Teil derselben bilden, veranschaulichen die derzeit bevorzugten Ausführungsformen der Erfindung. Zusammen mit der obigen allgemeinen Beschreibung und der nachfolgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele dienen sie zur Erläuterung der Prinzipien der Erfindung.
Der wesentliche Gegenstand der Figuren ist folgender:
Fig. 1A stellt eine Draufsicht auf eine DRAM-Struktur gemäß einer ersten Ausführungsform der Erfindung dar;
Fig. 1B stellt eine Querschnittsansicht entlang der Linie A-A′ der Fig. 1A dar;
Fig. 2A bis 2K stellen Querschnittsansichten zum Herstel­ lungsverfahren des DRAM der Fig. 1 dar;
Fig. 3 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer zweiten Ausführungsform der Erfindung dar;
Fig. 4A bis 4I stellen Querschnittsansichten zur Veranschaulichung des Herstellungsverfahrens des DRAM der Fig. 3 dar;
Fig. 5 stellt eine Querschnittsansicht zur Veranschaulichung einer DRAM-Struktur gemäß einer dritten Ausführungsform gemäß der Erfindung dar;
Fig. 6 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer vierten Ausführungsform der Erfindung dar;
Fig. 7 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer fünften Ausführungsform der Erfindung dar;
Fig. 8 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer sechsten Ausführungsform der Erfindung dar;
Fig. 9 stellt eine perspektivische Ansicht des bearbeiteten Substrates der ersten bis sechsten Ausführungsform der Erfindung dar;
Fig. 10 stellt die perspektivische Ansicht des bearbeiteten Substrates einer weiteren Ausführungsform der Erfindung dar;
Fig. 11A stellt eine Draufsicht auf eine DRAM-Struktur einer siebten Ausführungsform der vorliegenden Erfindung dar;
Fig. 11B stellt eine Querschnittsansicht entlang der Linie A-A′ der Fig. 11A dar;
Fig. 12A bis 15B stellen Ansichten zur Veranschaulichung des Herstellungsverfahrens des DRAM gemäß der Erfindung dar, wobei die A-Figuren jeweils Draufsichten und die B-Figuren jeweils die entsprechenden Schnittansichten betreffen;
Fig. 16 stellt eine Querschnittsansicht zur Veranschaulichung einer DRAM-Struktur gemäß einer achten Ausführungsform der Erfindung dar; und
Fig. 17 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer neunten Ausführungsform der Erfindung dar.
Nachfolgend werden die bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.
Die Fig. 1A und 1B betreffen eine 4-Bitstruktur eines DRAM gemäß einer ersten Ausführungsform der Erfindung und veranschaulichen jeweils eine Draufsicht (Fig. 1A) und eine Querschnittsansicht (Fig. 1B) entlang der Linie A-A′. In einem p-leitenden (100) monokristallinen Siliziumsubstrat 1 (oder einer p-leitenden Mulde auf einem n-leitenden Substrat) ist durch reaktives Ionenätzen eine in der Ebene senkrecht und waagrecht verlaufende Nut eingebracht, so daß matrixartig angeordnete Siliziumsäulen 3 entstehen. Im Mittelabschnitt der Nut 2 sind Feldoxidfilme 4 aufgebracht; Unter den Feldoxidfilmen 4 sind p-leitende inversionsverhindernde Schichten 5 angebracht. Auf der Seitenwandung der Siliziumsäulen 4 ist ein Gate-Isolierfilm 6 aufgebracht, während auf einer ersten polykristallinen Siliziumschicht Gate-Elektroden 7 angeordnet sind, welche die Siliziumsäulen 3 umgeben. Auf der oberen Oberfläche jeder Siliziumsäule 3 sowie auf dem Nutbodenabschnitt sind n-leitende Diffusionsschichten 8 und 9 aufgebracht, die jeweils als Source und als Drain dienen. Auf jeder Siliziumsäule 3 ist somit ein vertikaler MOS-Transistor angebracht. Die n-leitenden Diffusionsschichten 9 des Nutbodenabschnittes sind voneinander durch die Feldoxidfilme 4 getrennt, während die Diffusionsschichten 9 jede Siliziumsäule umgeben.
Die Gate-Elektroden 7 sind so ausgebildet, daß sie in einer ersten Richtung (y)-Richtung der Matrix über einen Verbindungsabschnitt 7′ kontinuierlich weiterlaufen, wobei sie als Wortleitung benutzt werden. Der Verbindungsabschnitt 7′ bildet eine erste polykristalline Siliziumschicht, die die gleiche ist wie die Schicht des Gates 7. Der Verbindungsabschnitt 7′ bleibt durch Verwenden einer Fotolackmaske beim Atzen im Nutboden zurück, während die erste polykristalline Siliziumschicht auf der Seitenwandung der Siliziumsäule 3 bleibt.
Ein isolierender Zwischenfilm 10 ist auf der Oberfläche jeder Gate-Elektrode 7 aufgebracht. Auf der Seitenoberfläche jeder Gate-Elektrode 7 ist ein Speicherknoten 11 eines Kondensators angebracht, der aus einer zweiten polykristallinen Siliziumschicht besteht und die jeweilige Siliziumsäule 3, ähnlich wie die Gate-Elektrode 7, umgibt. Jeder Speicherknoten 11 dient als unabhängiger Speicherknoten der Siliziumsäulen 3 und steht mit den n-leitenden Diffusionsschichten 9 des Nutbodenabschnittes in Verbindung. Auf der Oberfläche der Speicherknoten 11 ist ein Kondensatorisolierfilm 12 aufgebracht. Eine Zellenplatte 11 ist in den Nuten 2 gegenüber dem Speicherknoten 11 begraben. Die Zellenplatte 13 verläuft kontinuierlich entlang der senkrecht und waagrecht gezogenen Nut 2 und dient als Kondensatorelektrode, die allen Speicherzellen gemeinsam ist. Durch die Einbettung der Zellenplatte 13 wird das Wafer flach.
Auf dem Wafer der durch das Einbetten der Gates 7, der Speicherknoten 11 und der Zellenplatte 13 flach gemacht ist, wird ein Zwischenisolierfilm 14 aufgebracht. Auf dem Zwischenisolierfilm 14 wird eine Bitleitung 15 hergestellt. Die Bitleitung 15 steht mit jeder n-leitenden Diffusionsschicht des oberen Abschnittes jedes MOS-Transistors in Verbindung. Die Bitleitung 15 ist durchlaufend in einer zweiten Richtung (x)-Richtung der Matrix ausgebildet.
Die Fig. 2A bis 2K stellen Querschnittsansichten zur Veranschaulichung des Herstellungsverfahrens des DRAM-Speicherzellenfeldes der obigen Ausführungsform entlang der Linie A-A′ dar. Nachfolgend werden die Herstellungsstufen im einzelnen erläutert.
Wie Fig. 2A zeigt, sind auf dem p-leitenden Siliziumsubstrat 1 Schicht- bzw. Laminatfilme 21 aufgebracht und bemustert, die aus einem durch Dampfbeschichtung (CVD) hergestellten Siliziumoxidfilm mit einer Dicke von 0.1 um bestehen. Die Filme 21 werden als Atzmaske benutzt, wobei das Substrat 1 durch reaktives Ionenätzen (RIE) abgeätzt wird, wobei es sich um anisotropes Ätzen handelt, so daß schließlich eine senkrecht und waagrecht verlaufende Nut 2 entsteht. Auf diese Weise gruppieren sich die Siliziumsäulen 3 in einer matrixartigen Struktur.
Wie Fig. 2B zeigt, werden nach der Herstellung eines Wärmeoxidfilms 22 mit einer Dicke von 0,1 µm Siliziumnitridfilme 23 mit einer Dicke von 1 µm durch das CVD-Verfahren aufgedampft. Die gesamte Fläche der Siliziumnitridfilme 23 wird abgeätzt, so daß der Siliziumnitridfilm 23 nur auf den Seitenwänden der Siliziumsäulen 3 stehenbleibt. Danach werden p-leitende Schichten 5 als inversionshindernde Schichten durch Ionenimplantation auf den Bodenabschnitten der Nut 2 aufgebracht.
Die Siliziumnitridfilme 23 werden als Schutzmasken bei der anschließenden Hochtemperaturoxidation benutzt. Wie Fig. 2C zeigt, wird ein Oxidfilm 4 mit einer Dicke von 0,3 µm gebildet; Diese Elemententrennmethode entspricht im Grundsätzlichen der allgemeinen LOCOS-Methode.
Als nächstes werden die Siliziumnitridfilme 23 und der darunter befindliche Wärmeoxidfilm 22 entfernt. Anschließend wird gemäß Fig. 2D um jede Siliziumsäule 3 ein Gate-Isolierfilm 6 mit einer Dicke von 0,02 µm durch thermische Oxidation aufgebracht. Dann wird eine erste polykristalline Siliziumfilmschicht mit einer Dicke von etwa 0,1 µm auf der gesamten Oberfläche des Wafers aufgedampft und durch RIE abgeätzt; Dadurch werden die die Siliziumsäulen 3 umgebenden Gate-Elektroden 7 gebildet. Im RIE-Verfahren wird das Fotolackmuster auf dem Verbindungsabschnitt 7′ der Fig. 1 erzeugt, so daß die Elektroden 7 kontinuierlich in y-Richtung verlaufen. Danach werden Arsenionen implantiert und n-leitende Diffusionsschichten 9, die als Source oder Drain dienen, im Nutbodenabschnitt hergestellt.
Gemäß Fig. 2E erfolgt dann eine Abätzen des Wärmeoxidationsfilms und der Nutbodenabschnitt freigelegt. Daraufhin erfolgt eine weitere thermische Oxidation. Dann wird die Oberfläche jeder Gate-Elektrode 7 mit einem Zwischenisolierfilm 10 überzogen, der auf dem Oxidationsfilm aufgebracht wird.
Als nächstes werden durch Ätzen unter Verwendung von NH4F die Oxidationsfilme auf den n-leitenden Diffusionsschichten 4 des Nutbodenabschnittes beseitigt, wie Fig. 2G zeigt. Anschließend werden gemäß Fig. 2H zweite Polysiliziumfilme 110 mit einer Dicke von etwa 0,7 µm auf alle Oberflächen des Wafers aufgedampft. Die polykristallinen Filme 110 werden durch reaktives Ionenätzen beseitigt, und anschließend werden die Speicherknoten 11 des Kondensators hergestellt, wie Fig. 2I zeigt. Die Speicherknoten 11 werden so ausgebildet, daß sie die Gate-Elektroden 7 umschließen und mit den Elektroden selbstausrichtend verlaufen. Die Speicherknoten 11 treten mit den n-leitenden Diffusionsschichten 9 des Nutbodenabschnittes in Verbindung.
Gemäß Fig. 2J wird sodann der Kondensatorisolierfilm 12 auf den Oberflächen der Speicherknoten 11 gebildet, und in der Restnut 2 wird eine dritte polykristalline Siliziumschicht begraben, womit die Zellenplatte 13 hergestellt ist. Der Kondensatorisolierfilm 12 beispielsweise ist ein oxidierter Nitridfilm (die reduzierte Dicke des Oxidationsfilmes beträgt 0,005 µm), bei dem durch CVD ein Siliziumnitridfilm auf der gesamten Oberfläche aufgedampft wird, woraufhin die Oberfläche oxidiert wird. Das polykristalline Silizium der dritten Schicht wird aufgedampft und beispielsweise durch Fotolack eingeebnet. Danach wird die gesamte Oberfläche der dritten polykristallinen Siliziumschicht abgeätzt, unter der Bedingung, daß die Ätzrate für das polykristalline Silizium und den Fotolack gleich ist, so daß die Zellenplatte 13 flach in die Nut 2 eingebettet ist.
Anschließend wird gemäß Fig. 2K ein Zwischenisolierfilm 14, wie beispielsweise ein durch CVD aufgebrachter Siliziumoxidfilm, auf der gesamten Oberfläche des Wafers aufgedampft. Der Zwischenisolationsfilm 14 wird durch anisotropes Ätzen beseitigt und die obere Oberfläche jeder Siliziumsäule 3 freigelegt, woraufhin n-leitende Diffusionsschichten 8 durch Ionenimplantation mit Arsen auf dem freigelegten Abschnitt hergestellt werden. Danach wird die mit den n-leitenden Diffusionsschichten 8 zu verbindende Bitleitung 15 durch Aufdampfen eines leitenden Films, etwa eines Aluminiumfilms, hergestellt und bemustert.
Bei der beschriebenen Ausführungsform der Erfindung werden die Gate-Elektroden 7 und die Speicherknoten 11 nacheinander um die Siliziumsäulen 3 im Selbstausrichtungsverfahren aufgebracht, während die Zellenplatte 3 in der Restnut eingebettet wird, so daß der Kondensator und der MOS-Transistor strukturell erstellt sind. Daher besteht kein Bedarf für die bei der herkömmlichen Struktur erforderliche tiefe Nut, in welcher der Kondensator und der MOS-Transistor senkrecht übereinandergestapelt sind. Die Folge ist, daß die im Substrat erzeugte Verzerrung vermindert und die von der Verzerrung herrührende Verschlechterung der Speichercharakteristik kontrollierbar wird. Da sowohl der MOS-Kondensator, als auch der MOS-Transistor vertikal angeordnet sind, wird die besetzte Oberfläche der Speicherzelle klein, so daß ein hochintegriertes DRAM erzielt wird. Falls weiter die Breite der Siliziumsäule 3 auf ein gewisses Maß verkleinert wird, kann die Siliziumsäule leicht und vollständig durch eine Verarmungsschicht, die sich von der Peripherie der Siliziumsäule her in das Innere der Siliziumsäule erstreckt, von Ladungsträgern abgereichert werden. Dadurch werden die Kanalsteuerbarkeit durch die Gate-Elektrode sowie die Sub-Schwellencharakteristik verbessert. Weiter wird der Einfluß des Substratpotentials abgeschwächt.
Bei dem Verfahren zur Herstellung der beschriebenen Ausführungsform erfordert der Schritt der Herstellung der Elektroden nur wenige lithographische Bearbeitungsvorgänge, wobei die Elektroden durch Selbstausrichtung um die Siliziumsäulen gebildet werden. Auf diese Weise wird das Herstellungsverfahren des DRAM einfach, und demgemäß kann die Prozeßsteuerung leicht durchgeführt werden.
Als nächstes werden die übrigen Ausführungsformen der Erfindung erläutert.
Bei diesen Ausführungsformen werden für die der ersten Ausführungsform entsprechenden Partien die gleichen Bezugszeichen verwendet.
Fig. 3 stellt eine Querschnittsansicht zur Veranschaulichung der Struktur einer einzelnen Speicherzelle des DRAM gemäß der zweiten Ausführungsform der Erfindung dar.
Bei dieser Ausführungsform wird ein Vorsprung 31 kleineren Durchmessers auf dem oberen Abschnitt der Siliziumsäule 3 hergestellt. Auf dem oberen Oberflächenabschnitt des Vorsprunges 31 ist eine n-leitende Diffusionsschicht 8 aufgebracht. Der Aufbau wird im Rahmen des später zu beschreibenden Herstellungsverfahrens erläutert; doch soll schon jetzt bemerkt werden, daß zur Herstellung der Verbindung der Bitleitung 15 mit der n-leitenden Diffusionsschicht 8 keine lithographische Bearbeitung erforderlich ist, weil die Verbindung durch Selbstausrichtung hergestellt wird.
Die Fig. 4A bis 4I stellen Querschnittsansichten zur Veranschaulichung der einzelnen Herstellungsstufen dar.
Gemäß Fig. 4A wird auf einem p-leitenden Siliziumsubstrat 1 eine Vielzahl von Schicht- bzw. Laminatmasken 21 auf dem Siliziumoxidfilm und dem Siliziumnitridfilm aufgebracht, woraufhin das Substrat durch anisotropes Ätzen bearbeitet und eine flache Nut 2 gebildet wird. Dabei entstehen die Vorsprünge 31. Dann wird gemäß Fig. 4B ein Siliziumoxidfilm 22 durch thermische Oxidation hergestellt, woraufhin ein Siliziumnitridfilm 23 1 auf der Seitenwandung jedes Vorsprunges 31 erzeugt wird. Die Schichtmasken 21 und die Nitridfilme 23 1 werden als Masken benutzt, und das Substrat 1 wird durch isotropes Ätzen weiter abgetragen. Wie Fig. 4C zeigt, wird im Ergebnis eine tiefe Nut 2 hergestellt. Dadurch werden Siliziumsäulen 3 mit Vorsprüngen 31 kleineren Durchmessers erhalten.
Anschließend werden auf den Seitenwänden der Siliziumsäulen 3 erneut Siliziumnitridfilme 23 2 aufgedampft und eine thermische Oxidation durchgeführt. Dadurch werden Feldoxidfilme 4 gemäß Fig. 4D hergestellt. Unter den Feldoxidfilmen 4 werden p-leitende Trennschichten 5 wie bei der vorhergehenden Ausführungform der Erfindung angebracht.
Anschließend wird die gleiche Bearbeitungsstufe wie im Falle der ersten Ausführungsform durchgeführt, wobei die Gate-Elektroden 7, die n-leitenden Diffusionsschichten 9, der Speicherknoten 11 und die Zellenplatte 13 nacheinander hergestellt werden, wie es Fig. 4E zeigt. In diesem Falle werden gemäß Fig. 4E die Gate-Elektroden 7, der Speicherknoten 11 und die Zellenplatte 13 auf Abschnitten angebracht, die niedriger als die Vorsprünge 31 des oberen Abschnittes der Siliziumsäulen 3 sind. Dann wird gemäß Fig. 4F ein Siliziumoxidfilm 14 durch CVD auf der gesamten Oberfläche des Wafers so aufgebracht, daß die Oberfläche eingeebnet wird. Der Siliziumoxidfilm 14 wird abgeätzt, wobei ein Zustand erreicht wird, bei dem die Vorsprünge 31 frei liegen, wie Fig. 4G zeigt. Wie bei der ersten Ausführungsform der Erfindung kann Fotolack dazu benutzt werden, um die Oberfläche des Siliziumoxidfilms 14 einzuebnen.
Dann wird gemäß Fig. 4H der die Oberflächen der freigelegten Vorsprünge 31 überziehende Isolierfilm beseitigt und Störatome in die freigelegten Oberflächen eindotiert, so daß n-leitende Diffusionsschichten 8 entstehen. Dabei kann ein Zustand erreicht werden, bei dem die Oberfläche der n-leitenden Diffusionsschicht 8 jeder Siliziumsäule 3 ohne Einsatz der Lithographie exponiert wird. Anschließend wird die Bitleitung 15 durch Aufdampfen eines Films, beispielsweise eines Aluminiumfilms, und durch Mustern hergestellt, wie Fig. 4I zeigt.
Bei der obigen Ausführungsform der Erfindung kann der Kontaktabschnitt der Bitleitung durch Selbstausrichtung ohne lithographische Bearbeitung gebildet werden.
Fig. 5 veranschaulicht den Aufbau der DRAM-Speicherzelle einer dritten Ausführungsform der Erfindung. Bei dieser Ausbildungsform ist der Speicherknoten 11 des Kondensators so gestaltet, daß er nicht nur die Seitenoberfläche der Gate-Elektrode 7, sondern auch die obere Oberfläche der Gate-Elektrode 7 und die obere Oberfläche der Siliziumsäule 3 überdeckt. Die Zellenplatte 13 ist dick ausgebildet und bedeckt die Abschnitte von der Seitenoberfläche des Speicherknotens 11 bis zur Oberfläche des Speicherknotens 11.
Im einzelnen wird zur Herstellung der Struktur beispielsweise der obere Abschnitt der Siliziumsäule 3 so maskiert, daß beim Ätzen das polykristalline Silizium nicht abgeätzt wird, damit der Speicherknoten 11 des Kondensators gemustert werden kann, der aus der zweiten polykristallinen Filmschicht besteht. Die Zellenplatte 13 ist so eingebettet, daß sie den genannten Abschnitt bis zur Siliziumsäule 3 abdeckt. Auf diese Weise bleiben beim Aufdampfen des Siliziumoxidfilms 14 die zweite polykristalline Siliziumfilmschicht und die dritte polykristalline Siliziumfilmschicht auf dem oberen Abschnitt der Siliziumsäule 3 zurück. Die zweite polykristalline Siliziumfilmschicht liegt auf dem oberen Abschnitt der Siliziumsäule 3. Jedoch ist die zweite polykristalline Siliziumfilmschicht im Bereich zwischen den benachbarten Siliziumsäulen unterbrochen, entsprechend der vorherigen Ausführungsform der Erfindung. Dann wird ein Kontaktloch im Zwischenisolierfilm 14 angebracht und der dritte polykristalline Siliziumfilm sowie der zweite polykristalline Siliziumfilm unter dem Zwischenisolierfilm 14 abgeätzt und beseitigt. Danach wird auf dem oberen Abschnitt der Siliziumsäule 3 die n-leitende Diffusionsschicht 8 aufgebracht. Anschließend wird ein Isolierfilm 51 auf der zum Kontaktloch hin freigelegten Seitenoberfläche des polykristallinen Siliziumfilms aufgedampft. Schließlich wird die die n-leitende Diffusionsschicht 8 kontaktierende Bitleitung 15 hergestellt.
Bei der obigen Ausführungsform fällt die der Elektrode gegenüberstehende Fläche des Kondensators größer aus als die Seitenoberfläche der Gate-Elektrode. Dadurch kann eine große Kapazität des Kondensators erzielt werden. Die Größe der besetzten Fläche der Speicherzelle ist die gleiche wie bei der vorhergehenden Ausführungsform der Erfindung. Infolgedessen kann ein DRAM hergestellt werden, das eine gleich hohe Integrationsdichte aufweist und ausgezeichnete Eigenschaften besitzt.
Fig. 6 veranschaulicht den Aufbau des DRAM-Speichers gemäß einer vierten Ausführungsform der Erfindung. Bei dieser Ausführungsform wird kein Gebrauch von einem dicken Elemententrennoxidfilm gemäß der LOCOS-Technik gemacht. Im Mittelabschnitt der Nut 2 wird eine Trennut 61 gebildet, wodurch die Elemententrennung entsteht. Es ist von Vorteil, wenn die p-leitenden Schichten 5 unter der Trennut 61 gebildet werden, wie aus der Zeichnung hervorgeht.
Bei dieser Ausführungsform wird nach der Herstellung der Nut 2 zur Bildung der Siliziumsäulen 3 die Trennut 61 auch im Mittelabschnitt der Nut 2 ausgebildet, wobei Material geringer mechanischer Spannung darin eingebettet wird. Die Oberflächen der Trennut 61 sind mit einem Isolierfilm bedeckt. Bei dem in der Nut 61 einzubettenden Material kann es sich um ein Isoliermaterial des Oxidfilms oder um einen Nitridfilm handeln. Im Falle, daß ein leitender Film wie etwa ein Polysiliziumfilm, eingebettet wird, wird die Oberfläche der Nut 61 mit dem Isolierfilm überzogen.
Fig. 7 zeigt die Struktur des DRAM-Speichers einer fünften Ausführungsform der Erfindung. Bei dieser Ausführungsform wird eine SOI-Struktur verwendet. Im einzelnen werden auf dem Siliziumsubstrat 1 ein Siliziumoxidfilm 71 und p-leitende Siliziumschichten 72 hergestellt. Wie bei der Ausführungsform der Fig. 6, wird eine Trennut 61 im Elemententrennbereich gebildet.
Fig. 8 veranschaulicht die Struktur des DRAM-Speichers gemäß einer sechsten Ausführungsform der Erfindung. Bei dieser Ausführungsform wird, anders bei den bisher behandelten Ausführungsformen, eine herkömmliche vertikale Stapelstruktur ausgebildet. Das heißt, daß die Zellenplatte 13 im Bodenabschnitt der Nut eingebettet wird und die Gate-Elektrode 7 des MOS-Transistors auf der Zellenplatte 13 aufgeschichtet wird. Bei dieser Ausführungsform wird die selbstausrichtende Kontaktierung der Bitleitung, entsprechend den Erklärungen zur Ausführungsform der Fig. 3, auf die herkömmliche Vertikalstapelstruktur angewendet.
Weiter wird bei dieser Ausführungsform eine tiefere Nut als bei der ersten bis fünften Ausführungsform benötigt. Es kann jedoch insofern ein technischer Vorteil erzielt werden, daß die Bitleitung 15 mit der n-leitenden Diffusionsschicht 8 ohne Anwendung des PEP-Prozesses in Kontakt gebracht werden kann.
Bei den obigen Ausführungsformen wird das Siliziumsubstrat 1 in der in Fig. 9 dargestellten Form bearbeitet. Im einzelnen wird das Substrat zur Herstellung eines Zustandes in der Weise bearbeitet, daß die Nut 2 in der Zeichenebene senkrecht und waagrecht verläuft. Auf diese Weise wird eine Vielzahl von Siliziumsäulen 3 in strukturierter Form erstellt. Dann werden die Gitterelektroden, die Speicherknoten und die Zellenplatten nacheinander eingebettet, um jede Siliziumsäule 3 zu bedecken.
Bei den nachfolgend erläuterten Ausführungsformen der Erfindung ist die Beziehung zwischen den konkaven und konvexen Abschnitten des anfänglich zu bearbeitenden Substrates gegenüber den oben erwähnten Ausführungsformen 1 bis 6 umgekehrt. Im einzelnen werden gemäß Fig. 10 eine Vielzahl von Vertiefungen 2a in jedem Elementenbereich des Siliziumsubstrates 1 hergestellt. Eine Siliziumschicht 3a, die außerhalb der Vertiefungen 2a angebracht ist, verläuft kontinuierlich in senkrechter und waagrechter Richtung. Dann werden die Gitterelektrode, der Speicherknoten und die Zellenplatte nacheinander in jeder Vertiefung 2a eingebettet.
Die Fig. 11A und 11B stellen jeweils eine Draufsicht (Fig. 11A) und eine Querschnittsansicht (Fig. 11B) entlang der Linie A-A′ der Fig. 11A einer DRAM-Struktur gemäß einer siebten Ausführungsform der Erfindung dar, bei der das in der vorerwähnten Weise bearbeitete Substrat verwendet wird. In den Figuren werden die gleichen Bezugszeichen für diejenigen Partien verwendet, die denen der Fig. 1A und 1B entsprechen. Im Mittelteil der einen konkaven Abschnitt bildenden Siliziumschicht 3a ist ein Feldoxidfilm 4 gemäß der LOCOS-Technik im wesentlichen streifenförmig aufgebracht. Jede Vertiefung 2a bildet einen Elementenbereich, in welchem die Gate-Elektrode 7, der Speicherknoten 11 und die Zellenplatte 13 nacheinander eingebettet sind. Die Gate-Elektrode 7 jeder Speicherzelle verläuft infolge des Verbindungsabschnittes 7′ durchgehend in x-Richtung und wird als Wortleitung benutzt. Auf der gesamten Bodenoberfläche jeder Vertiefung 2a ist eine n-leitende Diffusionsschicht 9 aufgebracht, die mit dem Speicherknoten 11 zu verbinden ist. Die n-leitende Diffusionsschicht 8, die als Bitleitung dient, ist an der Außenseite der Vertiefung 2a angebracht. Wie oben erwähnt, wird in jeder Vertiefung 2a ein vertikaler MOSFET hergestellt. Die als Drain für den MOSFET und als Bitleitung dienende n-leitende Diffusionsschicht 8 wird unter Umschließung jeder Vertiefung 2a angebracht und verläuft in y-Richtung. Auf dem obersten Abschnitt ist eine A1-Bitleitung 15 angebracht. Die A1-Bitleitung 15 dient dem zusätzlichen Ziel der Reduzierung des Widerstandes der auf der n-leitenden Diffusionsschicht 8 hergestellten Bitleitung, wobei die A1-Bitleitung 15 im Kontaktabschnitt 91 mit der n-leitenden Diffusionsschicht 8 in Verbindung steht.
Das spezifische Herstellungsverfahren des DRAM der vorliegenden Ausführungsform wird nunmehr unter Bezugnahme auf die Fig. 12A, 12B bis 15A und 15B beschrieben. Gemäß den Fig. 12A und 12B wird auf dem Siliziumsubstrat 1 mit Hilfe der LOCOS-Technik ein Feldoxidfilm 4 hergestellt, der im wesentlichen streifenförmig vertikal und horizontal in y-Richtung verläuft. Unter dem Feldoxidfilm 4 wurde im voraus eine p-leitende Schicht 5 angebracht, die als inversionsverhindernde Schicht dient. Die n-leitende Diffusionsschicht 8, die als Drain für den MOSFET und als Bitleitung dient, wird auf der gesamten Oberfläche desjenigen Bereiches hergestellt, die mit dem Feldoxidfilm 4 eingeschlossen ist. Anschließend wird in jedem Speicherzellenbereich eine Vertiefung 2a angebracht. Die Größe der Vertiefung 2a ist so getroffen, daß sie kleiner als diejenige des genannten Bereiches ist, der von dem Feldoxidfilm 4 umschlossen wird, derart, daß die n-leitende Diffusionsschicht 8 um die Vertiefung herum stehen bleibt. Beim Verfahren zur Herstellung der Nut 2a wird beispielsweise ein durch CVD aufgebrachter Oxidfilm (nicht dargestellt) als Ätzmaske benutzt, während die Vertiefung 2a durch reaktives Ionenätzen bearbeitet wird. Bei der Herstellung der Vertiefung 2a wird die n-leitende Diffusionsschicht 8 so gestaltet, daß sie den Umfang jeder Vertiefung 2a umschließt und durchgehend in y-Richtung verläuft.
Danach wird gemäß den Fig. 13A und 13B auf der Innenwand der Vertiefung 2a der Gate-Oxidfilm 6 mit einer Dicke von etwa 20 nm durch thermische Oxidation aufgebracht. Dann wird der erste polykristalline Siliziumfilm mit einer Dicke von etwa 100 nm aufgedampft. Der erste polykristalline Siliziumfilm wird durch RIE geätzt, wodurch die Gate-Elektrode 7 in einen Zustand gebracht wird, in dem sie mit der Innenwand der Vertiefung 2a selbstausgerichtet ist. Im vorliegenden Falle bleibt nach dem Abätzen des ersten polykristallinen Siliziumfilms der Verbindungsabschnitt 7′ stehen, der durch Fotolithographie zur durchgehenden Ausbildung der Gate-Elektrode 7 in x-Richtung dient. Anschließend erfolgt eine Ionenimplantation, wodurch die n-leitende Diffusionsschicht 9 hergestellt wird, die als Source für den MOSFET dient und sich im Bodenabschnitt jeder Vertiefung 2a bis zum Speicherknoten erstreckt.
Dann wird gemäß den Fig. 14a und 14b die Oberfläche der Gate-Elektrode 7 oxidiert und mit dem Oxidfilm 10 bedeckt, wobei der Oxidfilm auf dem Bodenabschnitt der Vertiefung 2a durch Ätzen mit NH4F beseitigt wird. Anschließend wird der zweite polykristalline Siliziumfilm mit einer Dicke von etwa 20 nm aufgebracht. Der aufgedampfte zweite polykristalline Siliziumfilm wird durch RIE abgeätzt, so daß der Speicherknoten 11 an der Innenseite der Gate-Elektrode 7 eingebettet ist. Der Speicherknoten 11 ist mit der Gate-Elektrode 7 selbstausgerichtet. Bei der vorliegenden Ausführungsform wird jedoch im Rahmen des RIE-Prozesses durch Fotolithographie eine Maske um die Vertiefung 2a gebildet, so daß sich ein Teil des Speicherknotens 11 nach außerhalb der Vertiefung 2a erstreckt. Der Bodenabschnitt des Speicherknotens 11 steht mit der Diffusionsschicht 9 in Kontakt.
Anschließend wird gemäß den Fig. 15A und 15B auf der Oberfläche des Speicherknotens 11 der Kondensatorisolierfilm 12 durch thermische Oxidation und Aufdampfen des Siliziumnitridfilms hergestellt. Dann wird die Speicherzellenplatte 13 auf dem dritten polykristallinen Siliziumfilm mit einer Dicke von etwa 30 nm hergestellt. Die Zellenplatte 13 bedeckt im wesentlichen die gesamte Oberfläche des Substrates und ist in der Vertiefung 2a in Gegenstellung zum Speicherknoten 11 begraben. In der Speicherzellenplatte 13 wird durch Fotolithographie ein Fenster 92 hergestellt, das als Kontaktabschnitt für die in der nächsten Verfahrensstufe hergestellte A1-Bitleitung dient.
Dann wird gemäß den Fig. 11A und 11B der Zwischenisolierfilm 14 mit einer Dicke von etwa 300 nm durch CVD hergestellt. Im Zwischenisolierfilm 14 wird eine Kontaktöffnung 91 hergestellt, die über dem Fenster 92 der Speicherzellenplatte 13 liegt, und anschließend wird die A1-Bitleitung 15 hergestellt.
Mit der siebten Ausführungsform der Erfindung kann die gleiche Wirkung wie mit der vorhergehenden ersten bis sechsten Ausführungsform erzielt werden.
Fig. 16 veranschaulicht den Aufbau des DRAM-Speichers einer achten Ausführungsform der Erfindung, die derjenigen der Fig. 11B entspricht. Bei dieser Ausführungsform wird der Feldoxidfilm 4 nicht durch die LOCOS-Methode, sondern durch eine Einbettungsmethode hergestellt.
Fig. 17 zeigt die Struktur des DRAM-Speichers gemäß einer neunten Ausführungsform der Erfindung, die der Fig. 11B entspricht. Bei dieser Ausführungsform wird der Speicherknoten 11 nicht nach außerhalb der Vertiefung 2a erweitert. Vielmehr wird der Speicherknoten 11 nur innerhalb der Vertiefung 2a ausgebildet. Die Kapazität des Kondensators dieser Ausführungsform ist kleiner als diejenige der siebten Ausführungsform. Jedoch wird das Herstellungsverfahren einfach. Dies rührt daher, daß zur Erstreckung des Speicherknotens 11 nach außerhalb der Vertiefung 2a kein fotolithographischer Prozeß durchgeführt werden muß.
Zusätzliche Vorteile und Abänderungen der Erfindung liegen im Rahmen des fachmännischen Könnens. Daher ist die Erfindung in ihren weiter ausgreifenden Aspekten nicht auf die spezifischen Einzelheiten, typischen Halbleitervorrichtungen und veranschaulichten Beispielen beschränkt, wie sie hier dargestellt und beschrieben worden sind. Dementsprechend ergeben sich verschiedene Abänderungsmöglichkeiten, ohne daß von Geist und Umfang des allgemeinen Erfindungskonzeptes abgewichen wird, wie es in den beigefügten Ansprüchen und durch die entsprechenden Äquivalente definiert ist.

Claims (14)

1. Dynamische Halbleitervorrichtung, die folgende Komponenten aufweist: ein Halbleitersubstrat; eine Vielzahl von Halbleitersäulen, die matrixförmig durch Herstellen einer senkrecht und waagrecht verlaufenden Nut im Halbleitersubstrat angeordnet sind; einen Feldbereich, der im Mittelabschnitt der Nut gebildet ist; einen MOS-Transistor, der um die jeweilige Halbleitersäule gebildet ist; einen Kondensator, der zwischen einem Speicherknoten, der an die Source des MOS-Transistors angeschlossen ist, und einer Speicherzellenplatte gebildet ist; und eine Bitleitung, die mit der Drain des MOS-Transistors verbunden ist, dadurch gekennzeichnet,
daß der MOS-Transistor eine Gate-Elektrode (7), die durch einen Gate-Isolierfilm (6) verläuft und die Halbleitersäule (3) umgibt, eine Drain-Diffusionsschicht (8), die auf der oberen Oberfläche der Halbleitersäule (3) angebracht ist, und eine Source-Diffusionsschicht (9) aufweist, die auf einem Bodenabschnitt der Nut (2) ausgebildet ist;
wobei der Speicherknoten (11) unter Abtrennung von der Gate-Elektrode (7) durch einen Zwischenisolierfilm (10) zur Umschließung der Halbleitersäule (3) ausgebildet, in der Nut (2) eingebettet ist und mit der Source-Diffusionsschicht (9) auf dem Bodenabschnitt der Nut (2) in Kontakt steht;
wobei die Zellenplatte (13) in der Nut (2) durch einen Kondensatorisolierfilm (12) in Gegenstellung zum Speicherknoten (11) eingebettet ist; und
wobei die Bitleitung (15) so angeordnet ist, daß sie in Kontakt mit der Drain-Diffusionsschicht auf dem oberen Abschnitt der Halbleitersäule (3) steht.
2. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Gate-Elektrode (7) durchlaufend in einer ersten Richtung der Matrix verläuft und als Wortleitung dient, und daß die Wortleitung (15) kontinuierlich in einer zweiten Richtung der Matrix verläuft.
3. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß ein mit der LOCOS-Technik hergestellter Oxidfilm (4) im Feldbereich hergestellt ist.
4. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß eine Elemententrennut (61) im Feldbereich ausgebildet ist.
5. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleitersäule (3) einen kleinen Vorsprung (31) am oberen Abschnitt aufweist, wo die Drain-Diffusionsschicht (8) aufgebracht ist.
6. Dynamische Halbleiterspeichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Speicherknoten (11) so ausgebildet ist, daß er nicht nur die Seitenoberfläche der Gate-Elektrode (7), sondern auch die obere Oberfläche der Gate-Elektrode (7) bedeckt, und daß die Speicherzellenplatte (13) so ausgebildet ist, daß sie nicht nur die Seitenoberfläche des Speicherknotens (11), sondern auch die obere Oberfläche des Speicherknotens (11) bedeckt.
7. Dynamische Halbleiterspeichervorrichtung mit einem Halbleitersubstrat, einem MOS-Transistor, der an der Innenwand jeder Nut matrixförmig auf dem Substrat gebildet ist, einem Speicherknoten, der mit der Source des MOS-Transistors verbunden ist, und einem Kondensator, der zwischen dem Speicherknoten und der Speicherzellenplatte gebildet ist, dadurch gekennzeichnet, daß
ein Feldbereich (4) zwischen den im Substrat (1) matrixartig angeordneten Vertiefungen (2a) durchlaufend in einer ersten Richtung ausgebildet sind;
eine Gate-Elektrode (7) des MOS-Transistors um den gesamten Umfang der Innenwand jeder Vertiefung (2a) in einem Gate-Isolierfilm (6) eingebettet, in einer zweiten Richtung der Matrix angeschlossen ist und als Wortleitung dient;
eine Source-Diffusionsschicht (9) des MOS-Transistors im Bodenabschnitt jeder Vertiefung (2a) gebildet ist;
eine Drain-Diffusionsschicht (8) des MOS-Transistors um den äußeren Umfang der Vertiefungen (2a) durchgehend in die zweite Richtung der Matrix ausgebildet ist und als Bitleitung dient;
ein Speicherknoten (11) um den gesamten Umfang der Innenwand der Gate-Elektrode (7) der Vertiefung (2a) eingebettet und von der Gate-Elektrode (7) durch einen Zwischenisolierfilm (10) getrennt ist und in Kontakt mit der Source-Diffusionsschicht (9) des Bodenabschnittes der Vertiefung (2a) steht; und
eine Speicherzellenplatte (12) in der Vertiefung (2a) begraben ist, wo auch der Speicherknoten (11) eingebettet ist, wobei die Platte, durch einen Kondensatorisolierfilm (12) getrennt, dem Speicherknoten (11) gegenübersteht.
8. Dynamische Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Speicherknoten (11) so gemustert ist, daß er sich teilweise nach außerhalb der Vertiefung (2) erstreckt.
9. Dynamische Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß der Speicherknoten (11) innerhalb jeder Vertiefung (2) begraben und angeordnet ist.
10. Dynamische Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die Zellenplatte (13) so aufgebracht ist, daß ihre Oberfläche im wesentlichen flach ausgebildet ist und ein Fenster (92) in einem Kontaktabschnitt zur Kontaktnahme mit der Drain-Diffusionsschicht (8) aufweist; und daß eine metallische Bitleitung (15) auf der Zellenplatte (13) unter Durchdringung eines Zwischenisolierfilms (14) ausgebildet ist und mit der Drain-Diffusionsschicht (8) durch eine Öffnung (91) im Fenster (92) in Kontakt steht.
11. Verfahren zur Herstellung einer dynamischen Halbleiterspeichervorrichtung, dadurch gekennzeichnet, daß es folgende Schritte aufweist:
Herstellen einer Vielzahl von Halbleitersäulen (3) , die matrixförmig durch Anbringen einer senkrecht und waagrecht in einem Halbleitersubstrat (1) verlaufenden Nut (2) angeordnet sind;
Bilden eines Feldbereiches (4) im Zentralabschnitt entlang der Nut (2);
Herstellen einer Gate-Elektrode (7) nach Herstellen eines Gate-Isolierfilms (6) um die Halbleitersäulen (3) herum, wobei die Elektrode jede Halbleitersäule (3) umgibt und durchgehend in einer ersten Richtung der Matrix verläuft;
Herstellen einer Diffusionsschicht (9), die als Source- oder Drain-Bereich dient, im Bodenabschnitt der Nut (2), unter Verwendung der Gate-Elektrode (7) als Maske;
Herstellen eines Speicherknotens (11) eines Kondensators nach Anbringen des Zwischenisolierfilms (10) auf der Oberfläche der Gate-Elektrode (7), der jede Halbleitersäule (3) am Ort der Gate-Elektrode (7) umgibt und mit der Diffusionsschicht (9) in Kontakt steht;
Einbetten der Zellenplatte (13) in der Nut (2) nach Aufbringen des Kondensatorisolierfilms (12) auf der Oberfläche des Speicherknotens (11);
Freilegen der oberen Oberfläche der Halbleitersäulen (3) nach Bedecken der oberen Oberfläche der Zellenplatte (13) mit dem Zwischenisolierfilm (14), und
Herstellen einer Diffusionsschicht (8), die als Source- oder Drain-Bereich auf der freigelegten oberen Oberfläche dient; und
Herstellen einer Bitleitung (15), die durchgehend in einer zweiten Richtung der Matrix durch Kontaktieren der oberen Oberfläche der Diffusionsschicht (8) der Halbleitersäulen (3) verläuft.
12. Verfahren zur Herstellung einer dynamischen Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt der Herstellung des Feldbereiches (4) entlang der Nut (2) durch thermische Oxidation unter Verwendung eines um die Halbleitersäulen angebrachten Maskenmaterials erfolgt.
13. Verfahren zur Herstellung einer dynamischen Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß der Schritt der Herstellung des Feldbereiches (4) entlang der Nut (2) darin besteht, daß die Diffusionsschicht (9) auf dem Bodenabschnitt der Nut (2) unter Verwendung der Gate-Elektrode (7) als Maske aufgebracht wird, wonach weiter eine Trennut (61) im Mittelabschnitt der Nut (2) ausgebildet wird.
14. Verfahren zur Herstellung einer dynamischen Halbleiterspeichervorrichtung, dadurch gekennzeichnet, daß es folgende Schritte aufweist:
Herstellen einer Vielzahl von Drain-Diffusionsschichten (8), die als Bitleitung dienen, in einem Elementenbildungsbereich des Halbleitersubstrates (1);
Herstellen einer Vielzahl von Vertiefungen (2a) in Matrixform entlang der Drain-Diffusionsschicht (8) und im gesamten Substrat, die tiefer als die Drain-Diffusionsschichten (8) sind;
Einbetten der Source-Diffusionsschicht (7) im Bodenabschnitt der Vertiefungen (2a);
Einbetten einer Gate-Elektrode (7) um den gesamten Umfang der Innenwandung der Vertiefungen (2a) herum und innerhalb eines Gate-Isolierfilms (6);
Herstellen einer Source-Diffusionsschicht (9) im Bodenabschnitt der Vertiefungen (2a);
Einbetten eines Speicherknotens (11) um die gesamte Oberfläche der Innenwandung der Vertiefungen (2a) herum, wo die Gate-Elektrode begraben ist, wobei der Speicherknoten (11) von der Gate-Elektrode (7) durch einen Isolierfilm (10) getrennt ist und ihr Bodenabschnitt in Kontakt mit der Source-Diffusionsschicht (9) steht;
Herstellen eines Kondensatorisolierfilms (12) auf der Oberfläche des Speicherknotens (11); und
Einbetten der Speicherzellenplatte (13), die dem Speicherknoten (11) gegenübersteht, durch den Kondensatorisolierfilm (12) in den Vertiefungen (2a).
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19800340A1 (de) * 1998-01-07 1999-07-15 Siemens Ag Halbleiterspeicheranordnung und Verfahren zu deren Herstellung

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2748072B2 (ja) * 1992-07-03 1998-05-06 三菱電機株式会社 半導体装置およびその製造方法
JP3903189B2 (ja) * 1995-03-07 2007-04-11 マイクロン・テクノロジー・インコーポレーテッド Ｄｒａｍ半導体装置
US5945705A (en) * 1995-08-01 1999-08-31 Advanced Micro Devices, Inc. Three-dimensional non-volatile memory
SG72756A1 (en) * 1996-09-19 2000-05-23 Texas Instruments Inc Cross point dram cell and process
US6271555B1 (en) 1998-03-31 2001-08-07 International Business Machines Corporation Borderless wordline for DRAM cell
US5949700A (en) * 1998-05-26 1999-09-07 International Business Machines Corporation Five square vertical dynamic random access memory cell
US6107133A (en) * 1998-05-28 2000-08-22 International Business Machines Corporation Method for making a five square vertical DRAM cell
US6225158B1 (en) 1998-05-28 2001-05-01 International Business Machines Corporation Trench storage dynamic random access memory cell with vertical transfer device
US6563155B2 (en) 1998-09-08 2003-05-13 Texas Instruments Incorporated Cross point type DRAM cell composed of a pillar having an active region
JP2002094027A (ja) * 2000-09-11 2002-03-29 Toshiba Corp 半導体記憶装置とその製造方法
US7473596B2 (en) 2003-12-19 2009-01-06 Micron Technology, Inc. Methods of forming memory cells
KR100723527B1 (ko) * 2006-02-13 2007-05-30 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자의 제조방법 및그에 의해 제조된 반도체 소자
US7345344B2 (en) * 2006-02-16 2008-03-18 Freescale Semiconductor, Inc. Embedded substrate interconnect for underside contact to source and drain regions
US20080061363A1 (en) * 2006-09-08 2008-03-13 Rolf Weis Integrated transistor device and corresponding manufacturing method
US7642586B2 (en) * 2006-09-08 2010-01-05 Qimonda Ag Integrated memory cell array
JP2009081163A (ja) * 2007-09-25 2009-04-16 Elpida Memory Inc 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60152056A (ja) * 1984-01-20 1985-08-10 Hitachi Ltd 半導体記憶装置
EP0186875A2 (de) * 1984-12-25 1986-07-09 Nec Corporation Halbleiterspeichervorrichtung
DE3801525A1 (de) * 1987-02-27 1988-09-08 Mitsubishi Electric Corp Halbleitereinrichtung

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4286636A (en) * 1979-07-19 1981-09-01 The Coca-Cola Company Dip tube and valve with quick-disconnect coupling for a collapsible container
JPH0682803B2 (ja) * 1985-09-04 1994-10-19 日本電気株式会社 Ｍｉｓ型半導体記憶装置
JPS62155557A (ja) * 1985-12-27 1987-07-10 Nec Corp 半導体記憶装置
JPS6340362A (ja) * 1986-08-05 1988-02-20 Fujitsu Ltd 半導体記憶装置
JPS6372150A (ja) * 1986-09-16 1988-04-01 Matsushita Electronics Corp ダイナミツクｒａｍ
JPH036857A (ja) * 1989-06-05 1991-01-14 Toshiba Corp 半導体装置およびその製造方法
JPH0325972A (ja) * 1989-06-23 1991-02-04 Hitachi Ltd 半導体記憶装置とその製造方法
US5192704A (en) * 1989-06-30 1993-03-09 Texas Instruments Incorporated Method and apparatus for a filament channel pass gate ferroelectric capacitor memory cell

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60152056A (ja) * 1984-01-20 1985-08-10 Hitachi Ltd 半導体記憶装置
EP0186875A2 (de) * 1984-12-25 1986-07-09 Nec Corporation Halbleiterspeichervorrichtung
DE3801525A1 (de) * 1987-02-27 1988-09-08 Mitsubishi Electric Corp Halbleitereinrichtung

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
IBM Techn. Discl. Bull., Bd. 32, NR. 10 B, März 1990, S. 179-181 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19800340A1 (de) * 1998-01-07 1999-07-15 Siemens Ag Halbleiterspeicheranordnung und Verfahren zu deren Herstellung

Also Published As

Publication number Publication date
US5350708A (en) 1994-09-27
US5250830A (en) 1993-10-05
DE4139489C2 (de) 1995-09-07
JPH056977A (ja) 1993-01-14

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