DE4139489C2 - Dynamische Halbleiterspeichervorrichtung sowie Verfahren zur Herstellung derselben - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine dynamische Halbleiterspeichervorrichtung (dynamischer Schreib-Lesespeicher), bei dem die Speicherzelle aus einem Kondensator und einem MOS-Transistor besteht. Sie bezieht sich auf ein DRAM, bei dem die Speicherzelle unter Benutzung von Halbleitersäulen gebildet ist, die durch Nuten voneinander getrennt und in Matrixform angeordnet sind; und sie bezieht sich auf das entsprechende Herstellungsverfahren.

Aus der DE 38 01 525 A1 ist eine derartige Halbleitereinrichtung bekannt, die die Merkmale a), b), c), d1) und f) des Anspruchs 1 aufweist.

Im IBM Technical Disclosure Bulletin, Bd. 32, Nr. 10B, März 1990, S. 179-181 ist weiterhin eine DRAM Speicherzellenstruktur mit Gräben für die zugehörigen Kondensatoren offenbart.

Bei DRAMs vom MOS-Typ wurde eine hohe Integrationsdichte und Kapazität durch Verfeinern der Elemente erzielt. Als DRAM-Struktur zur Erzielung einer hohen Integrationsdichte der Elemente und Vergrößerung der Kapazität ist eine Stapelzellenstruktur vorgeschlagen worden, bei der Nuten orthogonal bzw. waagerecht und senkrecht im Halbleitersubstrat verlaufen und eine Vielzahl von Halbleitersäulen in Matrixform angeordnet sind, wobei ein Kondensator und ein MOS-Transistor senkrecht auf jeder Halbleitersäule aufgesetzt sind (vgl. beispielsweise die japanische Offenlegungsschrift Nr. 60-152056). Bei dieser Struktur ist eine Kondensatorelektrode (Zellenplatte) im Boden der Nut eingebettet, während die Gate-Elektrode so darübergelegt ist, daß sie die Halbleitersäule umschließt, womit die Speicherzelle gebildet ist. Da der Kondensator und der MOS-Transistor in der Senkrechten übereinander geschichtet sind, ist die besetzte Fläche der Halbleiterzelle klein und dient daher der hohen Integrationsdichte.

Bei dieser und der aus der DE 38 01 525 A1 bekannten Struktur müssen jedoch die Nuten relativ tief hergestellt werden. Weiter muß in die Seitenoberfläche der Halbleitersäulen eine Störstellendiffusion eingebracht werden, um eine als Speicherknoten dienende Diffusionsschicht zu erzeugen. Aus diesen Gründen wird das Herstellungsverfahren kompliziert. Da eine tiefe Nut im Substrat hergestellt werden muß, werden im Substrat schnell Verzerrungen erzeugt. Aufgrund der Verzerrung des Substrates wird die Speicherhaltecharakteristik sofort verschlechtert.

Aufgabe der vorliegenden Erfindung ist es daher, eine dynamische Halbleitervorrichtung des eingangs erwähnten Typs sowie ein Verfahren zu deren Herstellung zu schaffen, wobei eine weniger tiefe Nut benötigt wird und trotzdem eine günstige Speichercharakteristik erhalten wird.

Diese Aufgabe wird erfindungsgemäß gelöst durch eine dynamische Halbleitervorrichtung nach Anspruch 1 und ein entsprechendes Herstellungsverfahren nach Anspruch 7.

Vorteilhafte Weiterbildungen finden sich in den Unteransprüchen.

Gemäß der vorliegenden Erfindung sind die Gate-Elektrode des MOS-Transistors, der Speicherknoten des Kondensators und die Zellenplatte in der Nut begraben, wobei sie die Halbleitersäule umgeben. Daher wird im Vergleich zur herkömmlichen Struktur, bei der die Zellenplatte und die Gate-Elektrode in der Senkrechten übereinandergestapelt sind, keine tiefere Nut benötigt, so daß die Verzerrung des Substrates vermindert wird. Somit wird eine ausgezeichnete Speicherhaltecharakteristik erzielt. Weiter wird im Vergleich zur üblichen Stapelzellenstruktur eine ausgezeichnete Flachheit erzielt. Da weiter der Speicherknoten so ausgebildet ist, daß er die Umgebung der Gate-Elektrode umschließt, und die Zellenplatte so ausgebildet ist, daß sie die Peripherie des Speicherknotens umschließt, wird die Kapazität des Kondensators genügend groß und benötigt nur eine kleine Zellenfläche. Da sowohl der MOS-Transistor, als auch der Kondensator vertikal angeordnet sind, wird die besetzte Oberfläche der Speicherzelle genügend klein, so daß ein hochintegriertes DRAM erzielt wird.

Weiter sind die Herstellungsprozesse der Elektrode, des Speicherknotens des Kondensators und der Zellenplatte selbstausrichtend, so daß das Herstellungsverfahren einfach wird.

Die beigefügten Zeichnungen, die in die Erfindungsbeschreibung einbezogen sind und einen Teil derselben bilden, veranschaulichen die derzeit bevorzugten Ausführungsformen der Erfindung. Zusammen mit der obigen allgemeinen Beschreibung und der nachfolgenden detaillierten Beschreibung der bevorzugten Ausführungsbeispiele dienen sie zur Erläuterung der Prinzipien der Erfindung.

Der wesentliche Gegenstand der Figuren ist folgender:

Fig. 1A stellt eine Draufsicht auf eine DRAM-Struktur gemäß einer ersten Ausführungsform der Erfindung dar;

Fig. 1B stellt eine Querschnittsansicht entlang der Linie A-A′ der Fig. 1A dar;

Fig. 2A bis 2K stellen Querschnittsansichten zum Herstel­ lungsverfahren des DRAM der Fig. 1 dar;

Fig. 3 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer zweiten Ausführungsform der Erfindung dar;

Fig. 4A bis 4I stellen Querschnittsansichten zur Veranschaulichung des Herstellungsverfahrens des DRAM der Fig. 3 dar;

Fig. 5 stellt eine Querschnittsansicht zur Veranschaulichung einer DRAM-Struktur gemäß einer dritten Ausführungsform gemäß der Erfindung dar;

Fig. 6 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer vierten Ausführungsform der Erfindung dar; und

Fig. 7 stellt eine Querschnittsansicht einer DRAM-Struktur gemäß einer fünften Ausführungsform der Erfindung dar.

Nachfolgend werden die bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die Zeichnungen beschrieben.

Die Fig. 1A und 1B betreffen eine 4-Bitstruktur eines DRAM gemäß einer ersten Ausführungsform der Erfindung und veranschaulichen jeweils eine Draufsicht (Fig. 1A) und eine Querschnittsansicht (Fig. 1B) entlang der Linie A-A′. In einem p-leitenden (100) monokristallinen Siliziumsubstrat 1 (oder einer p-leitenden Mulde auf einem n-leitenden Substrat) ist durch reaktives Ionenätzen eine in der Ebene senkrecht und waagrecht verlaufende Nut eingebracht, so daß matrixartig angeordnete Siliziumsäulen 3 entstehen. Im Mittelabschnitt der Nut 2 sind Feldoxidfilme 4 aufgebracht. Unter den Feldoxidfilmen 4 sind p-leitende inversionsverhindernde Schichten 5 angebracht. Auf der Seitenwandung der Siliziumsäulen 4 ist ein Gate-Isolierfilm 6 aufgebracht, während auf einer ersten polykristallinen Siliziumschicht Gate-Elektroden 7 angeordnet sind, welche die Siliziumsäulen 3 umgeben. Auf der oberen Oberfläche jeder Siliziumsäule 3 sowie auf dem Nutbodenabschnitt sind n-leitende Diffusionsschichten 8 und 9 aufgebracht, die jeweils als Source und als Drain dienen. Auf jeder Siliziumsäule 3 ist somit ein vertikaler MOS-Transistor angebracht. Die n-leitenden Diffusionsschichten 9 des Nutbodenabschnittes sind voneinander durch die Feldoxidfilme 4 getrennt, während die Diffusionsschichten 9 jede Siliziumsäule umgeben.

Die Gate-Elektroden 7 sind so ausgebildet, daß sie in einer ersten Richtung (y)-Richtung der Matrix über einen Verbindungsabschnitt 7′ kontinuierlich weiterlaufen, wobei sie als Wortleitung benutzt werden. Der Verbindungsabschnitt 7′ bildet eine erste polykristalline Siliziumschicht, die die gleiche ist wie die Schicht des Gates 7. Der Verbindungsabschnitt 7′ bleibt durch Verwenden einer Fotolackmaske beim Ätzen im Nutboden zurück, während die erste polykristalline Siliziumschicht auf der Seitenwandung der Siliziumsäule 3 bleibt.

Ein isolierender Zwischenfilm 10 ist auf der Oberfläche jeder Gate-Elektrode 7 aufgebracht. Auf der Seitenoberfläche jeder Gate-Elektrode 7 ist ein Speicherknoten 11 eines Kondensators angebracht, der aus einer zweiten polykristallinen Siliziumschicht besteht und die jeweilige Siliziumsäule 3, ähnlich wie die Gate-Elektrode 7, umgibt. Jeder Speicherknoten 11 dient als unabhängiger Speicherknoten der Siliziumsäulen 3 und steht mit den n-leitenden Diffusionsschichten 9 des Nutbodenabschnittes in Verbindung. Auf der Oberflache der Speicherknoten 11 ist ein Kondensatorisolierfilm 12 aufgebracht. Eine Zellenplatte 13 ist in den Nuten 2 gegenüber dem Speicherknoten 11 begraben. Die Zellenplatte 13 verläuft kontinuierlich entlang der senkrecht und waagrecht gezogenen Nut 2 und dient als Kondensatorelektrode, die allen Speicherzellen gemeinsam ist. Durch die Einbettung der Zellenplatte 13 wird das Wafer flach.

Auf dem Wafer der durch das Einbetten der Gates 7, der Speicherknoten 11 und der Zellenplatte 13 flach gemacht ist, wird ein Zwischenisolierfilm 14 aufgebracht. Auf dem Zwischenisolierfilm 14 wird eine Bitleitung 15 hergestellt. Die Bitleitung 15 steht mit jeder n-leitenden Diffusionsschicht des oberen Abschnittes jedes MOS-Transistors in Verbindung. Die Bitleitung 15 ist durchlaufend in einer zweiten Richtung (x)-Richtung der Matrix ausgebildet.

Die Fig. 2A bis 2K stellen Querschnittsansichten zur Veranschaulichung des Herstellungsverfahrens des DRAM-Speicherzellenfeldes der obigen Ausführungsform entlang der Linie A-A′ dar. Nachfolgend werden die Herstellungsstufen im einzelnen erläutert.

Wie Fig. 2A zeigt, sind auf dem p-leitenden Siliziumsubstrat 1 Schicht- bzw. Laminatfilme 21 aufgebracht und bemustert, die aus einem durch Dampfbeschichtung (CVD) hergestellten Siliziumoxidfilm mit einer Dicke von 0.1 µm bestehen. Die Filme 21 werden als Ätzmaske benutzt, wobei das Substrat 1 durch reaktives Ionenätzen (RIE) abgeätzt wird, wobei es sich um anisotropes Ätzen handelt, so daß schließlich eine senkrecht und waagrecht verlaufende Nut 2 entsteht. Auf diese Weise gruppieren sich die Siliziumsäulen 3 in einer matrixartigen Struktur.

Wie Fig. 2B zeigt, werden nach der Herstellung eines Wärmeoxidfilms 22 mit einer Dicke von 0.1 µm Siliziumnitridfilme 23 mit einer Dicke von 1 µm durch das CVD-Verfahren aufgedampft. Die gesamte Fläche der Siliziumnitridfilme 23 wird abgeätzt, so daß der Siliziumnitridfilm 23 nur auf den Seitenwänden der Siliziumsäulen 3 stehenbleibt. Danach werden p-leitende Schichten 5 als inversionshindernde Schichten durch Ionenimplantation auf den Bodenabschnitten der Nut 2 aufgebracht.

Die Siliziumnitridfilme 23 werden als Schutzmasken bei der anschließenden Hochtemperaturoxidation benutzt. Wie Fig. 2C zeigt, wird ein Oxidfilm 4 mit einer Dicke von 0.3 µm gebildet. Diese Elemententrennmethode entspricht im Grundsätzlichen der allgemeinen LOCOS-Methode.

Als nächstes werden die Siliziumnitridfilme 23 und der darunter befindliche Wärmeoxidfilm 22 entfernt. Anschließend wird gemäß Fig. 2D um jede Siliziumsäule 3 ein Gate-Isolierfilm 6 mit einer Dicke von 0.02 µm durch thermische Oxidation aufgebracht. Dann wird eine erste polykristalline Siliziumfilmschicht mit einer Dicke von etwa 0.1 µm auf der gesamten Oberfläche des Wafers aufgedampft und durch RIE abgeätzt. Dadurch werden die die Siliziumsäulen 3 umgebenden Gate-Elektroden 7 gebildet. Im RIE-Verfahren wird das Fotolackmuster auf dem Verbindungsabschnitt 7′ der Fig. 1 erzeugt, so daß die Elektroden 7 kontinuierlich in y-Richtung verlaufen. Danach werden Arsenionen implantiert und n-leitende Diffusionsschichten 9, die als Source oder Drain dienen, im Nutbodenabschnitt hergestellt.

Gemäß Fig. 2E erfolgt dann eine Abätzen des Wärmeoxidationsfilms und der Nutbodenabschnitt freigelegt. Daraufhin erfolgt eine weitere thermische Oxidation. Dann wird die Oberfläche jeder Gate-Elektrode 7 mit einem Zwischenisolierfilm 10 überzogen, der auf dem Oxidationsfilm aufgebracht wird.

Als nächstes werden durch Ätzen unter Verwendung von NH₄F die Oxidationsfilme auf den n-leitenden Diffusionsschichten 4 des Nutbodenabschnittes beseitigt, wie Fig. 2G zeigt. Anschließend werden gemäß Fig. 2H zweite Polysiliziumfilme 110 mit einer Dicke von etwa 0.7 µm auf alle Oberflächen des Wafers aufgedampft. Die polykristallinen Filme 110 werden durch reaktives Ionenätzen beseitigt, und anschließend werden die Speicherknoten 11 des Kondensators hergestellt, wie Fig. 2I zeigt. Die Speicherknoten 11 werden so ausgebildet, daß sie die Gate-Elektroden 7 umschließen und mit den Elektroden selbstausrichtend verlaufen. Die Speicherknoten 11 treten mit den n-leitenden Diffusionsschichten 9 des Nutbodenabschnittes in Verbindung.

Gemäß Fig. 2J wird sodann der Kondensatorisolierfilm 12 auf den Oberflächen der Speicherknoten 11 gebildet, und in der Restnut 2 wird eine dritte polykristalline Siliziumschicht begraben, womit die Zellenplatte 13 hergestellt ist. Der Kondensatorisolierfilm 12 beispielsweise ist ein oxidierter Nitridfilm (die reduzierte Dicke des Oxidationsfilmes beträgt 0.005 µm), bei dem durch CVD ein Siliziumnitridfilm auf der gesamten Oberfläche aufgedampft wird, woraufhin die Oberfläche oxidiert wird. Das polykristalline Silizium der dritten Schicht wird aufgedampft und beispielsweise durch Fotolack eingeebnet. Danach wird die gesamte Oberfläche der dritten polykristallinen Siliziumschicht abgeätzt, unter der Bedingung, daß die Ätzrate für das polykristalline Silizium und den Fotolack gleich ist, so daß die Zellenplatte 13 flach in die Nut 2 eingebettet ist.

Anschließend wird gemäß Fig. 2K ein Zwischenisolierfilm 14, wie beispielsweise ein durch CVD aufgebrachter Siliziumoxidfilm, auf der gesamten Oberfläche des Wafers aufgedampft. Der Zwischenisolationsfilm 14 wird durch anisotropes Ätzen beseitigt und die obere Oberfläche jeder Siliziumsäule 3 freigelegt, woraufhin n-leitende Diffusionsschichten 8 durch Ionenimplantation mit Arsen auf dem freigelegten Abschnitt hergestellt werden. Danach wird die mit den n-leitenden Diffusionsschichten 8 zu verbindende Bitleitung 15 durch Aufdampfen eines leitenden Films, etwa eines Aluminiumfilms, hergestellt und bemustert.

Bei der beschriebenen Ausführungsform der Erfindung werden die Gate-Elektroden 7 und die Speicherknoten 11 nacheinander um die Siliziumsäulen 3 im Selbstausrichtungsverfahren aufgebracht, während die Zellenplatte 3 in der Restnut eingebettet wird, so daß der Kondensator und der MOS-Transistor strukturell erstellt sind. Daher besteht kein Bedarf für die bei der herkömmlichen Struktur erforderliche tiefe Nut, in welcher der Kondensator und der MOS-Transistor senkrecht übereinandergestapelt sind. Die Folge ist, daß die im Substrat erzeugte Verzerrung vermindert und die von der Verzerrung herrührende Verschlechterung der Speichercharakteristik kontrollierbar wird. Da sowohl der MOS-Kondensator, als auch der MOS-Transistor vertikal angeordnet sind, wird die besetzte Oberfläche der Speicherzelle klein, so daß ein hochintegriertes DRAM erzielt wird. Falls weiter die Breite der Siliziumsäule 3 auf ein gewisses Maß verkleinert wird, kann die Siliziumsäule leicht und vollständig durch eine Verarmungsschicht, die sich von der Peripherie der Siliziumsäule her in das Innere der Siliziumsäule erstreckt, von Ladungsträgern abgereichert werden. Dadurch werden die Kanalsteuerbarkeit durch die Gate-Elektrode sowie die Sub-Schwellencharakteristik verbessert. Weiter wird der Einfluß des Substratpotentials abgeschwächt.

Bei dem Verfahren zur Herstellung der beschriebenen Ausführungsform erfordert der Schritt der Herstellung der Elektroden nur wenige lithographische Bearbeitungsvorgänge, wobei die Elektroden durch Selbstausrichtung um die Siliziumsäulen gebildet werden. Auf diese Weise wird das Herstellungsverfahren des DRAM einfach, und demgemäß kann die Prozeßsteuerung leicht durchgeführt werden.

Als nächstes werden die übrigen Ausführungsformen der Erfindung erläutert.

Bei diesen Ausführungsformen werden für die der ersten Ausführungsform entsprechenden Partien die gleichen Bezugszeichen verwendet.

Fig. 3 stellt eine Querschnittsansicht zur Veranschaulichung der Struktur einer einzelnen Speicherzelle des DRAM gemäß der zweiten Ausführungsform der Erfindung dar.

Bei dieser Ausführungsform wird ein Vorsprung 31 kleineren Durchmessers auf dem oberen Abschnitt der Siliziumsäule 3 hergestellt. Auf dem oberen Oberflächenabschnitt des Vorsprunges 31 ist eine n-leitende Diffusionsschicht 8 aufgebracht. Der Aufbau wird im Rahmen des später zu beschreibenden Herstellungsverfahrens erläutert; doch soll schon jetzt bemerkt werden, daß zur Herstellung der Verbindung der Bitleitung 15 mit der n-leitenden Diffusionsschicht 8 keine lithographische Bearbeitung erforderlich ist, weil die Verbindung durch Selbstausrichtung hergestellt wird.

Die Fig. 4A bis 4I stellen Querschnittsansichten zur Veranschaulichung der einzelnen Herstellungsstufen dar.

Gemäß Fig. 4A wird auf einem p-leitenden Siliziumsubstrat 1 eine Vielzahl von Schicht- bzw. Laminatmasken 21 auf dem Siliziumoxidfilm und dem Siliziumnitridfilm aufgebracht, woraufhin das Substrat durch anisotropes Ätzen bearbeitet und eine flache Nut 2 gebildet wird. Dabei entstehen die Vorsprünge 31. Dann wird gemäß Fig. 4B ein Siliziumoxidfilm 22 durch thermische Oxidation hergestellt, woraufhin ein Siliziumnitridfilm 23₁ auf der Seitenwandung jedes Vorsprunges 31 erzeugt wird. Die Schichtmasken 21 und die Nitridfilme 23₁ werden als Masken benutzt, und das Substrat 1 wird durch isotropes Ätzen weiter abgetragen. Wie Fig. 4C zeigt, wird im Ergebnis eine tiefe Nut 2 hergestellt. Dadurch werden Siliziumsäulen 3 mit Vorsprüngen 31 kleineren Durchmessers erhalten.

Anschließend werden auf den Seitenwänden der Siliziumsäulen 3 erneut Siliziumnitridfilme 23₂ aufgedampft und eine thermische Oxidation durchgeführt. Dadurch werden Feldoxidfilme 4 gemäß Fig. 4D hergestellt. Unter den Feldoxidfilmen 4 werden p-leitende Trennschichten 5 wie bei der vorhergehenden Ausführungsform der Erfindung angebracht.

Anschließend wird die gleiche Bearbeitungsstufe wie im Falle der ersten Ausführungsform durchgeführt, wobei die Gate-Elektroden 7, die n-leitenden Diffusionsschichten 9, der Speicherknoten 11 und die Zellenplatte 13 nacheinander hergestellt werden, wie es Fig. 4E zeigt. In diesem Falle werden gemäß Fig. 4E die Gate-Elektroden 7, der Speicherknoten 11 und die Zellenplatte 13 auf Abschnitten angebracht, die niedriger als die Vorsprünge 31 des oberen Abschnittes der Siliziumsäulen 3 sind. Dann wird gemäß Fig. 4F ein Siliziumoxidfilm 14 durch CVD auf der gesamten Oberfläche des Wafers so aufgebracht, daß die Oberfläche eingeebnet wird. Der Siliziumoxidfilm 14 wird abgeätzt, wobei ein Zustand erreicht wird, bei dem die Vorsprünge 31 frei liegen, wie Fig. 4G zeigt. Wie bei der ersten Ausführungsform der Erfindung kann Fotolack dazu benutzt werden, um die Oberfläche des Siliziumoxidfilms 14 einzuebnen.

Dann wird gemäß Fig. 4H der die Oberflächen der freigelegten Vorsprünge 31 überziehende Isolierfilm beseitigt und Störatome in die freigelegten Oberflächen eindotiert, so daß n-leitende Diffusionsschichten 8 entstehen. Dabei kann ein Zustand erreicht werden, bei dem die Oberfläche der n-leitenden Diffusionsschicht 8 jeder Siliziumsäule 3 ohne Einsatz der Lithographie exponiert wird. Anschließend wird die Bitleitung 15 durch Aufdampfen eines Films, beispielsweise eines Aluminiumfilms, und durch Mustern hergestellt, wie Fig. 4I zeigt.

Bei der obigen Ausführungsform der Erfindung kann der Kontaktabschnitt der Bitleitung durch Selbstausrichtung ohne lithographische Bearbeitung gebildet werden.

Fig. 5 veranschaulicht den Aufbau der DRAM-Speicherzelle einer dritten Ausführungsform der Erfindung. Bei dieser Ausbildungsform ist der Speicherknoten 11 des Kondensators so gestaltet, daß er nicht nur die Seitenoberfläche der Gate-Elektrode 7, sondern auch die obere Oberfläche der Gate-Elektrode 7 und die obere Oberfläche der Siliziumsäule 3 überdeckt. Die Zellenplatte 13 ist dick ausgebildet und bedeckt die Abschnitte von der Seitenoberfläche des Speicherknotens 11 bis zur Oberfläche des Speicherknotens 11.

Im einzelnen wird zur Herstellung der Struktur beispielsweise der obere Abschnitt der Siliziumsäule 3 so maskiert, daß beim Ätzen das polykristalline Silizium nicht abgeätzt wird, damit der Speicherknoten 11 des Kondensators gemustert werden kann, der aus der zweiten polykristallinen Filmschicht besteht. Die Zellenplatte 13 ist so eingebettet, daß sie den genannten Abschnitt bis zur Siliziumsäule 3 abdeckt. Auf diese Weise bleiben beim Aufdampfen des Siliziumoxidfilms 14 die zweite polykristalline Siliziumfilmschicht und die dritte polykristalline Siliziumfilmschicht auf dem oberen Abschnitt der Siliziumsäule 3 zurück. Die zweite polykristalline Siliziumfilmschicht liegt auf dem oberen Abschnitt der Siliziumsäule 3. Jedoch ist die zweite polykristalline Siliziumfilmschicht im Bereich zwischen den benachbarten Siliziumsäulen unterbrochen, entsprechend der vorherigen Ausführungsform der Erfindung. Dann wird ein Kontaktloch im Zwischenisolierfilm 14 angebracht und der dritte polykristalline Siliziumfilm sowie der zweite polykristalline Siliziumfilm unter dem Zwischenisolierfilm 14 abgeätzt und beseitigt. Danach wird auf dem oberen Abschnitt der Siliziumsäule 3 die n-leitende Diffusionsschicht 8 aufgebracht. Anschließend wird ein Isolierfilm 51 auf der zum Kontaktloch hin freigelegten Seitenoberfläche des polykristallinen Siliziumfilms aufgedampft. Schließlich wird die die n-leitende Diffusionsschicht 8 kontaktierende Bitleitung 15 hergestellt.

Bei der obigen Ausführungsform fällt die der Elektrode gegenüberstehende Fläche des Kondensators größer aus als die Seitenoberfläche der Gate-Elektrode. Dadurch kann eine große Kapazität des Kondensators erzielt werden. Die Größe der besetzten Fläche der Speicherzelle ist die gleiche wie bei der vorhergehenden Ausführungsform der Erfindung. Infolgedessen kann ein DRAM hergestellt werden, das eine gleich hohe Integrationsdichte aufweist und ausgezeichnete Eigenschaften besitzt.

Fig. 6 veranschaulicht den Aufbau des DRAM-Speichers gemäß einer vierten Ausführungsform der Erfindung. Bei dieser Ausführungsform wird kein Gebrauch von einem dicken Elemententrennoxidfilm gemäß der LOCOS-Technik gemacht. Im Mittelabschnitt der Nut 2 wird eine Trennut 61 gebildet, wodurch die Elemententrennung entsteht. Es ist von Vorteil, wenn die p-leitenden Schichten 5 unter der Trennut 61 gebildet werden, wie aus der Zeichnung hervorgeht.

Bei dieser Ausführungsform wird nach der Herstellung der Nut 2 zur Bildung der Siliziumsäulen 3 die Trennut 61 auch im Mittelabschnitt der Nut 2 ausgebildet, wobei Material geringer mechanischer Spannung darin eingebettet wird. Die Oberflächen der Trennut 61 sind mit einem Isolierfilm bedeckt. Bei dem in der Nut 61 einzubettenden Material kann es sich um ein Isoliermaterial des Oxidfilms oder um einen Nitridfilm handeln. Im Falle, daß ein leitender Film wie etwa ein Polysiliziumfilm, eingebettet wird, wird die Oberfläche der Nut 61 mit dem Isolierfilm überzogen.

Fig. 7 zeigt die Struktur des DRAM-Speichers einer fünften Ausführungsform der Erfindung. Bei dieser Ausführungsform wird eine SOI-Struktur verwendet. Im einzelnen werden auf dem Siliziumsubstrat 1 ein Siliziumoxidfilm 71 und p-leitende Siliziumschichten 72 hergestellt. Wie bei der Ausführungsform der Fig. 6, wird eine Trennut 61 im Elemententrennbereich gebildet.

Claims (9)

1. Dynamische Halbleiterspeichervorrichtung mit

• a) einem Halbleitersubstrat (1);
• b) einer Vielzahl von Halbleitersäulen (3), welche matrixförmig getrennt durch in eine erste und zweite Richtung senkrecht zueinander verlaufende Nuten (2) auf der Oberfläche des Halbleitersubstrats (2) angeordnet sind;
• c) einem Element-Trennbereich (4, 5; 4, 5, 61) gebildet im Mittelabschnitt der Nuten (2);
• d1) einem um jede Halbleitersäule (3) ausgebildeten MOS-Transistor, wobei der Transistor eine isolierte Gate-Elektrode (7), die die Halbleitersäule (3) getrennt durch einen Gate-Isolationsfilm (6) umgibt, eine erste Diffusionsschicht (8) gebildet auf der oberen Oberfläche der Halbleitersäule (3) und
• d2) eine zweite Diffusionsschicht (9) gebildet im Bodenabschnitt der umgebenden Nuten (2) dienend als Source aufweist;
• e) einem um jede Halbleitersäule (3) ausgebildeten Kondensator, wobei der Kondensator einen Speicherknoten (11), der die Gate-Elektrode (7) getrennt durch einen Zwischenisolationsfilm (10) umgibt und in Kontakt steht mit der zweiten Diffusionsschicht (9), und eine Zellenplatte (13), die in den Nuten (2) getrennt von den Speicherknoten (11) durch einen Kondensator-Isolationsfilm (12) eingebettet ist, aufweist; und
• f) einer Bitleitung (15), welche mit der ersten Diffusionsschicht (8) in Kontakt steht.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß sich die Gate-Elektrode (7) durchgehend in die erste Richtung der Matrix erstreckt und als Wortleitung (7, 7′) dient und daß sich die Bitleitung (15) in die zweite Richtung der Matrix erstreckt.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Element-Trennbereich (4, 5) ein mit der LOCOS-Technik hergestellter Oxidfilm ist.

4. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Element-Trennbereich (4, 5, 61) eine Element-Trennut (61) ist, wobei in der Element-Trennut (61) ein Isolationsmaterial eingebettet ist.

5. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Halbleitersäule (3) einen kleinen Vorsprung (31) am oberen Abschnitt aufweist, worin die erste Diffusionsschicht (8) ausgebildet ist.

6. Vorrichtung nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Speicherknoten (11) nicht nur die Seitenoberfläche der Gate-Elektrode (7) umgibt, sondern auch die obere Oberfläche der Gate-Elektrode (7) getrennt durch den Zwischenisolationsfilm (10) bedeckt, und daß die Zellenplatte (13) nicht nur die Seitenoberfläche der Speicherknoten (11) umgibt, sondern auch die obere Oberfläche der Speicherknoten (11) getrennt durch den Kondensatorisolationsfilm (12).

7. Verfahren zum Herstellen der Vorrichtung nach Anspruch 1 mit den Schritten:

• a) Bilden von Nuten (2) in dem Halbleitersubstrat (1), welche in eine erste und zweite Richtung senkrecht zueinander verlaufen, zum Erzeugen der Vielzahl von Halbleitersäulen (3), welche matrixförmig angeordnet sind;
• b) Bilden des Elementtrennbereichs im Mittelabschnitt der Nuten (2);
• c) Bilden des Gate-Isolationsfilms (6) und der Gate-Elektrode (7) um die Halbleitersäule (3), so daß sich die Gate-Elektrode durchgehend in die erste Richtung der Matrix erstreckt;
• d) Bilden einer zweiten Diffusionsschicht (9) im Bodenabschnitt der Nuten (2) unter Benutzung der Gate-Elektrode (7) als Maske;
• e) Bilden des Zwischenisolationsfilms (10) auf der Gate-Elektrode (7);
• f) Bilden des Speicherknotens (11) auf dem Zwischenisolationsfilm (10), so daß der Speicherknoten mit der zweiten Diffusionsschicht (9) in Kontakt steht;
• g) Bilden des Kondensatorisolationsfilms (12) auf dem Speicherknoten (11);
• h) Einbetten der Zellenplatte (13) in die Nuten (2);
• i) Bilden einer dielektrischen Schicht (14) auf der oberen Oberfläche der Zellenplatte (13);
• j) Freilegen der oberen Oberfläche der Halbleitersäulen (3);
• k) Bilden der ersten Diffusionsschicht (8) in den freigelegten oberen Oberflächen der Halbleitersäulen (3); und
• l) Bilden der Bitleitung (15) auf der dielektrischen Schicht (14), so daß sich die Bitleitung (15) in die zweite Richtung der Matrix erstreckt und mit der ersten Diffusionsschicht (8) in Kontakt steht.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß im Schritt b) der Elementtrennbereich (4) durch eine thermische Oxidationstechnik unter Benutzung eines um die Halbleitersäulen (3) gebildeten Maskenmaterials hergestellt wird.

9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß das Bilden des Elementtrennbereichs (4) dergestalt erfolgt, daß nach dem Schritt d) eine Element-Trennut (61) ausgebildet wird.