DE4236814A1

DE4236814A1 -

Info

Publication number: DE4236814A1
Application number: DE4236814A
Authority: DE
Inventors: Fernando Gonzalez; Roger R. Boise Id. Us Lee
Original assignee: Micron Technology Inc
Current assignee: Micron Technology Inc
Priority date: 1991-10-31
Filing date: 1992-10-30
Publication date: 1993-05-06
Anticipated expiration: 2012-10-31
Also published as: US5168073A; DE4236814C2; JPH05251659A

Description

Die vorliegende Erfindung bezieht sich auf die Halbleitertechnologie und betrifft im spezielleren Speicherzellenkondensatoren zur Verwendung in DRAM- Anordnungen (Dynamic Random Access Memories).

Die Speicherzellen von DRAMs, die in einer Konfi guration sich schneidender Wortleitungen und Zif fernleitungen angeordnet sind, setzen sich aus zwei Hauptkomponenten zusammen: einem Feldeffekt transistor (FET) und einem Kondensator. Bei DRAM- Zellen, die einen herkömmlichen planaren Kondensa tor verwenden, wird ein viel größerer Oberflächen bereich des Chips für den planaren Kondensator als für den FET verwendet. Bei einer typischen Ausbil dung einer derartigen DRAM-Zelle werden die Wort leitungen im allgemeinen aus einer ersten Polysili ziumschicht geätzt. Ein dotierter Bereich des Siliziumsubstrats dient als untere Kondensator platte (Speicherknoten), während eine zweite Poly siliziumschicht im allgemeinen als obere Kondensa torplatte (Zellenplatte) wirkt.

Obwohl sich planare Kondensatoren im allgemeinen für die Verwendung bei DRAM-Chips bis zum Niveau von 1-Megabit als geeignet erwiesen haben, werden sie für fortschrittlichere DRAM-Generationen als unverwendbar erachtet. Da die Bauteildichte in Speicherchips zugenommen hat, hat das Schrumpfen der Zellenkondensatorgröße zu einer Anzahl von Problemen geführt. Als erstes kann die Alpha teilchen-Komponente normaler Hintergrundstrahlung zur Entstehung von Loch-Elektron-Paaren in dem Siliziumsubstrat führen, das als untere Kondensa torplatte wirkt. Dieses Phänomen führt dazu, daß eine in dem betroffenen Zellenkondensator gespei cherte Ladung rasch verlorengeht, wodurch ein "Soft-Error" entsteht. Als zweites wird das Abfra ge-Verstärker-Differenzsignal reduziert. Dies ver schlechtert die Ansprechempfindlichkeit auf Rau schen und erschwert die Ausbildung eines Abfrage- Verstärkers mit einer geeigneten Signal-Selektivi tät. Drittens muß bei der Reduzierung der Zellen kondensatorgröße die Zellen-Auffrischzeit im allge meinen verkürzt werden, wodurch häufigere Unter brechungen für allgemeine Auffrischungen erforder lich sind. Die schwierige Aufgabe eines DRAM-Kon strukteurs besteht daher in der Erhöhung oder wenigstens der Beibehaltung der Speicherzellenkapa zität bei immer geringer werdender Speicherzellen größe, ohne dabei auf Prozesse zurückzugreifen, die die Produktausbeute vermindern oder eine beträcht liche Erhöhung der Anzahl von Maskier- und Nieder schlagschritten in dem Herstellungsvorgang mit sich bringen.

Einige Hersteller von 4-Megabit-DRAMs verwenden Speicherzellenausbildungen auf der Basis von nicht- planaren Kondensatoren. Derzeit werden zwei grund legende nicht-planare Kondensatorausbildungen ver wendet: Der Grabenkondensator, der in Anlehnung an den englischen Sprachgebrauch im folgenden auch als Trench-Kondensator bezeichnet wird, und der Stapel kondensator. Bei beiden Arten von nicht-planaren Kondensatoren ist typischerweise eine beträchtlich größere Anzahl von Maskier-, Niederschlag- und Ätz schritten für ihre Herstellung als bei einem pla naren Kondensator erforderlich.

Bei einem Grabenkondensator wird Ladung in erster Linie vertikal gespeichert, im Gegensatz zu hori zontal, wie dies bei einem planaren Kondensator der Fall ist. Da Grabenkondensatoren in Gräben oder Trenches gebildet werden, die in das Substrat ge ätzt werden, unterliegt der typische Grabenkonden sator ebenso wie der planare Kondensator Soft- Errors. Außerdem besitzt das Trench-Design mehrere andere diesem innewohnende Probleme. Ein Problem besteht darin, daß ein Lecken von Ladung von Graben zu Graben auftritt, wobei dies durch einen parasi tären Transistoreffekt zwischen benachbarten Gräben bzw. Trenches verursacht wird. Ein weiteres Problem besteht in der Schwierigkeit, die Gräben während des Herstellungsvorgangs vollständig zu reinigen; falls eine vollständige Reinigung eines Grabens nicht gelingt, führt dies im allgemeinen zu einer fehlerhaften Speicherzelle.

Die Stapelkondensatorausbildung dagegen hat sich als etwas zuverlässiger und leichter herstellbar als die Trench-Ausbildung erwiesen. Da sowohl die untere als auch die obere Platte eines typischen Stapelkondensators aus einzelnen Polysilizium schichten gebildet werden, ist der Stapelkondensa tor im allgemeinen viel weniger anfällig für Soft- Errors als der planare Kondensator oder auch der Grabenkondensator. Durch Plazieren sowohl der Wort leitung als auch der Ziffernleitung unterhalb der kapazitiven Schichten sowie dadurch, daß man die untere Schicht mittels eines vergrabenen Kontakts mit dem Substrat in Berührung treten läßt, haben einige Hersteller Stapelkondensatorausbildungen geschaffen, bei denen vertikale Bereiche des Kon densators in beträchtlichem Umfang zu der Gesamt ladungspeicherkapazität beitragen. Da ein Stapel kondensator im allgemeinen nicht nur die gesamte Fläche einer Speicherzelle (einschließlich des Zugriffs-FETs der Zelle) sondern auch benachbarte Feldoxidbereiche bedeckt, ist die Kapazität im Vergleich zu der mit einer Speicherzelle des plana ren Typs erhältlichen Kapazität beträchtlich ge steigert.

Bei dem Verfahren zur Bildung des Stapelkondensa tors mit der typischen Flossen- oder Rippenkon figuration werden Polysilizium-/Nitridschichten zur Erzielung der Beabstandung der Rippen verwendet. Das Verfahren ist kompliziert und verwendet eine Vielzahl von Niederschlägen und anschließenden Ätzschritten zur Erzeugung dieser Stapelkondensa tor-Rippenstruktur.

Ein experimenteller Speicherknotenkondensator be sitzt eine Struktur mit einer doppelwandigen kro nenförmigen unteren Kondensatorplatte, wobei die Herstellung dieser Struktur mit dem Ätzen einer Öffnung in eine Zwischenschicht aus SiO₂ beginnt, um dadurch einen Kontaktbereich des Substrats frei zulegen. Polykristallines Silizium wird dann über der Oberfläche der SiO₂-Zwischenschicht und dem Kontaktbereich des Substrats aufgebracht. Als nächstes werden Bereiche aus SiO₂ angrenzend an das über Seitenwänden der Öffnungen liegende polykri stalline Silizium gebildet. Es wird dann eine zweite Schicht aus polykristallinem Silizium aufge bracht, die über den Bereichen aus SiO₂ liegt sowie über dem über dem Kontaktbereich befindlichen polykristallinen Silizium liegt und dieses kontak tiert. Der übrige Bereich der Öffnung wird mit SiO₂ gefüllt. Das über dem SiO₂ liegende polykristalline Silizium wird geätzt, und danach wird das SiO₂ geätzt. Das verbleibende polykristalline Silizium bildet die untere Kondensatorplatte eines Speicher knotenkondensators. Die untere Kondensatorplatte umfaßt also einen zweischichtigen unteren Bereich aus polykristallinem Silizium, das mit dem Substrat in Kontakt steht und vier sich von dem unteren Bereich wegerstreckende vertikale Finger aufweist.

Andere Alternativen zum Erhöhen der Kapazität be inhalten die Verwendung von Materialien mit höheren Dielektrizitätskonstanten, die Reduzierung der Dicke des Dielektrikums (Reduzierung der Distanz zwischen den Kondensatorplatten) oder die Erhöhung des Kondensatoroberflächenbereichs durch Texturie ren der Polysiliziumoberfläche.

Die vorliegende Erfindung schafft einen Kondensa tor sowie ein Verfahren zu dessen Herstellung; genauer gesagt wird ein Speicherkontaktkondensator einer DRAM-Vorrichtung geschaffen, wobei die untere Speicherknotenkondensatorplatte Wolfram- und TiN- Bereiche aufweist. Ein anfänglich ausgebildeter TiN-Bereich ist in bezug auf den Kontaktbereich des Substrats selbstausgerichtet und befindet sich mit diesem in Kontakt. Der anfänglich ausgebildete Wolframbereich wird in den TiN-Bereich eingebettet. Der Speicherkontaktkondensator gemäß der vorliegen den Erfindung macht von dem vertikalen Bereich des DRAM Gebrauch, und zwar durch Ausbilden wenigstens eines Bereichs der Speicherknotenkondensatorplatte in dem DRAM in vertikaler Richtung. Die vertikale Ausbildung erhöht die Kondensatorfläche unter gleichzeitiger Maximierung des auf einer Halblei terplatte vorhandenen Platzes.

Die Kondensatorfläche wird dadurch erhöht, daß wenigstens ein Hohlraum bzw. eine Vertiefung ge bildet wird, der bzw. die wenigstens einen oberen Bereich des Wolframs umgibt. Der Hohlraum wird durch steuerbares Ätzen von Bereichen des TiN ge bildet. Die Herstellung des Speicherkondensators ist nach dem Niederschlagen einer dielektrischen Schicht über den freiliegenden TiN- und Wolfram bereichen sowie einem zuvor gebildeten Oxidbereich abgeschlossen. Zellen-Polysilizium wird über der dielektrischen Schicht niedergeschlagen und bildet die Zellenplatte. Danach wird ein leitfähiges Mate rial in über der Zellenplatte liegender Weise niedergeschlagen und wirkt als Zellenplattenkontakt.

Bei einem ersten Ausführungsbeispiel der Erfindung werden nur eine Schicht aus TiN und eine Schicht aus Wolfram niedergeschlagen. Bei einem zweiten Ausführungsbeispiel werden wenigstens zwei weitere Schichten, von denen wenigstens eine aus TiN und wenigstens eine aus Wolfram besteht, abwechselnd niedergeschlagen. Bei dem zweiten Ausführungsbei spiel bewirkt ein Ätzen der TiN-Schichten eine in der Höhe übereinandergestapelte Rippenstruktur aus Wolfram. Die Höhe der Struktur hängt von der Anzahl der abwechselnd aufeinander folgenden Schichten sowie der Dicke der Schichten ab. Das nach dem Ätz vorgang verbliebene TiN schafft eine elektrische Verbindung zwischen den Wolframschichten sowie zwischen dem Kontaktbereich des Substrats und der zuerst niedergeschlagenen TiN-Schicht.

Eine selbstausgerichtete Öffnung, die einen Kon taktbereich des Siliziumsubstrats freilegt, wird durch Maskieren und Ätzen zuvor gebildeter Schich ten der Halbleitervorrichtung gebildet. Eine an fängliche TiN-Schicht wird in über dem freiliegen den Substrat sowie zuvor gebildeten Schichten lie gender Weise aufgebracht. Über der TiN-Schicht wird eine Wolframfüllschicht niedergeschlagen. Zu diesem Zeitpunkt können abwechselnd aufeinanderfolgende Schichten aus TiN und Wolfram niedergeschlagen werden. Ein oberer Bereich des Wolframs wird ge ätzt, wodurch eine jeden oberen Bereich der Wolframschicht umgebende Vertiefung gebildet wird. Das Wolfram und das TiN bilden die Speicherknoten kondensatorplatte. Auf dem Wolfram und dem TiN sowie den zuvor hergestellten Schichten wird eine dielektrische Schicht niedergeschlagen. Auf der dielektrischen Schicht wiederum wird Zellen-Polysi lizium niedergeschlagen, das die Zellenplatte bil det.

Die vorliegende Erfindung ermöglicht eine Verwen dung des vertikalen Bereichs einer DRAM-Vorrichtung als Speicherzelle, wodurch der Platz auf einer Halbleiterplatte in horizontaler Richtung maximiert wird und die Stapelkondensatorhöhe vor der Herstel lung von Kontakten reduziert wird. Der TiN-Ätz schritt maximiert die Zellengröße durch Erhöhen der Fläche der Speicherknotenplatte. Der Zellenplatten kontakt und die Zellenplatte sind selbstausgerich tet. Gegenüber früheren Verfahren ist ein Maskier schritt eliminiert, da keine Zellen-Polysilizium maskierung erfolgt. Das Verfahren erleichtert die effektive Verwendung einer Konfiguration mit ver grabenen Ziffernleitungen. Außerdem sind keine Bitleitungsausläufer vorhanden, wodurch die Aus beute gesteigert wird.

Bei der vorliegenden Erfindung handelt es sich um einen Speicherzellenkondensator. Zwei Ausführungs beispiele der Erfindung sind darauf gerichtet, die Speicherzellenkapazität unter Verwendung einer minimalen Anzahl von Maskierschritten zu maximie ren. Der Kondensator jeder Zelle stellt einen selbstausgerichteten Kontakt mit einem vergrabenen Kontakt innerhalb der Zelle her, während sich der Kondensator zu dem aktiven Bereich einer angrenzen den Zelle erstreckt. Die aktiven Bereiche können sich in ineinandergreifenden Spalten und nicht ineinandergreifenden Reihen oder anders ausge drückt, parallel sowie in Ausrichtung miteinander sowohl in vertikaler als auch horizontaler Richtung erstrecken. Die Reihen werden als Wortleitungen bezeichnet, und die Spalten werden als Ziffernlei tungen oder Bitstellenleitungen bezeichnet. Die aktiven Bereiche werden zur Bildung aktiver Metall- Oxid-Halbleiter-(MOS)-Transistoren verwendet, die je nach ihrem gewünschten Einsatz als NMOS- oder PMOS-FETs dotiert werden können. Bei der Erfindung handelt es sich um ein Verfahren zur Bildung eines Speicherkontaktkondensators, bei dem der vertikale Bereich der DRAM-Vorrichtung zur darin erfolgenden Bildung einer Wolfram- und TiN-Speicherknotenkon densatorplatte verwendet wird.

Bevorzugte Weiterbildungen ergeben sich aus den Unteransprüchen.

Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Dar stellungen mehrerer Ausführungsbeispiele näher erläutert. In den Zeichnungen zeigen:

Fig. 1 eine Querschnittsansicht eines Bereichs eines teilweise bearbeiteten Halbleiter wafers unter Darstellung von über einem Siliziumsubstrat liegenden Feldeffekt transistoren (FETs) und über Feldoxid liegenden Wortleitungen;

Fig. 2 eine Querschnittsansicht des Waferbe reichs der Fig. 1 nach dem Niederschlagen einer undotierten dicken Oxidschicht sowie der planaren Ausbildung derselben;

Fig. 3 eine Querschnittsansicht des Waferbe reichs der Fig. 2 nach dem Maskieren und anschließenden Ätzen der aufgebrachten Oxidschicht zur Bildung einer selbstaus gerichteten Öffnung;

Fig. 4 eine Querschnittsansicht des Waferbe reichs der Fig. 3 nach dem Maskieren von niedergeschlagenen Schichten aus Poly silizium und WSi_x;

Fig. 5 eine Querschnittsansicht des Waferbe reichs der Fig. 4 nach einem Reaktions ionenätzvorgang der niedergeschlagenen Schichten aus Polysilizium und WSi_x zur Bildung einer vergrabenen Ziffernleitung, dem Entfernen des in Fig. 5 gezeigten Photoresist, dem Niederschlagen einer dicken dotierten Oxidschicht sowie nach dem Maskieren derselben zum Definieren zukünftiger Kontaktbereiche für Speicher kontaktkondensatoren;

Fig. 6 eine Querschnittsansicht des Waferbe reichs der Fig. 5 nach einem Reaktions ionenätzvorgang der Oxidschichten zur Bildung von Öffnungen für die unteren Kondensatorplatten und der Kontaktöff nungen für periphere Kontakte sowie nach dem Entfernen des Photoresist;

Fig. 7 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 6 nach dem Nieder schlagen einer 100 nm dicken TiN-Schicht sowie einer Wolframfüllung der Öffnung;

Fig. 8 eine Querschnittsansicht des Waferbe reichs der Fig. 7 nach der planaren Aus bildung des TiN und des Wolframs zur Bildung eines Stopfens;

Fig. 9 eine Querschnittsansicht des Waferbe reichs der Fig. 8 nach einem steuerbaren und selektiven TiN-Ätzschritt;

Fig. 10 eine Querschnittsansicht des Waferbe reichs der Fig. 9 nach vollflächigen Niederschlägen einer dünnen Silizid schicht und einer dielektrischen Schicht sowie nach dem Niederschlagen von Zellen- Polysilizium, wobei über dem Zellen-Poly silizium eine Nitridschicht niederge schlagen ist;

Fig. 11 eine Querschnittsansicht des Waferbe reichs der Fig. 10 nach der Mustergebung des Speicherkondensators mittels Photo resist;

Fig. 12 eine Querschnittsansicht des Waferbe reichs der Fig. 11 nach einem Reaktions ionenätzvorgang an der Nitridschicht des Zellen-Polysiliziums, der dielektrischen Schicht und der Silizidschicht sowie nach dem Entfernen des Photoresist, wobei außerdem die Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums und Silizids dargestellt ist;

Fig. 13 eine Querschnittsansicht des Waferbe reichs der Fig. 12 nach dem Nieder schlagen einer leitfähigen Schicht sowie nach der nicht-kritischen Mustergebung der Zellenanordnung;

Fig. 14 eine Querschnittsansicht des Waferbe reichs der Fig. 13 nach einem Reaktions ionen-Metallätzschritt der leitfähigen Schicht sowie nach dem Entfernen des Photoresistmusters;

Fig. 15 eine Querschnittsansicht eines Teils des Waferbereichs der Fig. 6 nach abwechselnd aufeinanderfolgenden Niederschlägen von TiN und Wolfram;

Fig. 16 eine Querschnittsansicht des Waferbe reichs der Fig. 15 nach dem Maskieren und einem Reaktionsionenätzvorgang an den abwechselnd aufeinanderfolgenden Nieder schlägen;

Fig. 17 eine Querschnittsansicht des Waferbe reichs der Fig. 16 nach einem selektiven und steuerbaren Ätzvorgang an den TiN- Schichten sowie nach dem Entfernen des Photoresist;

Fig. 18 eine Querschnittsansicht des Waferbe reichs der Fig. 17 nach vollflächigen Niederschlägen einer dünnen Silizid schicht und eines Dielektrikums sowie nach dem Niederschlagen von Zellen-Poly silizium wobei auf dem Zellen-Polysili zium eine Nitridschicht niedergeschlagen wird;

Fig. 19 eine Querschnittsansicht des Waferbe reichs der Fig. 18 nach der Mustergebung des Speicherkondensators mittels Photo resist;

Fig. 20 eine Querschnittsansicht des Waferbe reichs der Fig. 19 nach einem Reaktions ionenätzvorgang an der Nitridschicht, dem Zellen-Polysilizium, der dielektrischen Schicht und der Silizidschicht sowie nach dem Entfernen des Photoresist, wobei außerdem die Oxidation des während des Ätzvorgangs freiliegenden Polysiliziums und Silizids dargestellt ist;

Fig. 21 eine Querschnittsansicht des Waferbe reichs der Fig. 20 nach dem Niederschla gen einer leitfähigen Schicht sowie nach der nicht-kritischen Mustergebung der Zellenanordnung; und

Fig. 22 eine Querschnittsansicht des Waferbe reichs der Fig. 21 nach einem Reaktions ionen-Metallätzvorgang an der leitfähigen Schicht sowie nach dem Entfernen des Photoresistmusters.

Die Verfahrensschritte der vorliegenden Erfindung sind in den Fig. 1 bis 18 dargestellt. Dabei beziehen sich die Fig. 1 bis 6 auf beide Ausfüh rungsbeispiele der Erfindung. Die Fig. 7 bis 14 beziehen sich dann auf das erste Ausführungsbei spiel und die Fig. 15 bis 22 auf das zweite Ausführungsbeispiel.

Unter Bezugnahme auf Fig. 1 ist eine Querschnitts ansicht von zwei im Herstellungsverfahren befindli chen DRAM-Zellen nach einer herkömmlichen lokalen Oxidation von Silizium (die im folgenden auch LOCOS als Abkürzung für local oxidation of silicon bezeichnet wird) oder nach einer speziellen LOCOS- Bearbeitung dargestellt, wodurch im wesentlichen planare Feldoxidbereiche 1 (gebildet unter Verwen dung eines modifizierten LOCOS-Verfahrens) sowie zukünftige aktive Bereiche 2 (bei denen es sich um die nicht durch Feldoxid bedeckten Zonen des Sub strats handelt) auf einem Siliziumsubstrat 3 gebil det werden. Vor der Bildung des Feldoxids läßt man eine dielektrische Schicht 4 aus Siliziumoxid unter Wärmeeinwirkung aufwachsen. Bei den dargestellten Zellen handelt es sich um zwei aus einer Vielzahl von Zellen, die gleichzeitig hergestellt werden und eine Speicheranordnung bilden. Nach der Bildung des Feldoxidbereichs 1 der dielektrischen Schicht 4 werden eine erste leitfähig dotierte Polysili ziumschicht 10, eine Metallsilizidschicht (WSi_x) 15, eine Oxidschicht 16 und eine dicke Nitrid schicht 20 aufgebracht. Die dicke Nitridschicht 20 dient als Ätzstopp während des Ätzens des vergrabe nen Kontakts des Speicherknotens, wodurch eine Selbstausrichtung ermöglicht wird. Die Schichten werden zur Bildung von Wortleitungen 21 sowie N- Kanal-Feldeffekttransistoren 22 in ein Muster gebracht sowie geätzt. Die Polysiliziumschicht 10 bildet die Gatebereiche der FETs und ist durch die dielektrische Schicht 4 von schwach dotierten Source-Drain-Bereichen 25 isoliert. Die schwach do tierten Bereiche 25 werden durch Implantieren von Phosphor erzeugt. Durch das Niederschlagen, die Verdichtung und einen Reaktionsionenätzvorgang einer Abstandsschicht aus Siliziumdioxid sind Haupt-Abstandselemente 35 gebildet worden, die versetzt zu einer Arsen-Implantation angeordnet sind, welche zur Schaffung von stark dotierten Source-/Drain-Bereichen 30 verwendet worden ist. Die Haupt-Abstandselemente 35 isolieren die Wort leitungen und die FETs gegenüber nachfolgenden Ziffernleitungs- und Kondensatorherstellungsvorgän gen. Die Wortleitungen werden letztendlich mit peripheren Kontakten verbunden. Die peripheren Kontakte befinden sich am Ende der Anordnung und sind dazu ausgelegt, eine elektrische Verbindung mit peripheren Schaltungseinrichtungen herzustel len.

Nach dem Reaktionsionenätzvorgang erfolgt eine Durchgreifverbesserungs-Implantation zum Verbessern der Durchbruchspannung von Drain zu Source, wenn V_Gate = 0 Volt beträgt, sowie zum Reduzieren des Leckens unter dem Schwellenwert. Das Gateoxid 4 bleibt intakt und das Feldoxid wird nicht geätzt.

Die Bildung der FETs 22 und der Wortleitungen 21 in der vorstehend erläuterten Weise ist zwar bevor zugt, jedoch sind auch andere Herstellungsverfahren möglich und vielleicht ebenso gut durchführbar. Die nachfolgenden Schritte stellen die Verfahrensweisen gemäß den beiden Ausführungsbeispielen der vorlie genden Erfindung dar.

In Fig. 2 wird eine konforme Schicht aus undotier tem Oxid 40 in einem vollflächigen Niederschlag aufgebracht, so daß sie die Speicherknotenbereiche füllte und über dem FETs 22 und den Wortleitungen 21 liegt. Das Oxid ist undotiert, um ein Herausdif fundieren von Dotierstoff aus dem Oxid 40 zu den dotierten Bereichen des Substrats auf ein Minimum zu reduzieren. Das Oxid wird zur Schaffung einer gleichmäßige Höhe planar ausgebildet.

In Fig. 3 wird ein Photoresist-Ziffernleitungskon takt 45 als Ätzmaske zur Schaffung einer Öffnung 50 verwendet, in der später vergrabene Ziffernleitun gen hergestellt werden. Die Nitridschichten 20 und die Haupt-Abstandselemente 35 schützen die Tran sistor-Polysiliziumschicht 10 gegenüber dem zur Bildung der Öffnung 50 verwendeten Reaktionsionen- Oxidätzvorgang. Der durch die Nitridschichten 20 und die Haupt-Abstandselemente 35 gebildete Schutz bewirkt eine Selbstausrichtung der Öffnung.

In Fig. 4 ist das in Fig. 3 dargestellte Photo resist entfernt worden, und über den zuvor gebilde ten Strukturen erfolgt ein vollflächiger Nieder schlag von Polysilizium 55, worauf wiederum ein vollflächiger Niederschlag von Verbindungsmaterial 60 aus Wsi_x oder TiN erfolgt. Der als Ziffernlei tung definierte Bereich wird mit Photoresist 65 maskiert.

In Fig. 5 werden das unmaskierte Polysilizium 55 und das unmaskierte Verbindungsmaterial 60 einem Reaktionsionenätzvorgang unterzogen, um diese von über den Speicherknotenbereichen 70 sowie von über der Oberseite des Polysiliziums für die Wortleitun gen 21 zu entfernen. Das nach dem Ätzvorgang ver bleibende Polysilizium 55 und Verbindungsmaterial 60 bildet die Ziffernleitung 66. Das Verbindungs material 60 besitzt einen relativ niedrigen Wider stand im Vergleich zu dem Widerstand der Polysili ziumschicht 55. Der geringere Widerstand des Verbindungsmaterials 60 führt zu einer Reduzierung des Gesamtwiderstands der Ziffernleitung 66. Die Ziffernleitungen werden letztendlich mit peripheren Kontakten verbunden. Die peripheren Kontakte be finden sich an dem Ende der Anordnung und sind dazu ausgelegt, eine elektrische Verbindung mit peri pheren Schaltungseinrichtungen herzustellen.

Das in Fig. 4 gezeigte Photoresist 65 wird dann entfernt. Auf der Struktur der Fig. 5 erfolgt ein vollflächiger Niederschlag einer dicken dotierten Schicht aus Borophosphosilikatglas-(BPSG-)Oxid 75. Die dicke Oxidschicht 75 wird derart niedergeschla gen, daß sie im wesentlichen die gewünschte Höhe eines Kernbereichs des Speicherkondensators defi niert. Nach der entweder mechanisch oder chemisch erfolgenden planaren Ausbildung wird das dicke Oxid mit einem Photoresistmuster 80 maskiert, um dadurch in den zuvor gebildeten Strukturen die zukünftigen Öffnungen für zukünftige Speicherkondensatoren zu definieren. Durch das planare Ausbilden des dicken Oxids 75 werden Bitleitungsausläufer eliminiert. Das Photoresistmuster 80 kann auch als Kontakt schichtmuster für periphere Kontakte verwendet werden, wodurch eine Maske, und zwar eine Maske für vergrabene Kontakte, eliminiert wird. In diesem Fall würden die Öffnungen auch in den Randbereich der DRAM-Vorrichtung geätzt werden.

In Fig. 6 werden die Oxidschichten 40 und 75 einem Reaktionsionenätzvorgang unterzogen, um dadurch Öffnungen 81 zu bilden und die Kontaktbereiche 82 des Substrats freizulegen. Nach dem Ätzen wird das in Fig. 5 gezeigte Photoresist 80 entfernt.

Fig. 7 zeigt einen Teil des in Fig. 6 gezeigten Waferbereichs. In Fig. 7 ist auf einen TiN-Nieder schlag 85 ein Wolfram-Füllniederschlag 90 ausge führt worden. Der TiN-Niederschlag besitzt ty pischerweise eine Dicke, die 100 nm entspricht. Eine Vertiefung bzw. ein Hohlraum mit einer ent sprechenden Dicke ist zur Aufnahme von Dielektri kum- und Zellen-Polysilizium-Niederschlägen in der Lage.

Bei TiN handelt es sich um ein Diffusionsbarrieren metall, das eine Diffusionsbarriere zwischen dem N⁺-Übergang und dem Wolfram schafft. Außerdem schafft das TiN einen niedrigen Kontaktwiderstand ohne Beschädigung des Kontaktbereichs des Sub strats. Die TiN-Schicht 85 wird zuerst niederge schlagen, da sie sich gleichmäßig verteilen und mit den zuvor hergestellten Bereichen kontaktieren läßt sowie ein gutes Kontaktmedium für die anschließende Wolfram-Füllung 90 schafft. Das TiN 85 schafft auch eine elektrische Verbindung zwischen den Kontaktbe reichen 82 des Substrats und dem Wolfram 90. Es ist möglich, das TiN gegen andere Diffusions barrierenmaterialien mit ähnlichen Eigenschaften auszutauschen.

Wolfram ist ein äußerst leitfähiges hitzebeständi ges Metall, das hohen Temperaturen im Bereich von 600°C bis 900°C standhalten kann. Dies ist notwen dig, da nachfolgend eine Polysiliziumschicht nie dergeschlagen wird. Das Niederschlagen des Poly siliziums erfolgt typischerweise bei einer Tempera tur nahe 650°C. Das Wolfram kann durch andere hitzebeständige Metalle ersetzt werden, wie z. B. WSi_x, Titan und Titansilizid. Es ist vorstellbar, daß im Verlauf der technischen Entwicklung nach der Wolframaufbringung erfolgende Verarbeitungsschritte bei höheren oder niedrigeren Temperaturen ausge führt werden können. Die Temperatur-Parameter sind entscheidend für die Eignung des hitzebeständigen Metalls und reflektieren die derzeitige Verfahrens weise. Da sich jedoch die Temperatur-Parameter im Verlauf der technischen Entwicklung des Verfahrens verändern können, können sich die bei dem Verfahren zu verwendenden hitzebeständigen Metalle in ent sprechender Weise verändern.

Das Wolfram 90 und das TiN 85 sind in Fig. 8 nach einem mechanischen Ätzvorgang gezeigt, um dadurch eine planare Ausbildung des Wolframs 90, des TiN 85 und des dicken Oxids 75 zu erzielen.

TiN läßt sich über Wolfram selektiv ätzen. In Fig. 9 wird das TiN 85 in steuerbarer Weise geätzt, und zwar unter Verwendung eines sogenannte "Piranha"- Ätzvorgangs (der entweder naß oder mittels Dampf erfolgt), in einer derartigen Weise, daß Gräben 86 gebildet werden, während ein Bereich des TiN 85 zum Kontaktieren des Kontaktbereichs 82 des Substrats 3 erhalten bleibt. Jegliche bereits hergestellten peripheren Kontakte müssen während des "Piranha"- Ätzvorgangs durch eine Maske geschützt werden. Die Gräben 86 besitzen jeweils eine Breite von ca. 100 nm und erstrecken sich über eine Distanz von ca. 2 µm von der Oberseite des Wolframs nach unten. Der verbliebene Bereich des TiN 85 umschließt einen un teren Bereich des Wolframs 90. Das auf diese Weise ausgebildete TiN 85 und Wolfram 90 bilden die un tere Kondensatorplatte 95. Die Gräben 86 erhöhen die Größe der Speicherknotenplatte und steigern somit die Kapazität.

In Fig. 10 wird eine dünne Polysiliziumschicht 114 voll flächig über den freiliegenden Bereichen des Oxids 75, des TiN 85 und des Wolfram 90 aufge bracht. Die Polysiliziumschicht 114 besitzt typi scherweise eine Dicke von ca. 5 nm und bildet eine Siliziumoberfläche, auf der eine dünne dielektri sche Schicht 115, die typischerweise eine Dicke von ca. 10 nm aufweist, vollflächig niederzuschlagen ist. Bei der dielektrischen Schicht handelt es sich typischerweise um Siliziumnitrid, obwohl auch an dere dielektrische Materialien, wie z. B. Silizium dioxid, ebensogut verwendbar sind. Nach dem Nieder schlagen von Siliziumnitrid kann eine wahlweise Naß-Wärmebehandlung durchgeführt werden, um das Silizium in Nadellöchern des Nitrids zu oxidieren. Die Naß-Wärmebehandlung verbessert die dielektri schen Durchbrucheigenschaften des auf diese Weise gebildeten Kondensators. Bei dem Dielektrikum han delt es sich typischerweise um Siliziumnitrid. Eine dicke Zellen-Polysiliziumschicht 120 wird über der dielektrischen Schicht niedergeschlagen und füllt die zuvor gebildeten Gräben 86 vollständig aus. Die dicke Zellen-Polysiliziumschicht 120 wird einer an Ort und Stelle erfolgenden Phosphor-Diffusionsdo tierung unterzogen, um ihren spezifischen Wider stand zu vermindern. Die Zellen-Polysilizium schicht 120 bildet die Zellenplatte. Zum Schützen der Zellen-Polysiliziumschicht 120 während nachfol gender Oxidationsschritte des Herstellungsverfah rens wird eine dünne Schicht aus oxidationsbestän digem Siliziumnitrid 125 vollflächig über der dicken Zellen-Polysiliziumschicht 120 aufgebracht.

Die Zellen-Polysiliziumschicht wird nur innerhalb des Speicherkondensators mittels einer Photoresist maske 130 in ein Muster gebracht, wie dies in Fig. 11 gezeigt ist.

In Fig. 12 werden die Polysiliziumschicht 114, die Zellen-Polysiliziumschicht 120, die dielektrische Schicht 115 sowie die Nitridschicht 125 in den unmaskierten Bereichen einem Reaktionsionenätzvor gang unterzogen, und das in Fig. 11 gezeigt Photo resist 130 wird entfernt. Danach läßt man Oxid 135 wachsen, um die Seiten der Polysiliziumschichten 114 und 120 in isolierender Weise abzudichten.

In Fig. 13 wird die in Fig. 12 gezeigte Nitrid schicht 125 in einem Reaktionsionenätzvorgang ge ätzt und es wird eine Schicht 140 aus leitfähigem Material niedergeschlagen, wobei das leitfähige Material als Zellen-Polysilizium-Zwischenverbindung wirkt und eine Zellen-Polysiliziummaske eliminiert. Bei dem leitfähigem Material 140 handelt es sich vorzugsweise um ein Metall, wie z. B. Aluminium, Wolfram, Al/Si/Cu oder eine andere Aluminium /Kupferlegierung. Diese Schicht 140 aus leitfähigem Material wird typischerweise in der gesamten Schal tungsperipherie verwendet. Zum Erhalten des leit fähigen Materials auf sowie in Berührung mit Be reichen der Zellen-Polysiliziumschicht 120 wird das leitfähige Material 140 durch ein Photoresist 145 in einem nicht-kritischen Ausrichtungsmuster über der Zellenanordnung maskiert, um eine Verbindung mit dem gesamten Zellen-Polysilizium über dem Speicherknoten herzustellen. Da das Zellen-Poly silizium mit dem Speicherknoten-Polysiliziummuster ausgerichtet ist, wird ein Zellen-Polysilizium- Maskierschritt eliminiert.

In Fig. 14 ist das unmaskierte leitfähige Material 140 einem Reaktionsionen-Metallätzvorgang unterzo gen worden und das in Fig. 13 gezeigte Photoresist 145 entfernt worden, wonach die Fertigung des Speicherkondensators 150 abgeschlossen ist. Die untere Kondensatorplatte 95 des Speicherkondensa tors 150 beinhaltet den Wolframbereich 90 und den Titannitridbereich 85. Die Zellenplatte umfaßt die dicke Polysiliziumschicht 120. Das leitfähige Material 140 schafft eine elektrische Verbindung zwischen den Zellenplatten der nach dem Verfahren gemäß dem ersten Ausführungsbeispiel hergestellten Kondensatoren 150. Die Zellenplatte und die Spei cherknotenkondensatorplatte sind durch die dielek trische Schicht 115 voneinander getrennt und iso liert.

Die Verfahrensschritte des zweiten Ausführungsbei spiels der Erfindung sind mit den Verfahrensschrit ten des ersten Ausführungsbeispiels für die unter Bezugnahme auf die Fig. 1 bis 6 beschriebenen Schritte identisch. Bei dem zweiten Ausführungsbei spiel der Erfindung erfolgt in den in Fig. 6 gebil deten Öffnungen 82 ein Niederschlagen abwechselnd aufeinander folgender Schichten aus TiN 160 und Wolfram 165, wie dies in Fig. 15 gezeigt ist, die einen Teil des in Fig. 6 gezeigten Waferbereichs darstellt. Dabei handelt es sich bei dem ersten Niederschlag 166 um TiN und bei dem letzten Nieder schlag 167 um Wolfram. Die Gesamtzahl der Schichten läßt sich zwar wählen, doch es werden wenigstens zwei Wolframschichten und wenigstens zwei TiN- Schichten verwendet.

In Fig. 16 wird der Speicherknoten durch Maskieren der abwechselnd aufeinander folgenden Schichten mit einem Photoresistmuster 170 maskiert. Die abwech selnd aufeinander folgenden Schichten werden dann einem Reaktionsionenätzvorgang unterzogen.

In Fig. 17 ist das in Fig. 16 gezeigte Photoresist muster 170 entfernt, und die Herstellung des Spei cherknotens wird abgeschlossen durch selektives und steuerbares Ätzen des TiN unter Verwendung eines "Piranha"-Ätzvorgangs (der entweder naß oder mit tels Dampf erfolgt), um dadurch Wolframfinger 175 zu bilden, die sich von dem nach dem Ätzvorgang verbliebenen TiN 160 im wesentlichen senkrecht wegerstrecken. Jegliche bereits hergestellten peripheren Kontakte müssen während des "Piranha"- Ätzvorgangs durch eine Maske geschützt werden. Unter einem "Piranha"-Ätzvorgang versteht man ein Ätzverfahren, bei dem es sich bei der Ätzlösung um eine Lösung aus Wasserstoffperoxid plus Schwefel säure handelt. Die Finger divergieren und sind über dem Oxid 75 in einer parallelen Konfiguration in der Höhe übereinandergestapelt. Die Gesamthöhe des Stapelbereichs des Speicherknotens hängt von der Anzahl der niedergeschlagenen Schichten sowie von der Dicke der Schichten ab.

In Fig. 18 wird eine dünne Polysiliziumschicht 180, deren Dicke typischerweise 5 nm beträgt, über allen freiliegenden Flächen aufgebracht. Die Polysili ziumschicht 180 bildet eine Siliziumoberfläche für einen anschließend erfolgenden Niederschlag eines Dielektrikums. Eine dünne dielektrische Schicht 181, bei der es sich um Siliziumnitrid handelt, wird über dem Polysilizium 180 aufgebracht. Die dielektrische Schicht 181 besitzt typischerweise von 10 nm. Anschließend an die Aufbringung der dielektrischen Schicht 181 kann eine wahlweise Naß- Wärmebehandlung erfolgen, um das Silizium in Nadel löchern des Nitrids zu oxidieren. Auf der dielek trischen Schicht wird eine Zellen-Polysilizium schicht 185 niedergeschlagen. Die Zellen-Polysili ziumschicht 185 wird zur Reduzierung ihres spezifi schen Widerstands einer an Ort und Stelle erfolgen den Phosphor-Diffusionsdotierungsimplantation unterzogen. Zum Schützen der dicken Zellen-Polysi liziumschicht 185 während nachfolgender Oxi dationsschritte des Herstellungsvorgangs wird eine dünne Schicht aus oxidationsbeständigem Siliziumni trid 190 vollflächig über der dicken Zellen-Polysi liziumschicht 185 niedergeschlagen.

Die Zellen-Polysiliziumschicht wird nur innerhalb des Speicherkondensators mittels einer Photoresist maske 200 in ein Muster gebracht, wie dies in Fig. 19 gezeigt ist.

In Fig. 20 werden die Polysiliziumschicht 180, die Zellen-Polysiliziumschicht 185, die dielektrische Schicht 181 und die Nitridschicht 190 in den unmas kierten Bereichen einem Reaktionsionenätzvorgang unterzogen, und das in Fig. 19 gezeigte Photoresist 200 wird entfernt. Danach läßt man Oxid 195 auf wachsen, um die Seiten der Polysiliziumschichten 180 und 185 in isolierender Weise abzudichten.

In Fig. 21 wird die in Fig. 20 gezeigte Nitrid schicht 190 einem Reaktionsionenätzvorgang unterzo gen, und es wird eine Schicht 200 aus leitfähigem Material niedergeschlagen, wobei das leitfähige Material als Zellen-Polysilizium-Zwischenverbindung wirkt und eine Zellen-Polysiliziummaske eliminiert. Bei dem leitfähigen Material 200 handelt es sich vorzugsweise um ein Metall wie z. B. Aluminium, Wolfram, Al/Si/Cu oder um eine andere Aluminium /Kupferlegierung. Diese Schicht 260 auch leitfähi gem Material wird typischerweise für die gesamte Schaltungsperipherie verwendet. Zum Erhalten des leitfähigen Materials auf sowie in Berührung mit Bereichen der Zellen-Polysiliziumschicht 185 wird das leitfähige Material 200 durch ein Photoresist 210 in einem nicht-kritischen Ausrichtungsmuster über der Zellenanordnung maskiert, um eine Verbin dung mit dem gesamten Zellen-Polysilizium über dem Speicherknoten herzustellen. Da das Zellen-Polysi lizium mit dem Speicherknoten-Polysilizium ausge richtet ist, wird ein Polysilizium-Maskierschritt eliminiert.

In Fig. 22 ist das unmaskierte leitfähige Material 260 einem Reaktionsionen-Metallätzvorgang unterzo gen worden, das in Fig. 21 gezeigte Photoresist 210 ist entfernt worden, und die Herstellung des Spei cherkondensators 225 ist damit abgeschlossen. Die untere Kondensatorplatte 175 der Speicherkondensa toren 225 umfaßt den Wolframbereich 165 und den Titannitridbereich 160. Die Zellenplatte umfaßt die dicke Zellen-Polysiliziumschicht 185. Das leitfähi ge Material 200 schafft eine elektrische Verbindung zwischen den Zellenplatten der gemäß dem zweiten Ausführungsbeispiel der Erfindung hergestellten Kondensatoren 225. Die Zellenplatte und die Spei cherknotenkondensatorplatte sind durch die dielek trische Schicht 181 elektrisch voneinander iso liert. Zu diesem Zeitpunkt kann das Zellen-Poly silizium maskiert und geätzt werden, und wie bei dem ersten Ausführungsbeispiel kann ein leitfähiges Material zur Herstellung der Zellen-Polysilizium- Zwischenverbindung niedergeschlagen werden.

Die vorliegende Erfindung gestattet die Verwendung des vertikalen Bereichs einer DRAM-Vorrichtung als Speicherzelle, wodurch der vorhandene Platz auf einer Halbleiterplatte in horizontaler Richtung auf ein Maximum gebracht wird und die Stapelkondensa torhöhe vor der Herstellung von Kontakten reduziert wird. Steuerbares Ätzen des TiN führt zu einer Erhöhung der Kondensatorfläche sowie der Kapazität. Gegenüber früheren Verfahren wird ein Maskier schritt eliminiert, da keine Zellen-Polysilizium maskierung erfolgt. Die Steigerung der Kapazität wird somit unter Verwendung einer minimalen Anzahl von Maskierschritten sowie eines minimalen Oberflä chenbereichs der DRAM-Vorrichtung bewerkstelligt.

Das erfindungsgemäße Verfahren erleichtert auch die effektive Verwendung einer Konfiguration mit ver grabenen Ziffernleitungen. Es sind keine Ziffern leitungsausläufer vorhanden, wodurch die Ausbeute gesteigert wird.

Obwohl in der vorstehend beschriebenen Weise das erste Ausführungsbeispiel der Erfindung für 4-Mega bit bis 64-Megabit-DRAMs verwendbar ist und das zweite Ausführungsbeispiel typischerweise bei DRAMs mit bis zu 256-Megabit-DRAM-Zellen verwendet wird, ist das erfindungsgemäße Verfahren nicht auf diese Anwendungen beschränkt.

Bei der Kondensatorherstellung gemäß den bevorzug ten Ausführungsbeispielen wird zwar polykristalli nes Silizium verwendet, jedoch versteht es sich, daß auch amorphes und monokristallines Silizium verwenden werden können.

Claims

1. Verfahren zum Bilden wenigstens eines Konden sators in einer Halbleitervorrichtung, gekennzeichnet durch folgende Schritte:

a) Bilden einer dielektrischen Isolier-Zwischen schicht (40, 75) derart, daß sie über zuvor gebildeten Halbleiterstrukturen sowie einem Substrat (3) der Halbleitervorrichtung liegt;
b) planares Ausbilden der Zwischenschicht (40, 75);
c) Ätzen einer Öffnung (81) in die Zwischen schicht zum Freilegen eines Kontaktbereichs (82) des Substrats;
d) vollflächiges Niederschlagen einer ersten Schicht aus Diffusionsbarrierenmaterial (85, 160) auf der geätzten Zwischenschicht (40, 75), dem Kontaktbereich (82) und den während des Ätzens freiliegenden, zuvor gebildeten Strukturen, wobei das Niederschlagen in einer ausreichenden Weise erfolgt, so daß eine Substratschädigung auf ein Minimum reduziert ist, wobei das Diffusionsbarrierenmaterial einen im wesentlichen niedrigen Kontaktwider stand aufweist und das Niederschlagen in einer zum Reduzieren von Dioden-Kriechver lusten auf ein Minimum ausreichenden Weise erfolgt und wobei die erste Schicht aus Diffusionsbarrierenmaterial (85, 60) eine bestimmte Dicke aufweist und eine diese Dicke aufweisende Vertiefung zur Aufnahme von Nie derschlägen aus einem dielektrischen Material und einem leitfähigen Material ausgelegt ist;
e) Niederschlagen eines hitzebeständigen Metalls (90, 165) in über der Schicht aus Diffusions barrierenmaterial (85, 160) liegender Weise;
f) Definieren eines Bereichs zur Bildung des Kondensators;
g) steuerbares und selektives Ätzen des Diffu sionsbarrierenmaterials (85, 160) zur Bildung einer Öffnung (86) mit einer der Dicke des Diffusionsbarrierenmaterials entsprechenden Dicke, wobei ein Bereich des Diffusions barrierenmaterials (85, 60) in über dem Kon taktbereich (3) liegender Weise sowie einen unteren Bereich des hitzebeständigen Metalls (90, 165) umschließender Weise erhalten bleibt und wobei das Ätzen einen oberen Bereich des hitzebeständigen Metalls (90, 165) freilegt, und wobei das Diffusionsbarrierenmaterial (85, 160) und das hitzebeständige Metall (90, 165) eine erste Kondensatorplatte bilden;
h) vollflächiges Niederschlagen einer dielektri schen Schicht (115, 181) auf dem hitzebe ständigen Metall (90, 165), der Zwischen schicht (40, 75), dem Diffusionsbarrierenma terial (85, 160) sowie den zuvor gebildeten Strukturen; und
i) vollflächiges Niederschlagen einer leitfähigen Schicht (120, 185) in über der dielektrischen Schicht (115, 181) liegender Weise, wobei die leitfähige Schicht (120, 185) eine zweite Kondensatorplatte bildet und die dielektrische Schicht (115, 181) zum elektrischen Isolieren der ersten und der zweiten Kondensatorplatte voneinander ausgelegt ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß das Definieren eines Bereichs zur Bildung des Kondensators das planare Ausbilden des Diffusionsbarrierenmaterials (85) und des hitzebeständigen Materials (90) planar zu der Zwischenschicht (75) umfaßt.

3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das Definieren eines Bereichs zur Bildung des Kondensators weiterhin folgende Schritte umfaßt:

a) Mustergebung des Diffusionsbarrierenmaterials (160) und des hitzebeständigen Metalls (165) mittels Photoresist (170) in für die Kondensa torbildung reservierten Bereichen;
b) anisotropes Ätzen des Diffusionsbarrierenmate rials (160) und des hitzebeständigen Metalls (165) in einer derartigen Weise, daß das Dif fusionsbarrierenmaterial (160) und das hitze beständige Metall (165) in den für die Konden satorbildung reservierten Bereichen erhalten bleiben; und
c) Entfernen des Photoresist (170).

4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß einander abwechselnde Schichten (160, 165) abwechselnd aufeinander fol gend niedergeschlagen werden, bei denen es sich um wenigstens zwei Schichten aus dem Diffusions barrierenmaterial (160) sowie um wenigstens eine Schicht aus dem hitzebeständigen Metall (165) handelt.

5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Freilegen des obe ren Bereichs des hitzebeständigen Metalls (165) die Bildung von Fingern (175) in dem oberen Bereich des hitzebeständigen Metalls (165) als Ergebnis des selektiven Ätzvorgangs des Diffusionsbarrierenmate rials (160) umfaßt, wobei sich die Finger (175) im wesentlichen senkrecht zu dem nach dem Ätzvorgang verbliebenen Diffusionsbarrierenmaterial (160) erstrecken und die Finger von einem Zentrum der Öffnung (86) weg in eine Position divergieren, in der sie im wesentlichen parallel zu sowie in der Höhe über den zuvor gebildeten Strukturen liegend angeordnet sind und wobei das leitfähige Material (185) jeden einzelnen Finger (175) umhüllt.

6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß das Niederschlagen der leitfähigen Schicht (120, 185) weiterhin folgende Schritte beinhaltet:

a) Niederschlagen einer Polysiliziumschicht; und
b) Unterziehen der Polysiliziumschicht einer an Ort und Stelle erfolgenden Phosphor-Diffu sionsdotierung.

7. Verfahren nach einem der Ansprüche 1 bis 6, gekennzeichnet durch folgende Schritte:

a) Mustergebung der Zwischenschicht (75, 40) mittels eines Kontakt-Photoresistmusters (80) vor dem Ätzen der Öffnung in die Zwischen schicht (75, 40), wobei das Kontakt-Photo resistmuster (80) auch zur Mustergebung peri pherer Kontakte verwendet wird;
b) Entfernen des Photoresistmusters (80) nach dem Ätzschritt; und
c) Schützen der peripheren Kontakte während des Ätzens des Diffusionsbarrierenmaterials.

8. Verfahren nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Bildung der Zwischenschicht (40, 75) das Niederschlagen einer ersten Oxidschicht (40) sowie das Niederschlagen einer zweiten Oxidschicht (75) in über der ersten Oxidschicht liegender Weise umfaßt.

9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß eine dünne Polysili ziumschicht (114, 180) auf dem Diffusionsbarrieren material (85, 160), der hitzebeständigen Metall schicht (90, 165), der Zwischenschicht (40, 75) und den zuvor gebildeten Strukturen niedergeschlagen wird, wobei durch das Niederschlagen eine Silizium oberfläche zur Aufnahme des vollflächigen Nieder schlags der dielektrischen Schicht (115, 181) ge bildet wird.

10. Verfahren zur Bildung einer Mehrzahl von Kon densatoren in einer Halbleitervorrichtung, gekennzeichnet durch folgende Schritte:

a) Erzeugen einer Zwischenschicht (40, 75) in einer derartigen Weise, daß sie über zuvor gebildeten Halbleiterstrukturen und einem Substrat (3) der Halbleitervorrichtung liegt;
b) Maskieren der Zwischenschicht (40, 75) mit einem Kontakt-Photoresistmuster (80), wobei durch das Maskieren selbstausgerichtete Be reiche (70) zur Bildung der mehreren Kondensa toren definiert werden und das Kontakt-Photo resistmuster (80) auch zur Mustergebung peri pherer Kontakte verwendet wird;
c) Ätzen der Zwischenschicht (40, 75) zum Freile gen eines Kontaktbereichs (82) des Substrats (3) sowie zur Bildung einer Öffnung (81) in der Zwischenschicht (40, 75);
d) Entfernen des Photoresistmusters (80);
e) Niederschlagen einer Schicht aus Diffusions barrierenmaterial (85, 160) auf der Zwischen schicht (40, 75), den zuvor gebildeten Struk turen und dem Kontaktbereich (82), wobei das Niederschlagen der Schicht aus Diffusions barrierenmaterial (85, 160) in einer aus reichenden Weise erfolgt, so daß eine Substratschädigung auf ein Minimum reduziert ist, wobei das Diffusionsbarrierenmaterial (65, 160) einen im wesentlichen niedrigen Kontaktwiderstand aufweist und das Nieder schlagen Dioden-Kriechverluste auf ein Minimum reduziert, und wobei die Schicht aus Diffusionsbarrierenmaterial (85, 60) eine bestimmte Dicke aufweist und eine diese Dicke aufweisende Vertiefung zur Aufnahme von Niederschlägen aus einem dielektrischen Mate rial und Polysilizium ausgelegt ist;
f) Niederschlagen eines hitzebeständigen Metalls (90, 165) in über der Schicht aus Diffusions barrierenmaterial (85, 160) liegender Weise;
g) Definieren von Bereichen zur Bildung der meh reren Kondensatoren;
h) steuerbares und selektives Ätzen des Diffu sionsbarrierenmaterials (85, 160) zur Bildung einer Öffnung (86) mit einer der Dicke des Diffusionsbarrierenmaterials (85, 160) ent sprechenden Dicke, wobei ein Bereich des Dif fusionsbarrierenmaterials (85, 160) in über dem Kontaktbereich (82) liegender sowie einen unteren Bereich des hitzebeständigen Metalls (90, 165) umschließender Weise erhalten bleibt und beim Ätzen ein oberer Bereich des hitzebe ständigen Metalls (90, 165) freigelegt wird, wobei das Diffusionsbarrierenmaterial (85, 160) und das hitzebeständige Metall (90, 165) erste Kondensatorplatten für die mehreren Kondensatoren bilden und wobei das Ätzen zum Freilegen von Bereichen der Zwischenschichten (40, 75), der zuvor gebildeten Strukturen, des Diffusionsbarrierenmaterials (85, 160) sowie des hitzebeständigen Metalls (90, 165) ausge legt ist;
i) Schützen der peripheren Kontakte während des Ätzens des Diffusionsbarrierenmaterials (85, 160);
j) Niederschlagen einer im wesentlichen dünnen Schicht aus Silizid (114, 180) in über den freiliegenden Bereichen liegender Weise;
k) Niederschlagen einer dielektrischen Schicht (115, 181) in über der dünnen Schicht aus Silizid (114, 180) liegender Weise;
l) Durchführung einer Naß-Wärmebehandlung;
m) Niederschlagen einer Akzeptorschicht (120, 185) in über der dielektrischen Schicht (115, 181) liegender Weise;
n) Dotieren der Akzeptorschicht (120, 185) mit einem Dotierstoff unter Bildung einer dotier ten Akzeptorschicht (120, 185) mit höherer Leitfähigkeit als zuvor, wobei die dotierte Akzeptorschicht (120, 185) zweite Kondensator platten der mehreren Kondensatoren bildet;
o) vollflächiges Niederschlagen einer Schutz schicht (125, 190) in über der Akzeptorschicht liegender Weise, wobei die Schutzschicht oxi dationsbeständig ist;
p) Definieren der mehreren Kondensatorbereiche mittels eines Kondensatorbereich-Photoresist musters (130, 200), wobei das Photoresist muster (130, 200) die Kondensatorbereiche während eines nachfolgenden Ätzvorgangs schützt; und
q) Ätzen der Schutzschicht (125, 190), der Akzep torschicht (120, 185), der dielektrischen Schicht (115, 181) und der dünnen Schicht aus Silizid (114, 180), wobei die dünne Schicht aus Silizid (114, 180) und die Akzeptorschicht (120, 185) freiliegende Seiten aufweisen und wobei durch das Ätzen die mehreren Kondensato ren gebildet werden.