DE4316503C2 - Verfahren zur Herstellung von Speicherzellen mit verdeckten Bitleitern - Google Patents

Verfahren zur Herstellung von Speicherzellen mit verdeckten Bitleitern

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Description

Die Erfindung betrifft Verfahren zur Herstellung von Speicherzellen mit verdeckten Bitleitern.
Bekannte, gestapelte Kondensator DRAM Speicheranordnungen bedienen sich entweder verdeckter oder offener Bitleiter. Bei ersteren sind die Bitleiter in großer Nähe zu den Bitleiterkontakten der FET Speicherzellen angeordnet, wobei die Zellenkondensatoren horizontal oberhalb der Wortleiter und Bitleiter gebildet sind. Bei offenen Bitleitern werden tiefe vertikale Kontakte durch eine dicke Isolierschicht zu den Zellen-FET erzeugt, wobei die Kondensatoren über den Wortleitern und unter den Bitleitern vorgesehen sind. Die Erfindung betrifft die Herstellung von Speicherzellenanordnungen mit verdeckten Bitleitern.
Man ist in der Halbleitertechnik ständig bemüht, die Speicherzellengröße zu verringern und damit die Packungsdichte zu steigern. Ein Problem der DRAM- Herstellung liegt im Pitch bzw. dem Abstand zwischen benachbarten Bitleitern und benachbarten Wortleitern. Beispielsweise müssen die Bitleiter an verschiedenen Punkten einen der Aktivbereiche jedes Zellen-FET kontaktieren. Diese Stellen werden als Bitleiterkontakte bezeichnet. Auf dem Wafer liegt eine Isolierschicht, um die verschiedenen Aktivbereiche zu isolieren. Dann werden die Bitleiterkontakte zu den gewünschten Aktivbereichen geöffnet, wozu fotolithographische Verfahren benutzt werden. Später wird Bitleitermaterial auf dem Wafer abgeschieden und bemustert, um eine gewünschte Anordnung von Bitleitern zu bilden.
Es muß jedoch ein Sicherheitsfaktor für eine Maskendejustage vorgesehen werden, um sicherzustellen, daß die Bitleiter den Bitleiterkontakt vollständig überlappen. Hierzu vergrößert man üblicherweise die Bitleiterbereiche, an denen die Kontaktätzung erfolgt, um auch bei unvermeidlicher Maskendejustage eine ausreichende Kontaktierung der Bitleiter an den Bitleiterkontaken zu erzielen.
Fig. 1 zeigt einen Bitleiter 12 und einen Bitleiterkontakt 14. Dort, wo der Bitleiter 12 über dem Kontakt 14 liegt, ist ein vergrößerter Bitleiterbereich 16 des Kontaktes 14 mit dem Bitleiter 12 auch bei einer unvermeidlichen Fehlausrich­ tung der Maske, wenn die Bitleiter 12 gegenüber den Kontakten 14 bemustert wer­ den. Diese Technik hat jedoch den Nachteil, daß die Bitleiter insgesamt breiter wer­ den, so daß sie also voneinander einen größeren Abstand einnehmen.
Was Wortleiter anbelangt, so zeigt Fig. 2 ein Problem, das gegen die Maxi­ mierung der Packungsdichte für DRAMs mit verdeckten Bitleitern spricht. Der ge­ zeigte Waferteil 18 hat mehrere Wortleiter 20, 22 und 24 sowie einen Bitleiter 26. Der dargestellte Schnitt liegt diagonal zur Anordnung, so daß der Bitleiter 26 in Fig. 2 nicht rechtwinklig zu den Wortleitern verläuft. Üblicherweise werden die Wortlei­ ter zuerst mit ihren zugehörigen Spacer 28 (Abstandsschichten) hergestellt. Später wird Bitleitermaterial auf dem Wafer abgeschieden und geätzt, um Bitleiter 26 zu bilden. Zur elektrischen Isolierung müssen an den Bitleitern 26 isolierende Spacer vorgesehen werden, die in der Fig. 2 mit Bezugszeichen 32 versehen sind. Beim Ausbilden der Spacer 32 entstehen unglücklicherweise zusätzliche Spacer 34 an den bereits isolierten und beabstandeten Wortleitern. Damit ergeben sich doppelte Spacer für die Wortleiter. Dadurch müssen die Wortleiter weiter voneinander beab­ standet werden als notwendig wäre, um die gewünschten Kontakte mit den Aktivbe­ reichen für die späteren Kondensatoren herzustellen. Diese Vergrößerung des Wort­ leiterabstand steht einer höheren Dichte im Wege.
Ein anderes Problem bei verdeckten Bitleitern liegt beim Bitleitermuster- Ätzen. Die Bitleiter verlaufen auf und abwärts rechtwinklig über die Wortleiter, und die Folge ist eine sehr unterschiedliche Topographie am Wafer. Das Ätzen der Schichten in solcher variierender Topographie erfordert ein starkes Überätzen, so daß die Anordnung anfällig für Widerstandskurzschlüsse zwischen den Bitleitern ist.
Aus der Veröffentlichung "A Quarter-Micron Planarized Interconnection Technology with Self-Aligned Plug", K. Ueno et al, IEDM 1992, S. 305, ist es be­ kannt, zur Herstellung von Verbindungsleitungen und Kontakten dieser Verbin­ dungsleitungen zum Substrat zuerst eine Isolationsschicht aufzubringen, diese ent­ sprechend einem Verbindungsleitermuster zu ätzen und daran anschließend mittels eines getrennten Schrittes die Isolationsschicht zu bemustern und nochmals zu ät­ zen, um Kontaktöffnungen zu bestimmten Bereichen in den erzeugten Nuten vorzu­ sehen. Anschließend wird elektrisch leitfähiges Material in Nuten und Kontaktöff­ nungen eingefüllt. Dieses Verfahren ist insbesondere bei der Herstellung von DRAM vorgesehen.
Die US-A-5168073 (≘ DE 42 36 814 A) zeigt DRAM-Speicherbausteine, bei denen die Bitleiter durch fotolithographische Strukturierung in einer Polysiliziumschicht gebildet wer­ den. Dabei wird eine Öffnung zum Kontaktieren der Source/Drain-Bereiche der FET geätzt. Einen ähnlich hergestellten Speicherbaustein offenbart auch die DE-A- 422 20 497 und die Veröffentlichung "Crown-Shaped Stacked Capacitor Cell for 1.5- V Operation 64-Mb DRAM's", T. Kaga et al, IEEE Transactions on Electron Devi­ ces; Vol. 38, Nr. 2, Febr. 1991, S. 255.
Die der Erfindung zugrunde liegende Aufgabe besteht darin, ein gattungsge­ mäßes Verfahren so fortzubilden, daß der Abstand zwischen den Leitern verkleinert werden kann, die Packungsdichte erhöht und die Anfälligkeit gegen Kurzschlüsse verringert wird.
Die Aufgabe ist erfindungsgemäß durch die Merkmale des Anspruchs 1 ge­ löst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.
Ausführungsbeispiele der Erfindung sind nachstehend anhand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf einen Kontakt mit einem Bitleiter (internes Wis­ sen der Anmelderin);
Fig. 2 einen Querschnitt durch ein mit einem bekannten Verfahren herge­ stellten Waferfragment (internes Wissender Anmelderin);
Fig. 3 einen Schnitt eines Halbleiter-Wafers in einer Stufe des Herstellver­ fahrens;
Fig. 4 einen Schnitt durch den um 90° gegenüber der Fig. 3 gedrehten Wa­ fer in einem der Fig. 3 folgenden Verfahrensschritt längs der Linie 4-4 der Fig. 5;
Fig. 5 eine Draufsicht auf den Wafer der Fig. 3 im gleichen Verfahrens­ schritt wie Fig. 4 (in den folgenden Figuren sind die Schnittansichten gegenüber den Draufsichten der Größe nach etwas verkleinert);
Fig. 6 einen Schnitt durch den Wafer der Fig. 3 entsprechend der Position der Fig. 4 längs der Linie 6-6 in Fig. 7. Der Wafer der Fig. 3 wird in einem Verfah­ rensschritt gezeigt, der dem der Fig. 4 und 5 folgt;
Fig. 7 eine Draufsicht auf den Wafer der Fig. 3 in einem der Fig. 6 entspre­ chenden Verfahrensschritt;
Fig. 8 einen Schnitt durch den Wafer der Fig. 3 in der Position der Fig. 4 in einem den Fig. 5 und 6 folgenden Verfahrensschritt;
Fig. 9 einen Schnitt des Wafers der Fig. 3 in der Position der Fig. 4 in ei­ nem der Fig. 8 folgenden Verfahrensschritt;
Fig. 10 einen Schnitt des Wafers der Fig. 3 in der Position der Fig. 4 in ei­ nem der Fig. 9 folgenden Verfahrensschritt;
Fig. 11 einen Schnitt des Wafers der Fig. 3 längs der Linie 11-11 der Fig. 7 im Verfahrensschritt der Fig. 10;
Fig. 12 einen Schnitt des Wafers der Fig. 3 in einem der Fig. 11 folgenden Verfahrensschritt längs der Linie 12-12 der Fig. 13;
Fig. 13 eine Draufsicht auf den Wafer der Fig. 3 im Verfahrensschritt der Fig. 12. Die Figur zeigt auch die Position einer Schnittlinie, die der Schnittdarstel­ lung des Wafers der Fig. 3, 11 und 12 entspricht;
Fig. 14 einen Schnitt durch den Wafer der Fig. 4 in einem den Fig. 12 und 13 folgenden Verfahrensschritt in der Position der Fig. 10;
Fig. 15 einen Schnitt des Wafers der Fig. 4 in einem der Fig. 14 folgenden Verfahrensschritt in der Position der Fig. 4.
Fig. 3 zeigt ein Teil eines Halbleiter-Wafers 35, der mit einer Anordnung von im wesentlichen elektrisch isolierten Wortleitern, beispielsweise den Wortleitern 36, 38 und 40 versehen ist. Die Wortleiter haben konventionell ein unterstes Gateo­ xid, eine Polysiliziumschicht, eine darüber liegende Silizidschicht, wie Wolfram­ silizid, eine Oxidkappe 45 und seitliche Oxidelemente 44.
Die leitfähigen Abschnitte benachbarter Wortleiter sind voneinander um den Abstand "F" beabstandet. Der Trennungsabstand kann mit einer minimalen Breite gewählt werden, wenn sich bei dem verwendeten Fotomaskierverfahren eine Tei­ lung von 2 × F für die Wortleiter ergibt, wobei mit Teilung der Leiter und der zuge­ hörige Abstand in der Speicheranordnung gemeint ist, so daß die Schaltungsdichte vergrößert ist. Vergleicht man dies mit dem Stand der Technik gemäß Fig. 2, so ist wegen der zusätzlichen Abstandselemente 34 der Abstand am ersten Speicherkno­ tenpunkt etwa gleich 1,5 bis 2,0 F.
Zwischen den Wortleitern finden sich Aktivbereiche für die Anordnung der Speicherzellen FETs, beispielsweise die Aktivbereiche 46, 48 beidseits des Wortlei­ ters 38. Die folgende Beschreibung erfolgt im Hinblick auf den Transistor­ gate/Wortleiter 38, der mit einer Kondensatoranordnung versehen wird. Der Aktiv­ bereich 48 definiert einen ersten Aktivbereich für den elektrischen Anschluß des Speicherzellenkondensators (nachstehend beschrieben), und der Aktivbereich 46 definiert einen zweiten Aktivbereich für den elektrischen Anschluß eines Bitleiters (nachstehend erläutert).
Eine Schutz/Sperrschicht 50 wird über den Wafer 35 in einer Dicke von etwa 10 nm bis etwa 100 nm, vorzugsweise 50 nm, aufgebracht. Die Schicht 50 besteht vorzugsweise aus einem Isoliermaterial wie SiOx abgelagert durch CVD von TEOS oder einem Nitrid. Die Funktion der Schicht 50 wird weiter unten beschrieben.
In Fig. 4 wird auf den Wafer eine Schicht 52 eines ersten Materials in einer bestimmten Dicke über der Schicht 50 aufgebracht. Das erste Material soll gegen­ über Oxid und Polysilizium selektiv ätzbar sein. Vorzugsweise sollten Polysilizium und Oxid selektiv gegenüber dem ersten Material ätzbar sein. Das erste Material schafft vorzugsweise eine im wesentlichen plane Oberfläche. Die bevorzugte Dicke der Schicht 52 liegt zwischen etwa 300 nm bis 1,2 µm über der Oberfläche der Oxidkappe 45 (die in Fig. 4 nicht gezeigt ist), wobei 500 nm bevorzugt sind. Wird Polyimid benutzt, fungiert die Oxidschicht 50 als Schutz/Sperrschicht, um das Ein­ dringen von Polyimid aus der Schicht 50 bei den nachfolgenden Verfahrensschritten in das Substrat zu verhindern.
Über der Polyimidschicht 52 ist eine Nitridschicht 54 in einer Dicke von etwa 20 bis 300 nm, vorzugsweise 150 nm, aufgetragen. Die Nitridschicht 54 wird bedarfsweise vorgesehen, um eine schützende harte Maske auf der Polyimidschicht 52 zu bilden. Diese Maske hilft bei den späteren Ätzschritten, um dabei das uner­ wünschte Abtragen von Polyimid zu vermeiden. Fig. 4 zeigt, daß die Schichten 52 und 54 so bemustert und geätzt wurden, daß ein Muster von Bitleiter-Nuten 56 für die Aufnahme verdeckter Bitleiter geschaffen wird. Die Bitleiter-Nuten 56 haben eine erste bestimmte Breite "A". Für einen Speicher mit 64 Megabyte beträgt "A" etwa 400 bis 700 nm. Fig. 5 ist eine Draufsicht auf den Wafer 35 beim Verfahrens­ schritt der Fig. 4. Das Ätzen der Nuten 56 kann in bekannter Weise durch reaktives Ionenätzen erfolgen. Polyimid kann auf diese Weise unter O2 geätzt werden, das die Schicht 50 nicht ätzt.
Nach dem Bemustern mit Photoresist kann man nötigenfalls isotropes O2- Plasmaätzen benutzen, um die Nuten 56 über dem möglichen Bereich des lithogra­ phischen Belichtungsgeräts hinaus zu verbreitern. Als Beispiel sei eine isotrope Sauerstoff-Plasma-Ätzung angegeben.
In den Fig. 6 und 7 ist eine Schicht 58 aus Isolatormaterial, vorzugsweise SiO2, bestimmter Dicke über den gemusterten und geätzten Schichten 52 und 54 aufgetragen. Die Dicke der Schicht 58 ist kleiner als die Hälfte der ersten Breite "A", vorzugsweise etwa zwischen 100 und 300 nm, insbesondere 150 nm. Die Iso­ lierschicht 58 verschmälert die Nuten 56 auf eine kleinere zweite Breite "B" und liefert eine seitliche Isolation zwischen den Bitleitern und den zukünftigen Spei­ cherkondensatoren. Es sei bemerkt, daß bei dieser Abscheidung Polyimid zwischen benachbarten Wortleitern über den ersten Aktivbereichen 48 eingefüllt wurde und dort (an der Stelle des zukünftigen Speicherkondensatorkontaktes) während der Oxidabscheidung bleibt, so daß dabei die Erzeugung von Wortleiter-Spacern ver­ mieden ist.
Fig. 6 und 7 zeigen ferner, daß eine Photoresistschicht 60 aufgetragen, be­ lichtet und entfernt wird, um ein erstes Muster von Bitleiterkontakten der zweiten Aktivbereiche 62 zu definieren, die die Nuten 56 parallel zu den Wort- und Bitlei­ tern überlappen. In Fig. 7 ist ein einziger Bitleiterkontakt eines zweiten Aktivbe­ reichs 62 des ersten Musters dargestellt. Natürlich sind sie für jeden zukünftigen Bitleiterkontakt vorzusehen. Fig. 7 zeigt auch eine der breiten Umrißlinien 61 eines Aktivbereichs.
In Fig. 8 ist die Photoresistschicht 60 mit einer RIE-Plasmaätzung im Be­ reich der Oberflächen der Oxidschicht 58 entfernt worden, so daß Photoresist nur in den Abschnitten der Nuten verbleibt, für die keine verdeckten Kontakte vorgesehen sind.
In Fig. 9 wird dann eine Oxidätzung durchgeführt, um das Isoliermaterial am Boden der Bitleiternuten 56 zweiter Breite "B" herauszuätzen, so daß die zweiten Aktivbereiche 46 nach oben geöffnet werden. Dies definiert ein zweites Muster von Bitleiterkontakten der zweiten Aktivbereiche 64 (s. Draufsicht der Fig. 7), die in­ nerhalb der ersten Kontaktumrisse 62 liegen. Die Ränder der Kontakte 64 sind von den Seitenwänden einer Bitleiternut 56 (Breite "B") und den Wortleiter-Abstands­ elementen benachbarter Wortleiter definiert. Man sieht, daß das erste Muster der Bitleiterkontakte 62 größer ist als das zweite Muster der Bitleiterkontakte 64 (Fig. 7). Diese Technik liefert den Vorteil, daß die Bitleiterkontakte 64 kleiner werden und eine Ausdehnung besitzen, die wesentlich kleiner ist als die minimale Lithogra­ phiestrukturgröße, ohne daß über die Strukturierung des Kontaktumrisses 62 hinaus zusätzliches Photomaskieren erforderlich ist (wenn dies überhaupt möglich wäre).
Anschließend wird der Photoresist vom Wafer entfernt. Dabei wird das Oxidmaterial über der Nitridschicht 54 bei diesem Verfahrensschritt vorzugsweise ebenso vollständig durch eine selektive Nitrid-Ätzung entfernt.
In den Fig. 10 und 11 ist eine Schicht 66 eines leitfähig dotierten Polysilizi­ ums auf dem Wafer in bestimmter Dicke aufgebracht, die ausreicht, den Boden der Nuten 56 abzudecken und die zweiten Aktivbereiche 46 elektrisch zu kontaktieren. Die bevorzugte Dicke der Polysiliziumschicht 66 liegt zwischen etwa 200 nm und 600 nm, vorzugsweise bei 400 nm. Dann wird das Polysilizium von oben bis vor­ zugsweise auf 100 nm Polysilizium über den Wortleitern abgeätzt und der Spalt zwischen den Wortleitern mit Polysilizium gefüllt, das dadurch an diesen Stellen dicker ist (Fig. 11).
Anschließend wird ein leitfähiges Material als Schicht 68 mit einer höheren Leitfähigkeit als das leitfähig dotierte Polysilizium auf die Polysiliziumschicht 66 aufgebracht. Als Beispiel eines bevorzugten Materials sei Silizid genannt, bei­ spielsweise ein WSix. Dies kann entweder durch eine Metallabscheidung, gefolgt von einer Silizidation und nachfolgender Nassätzung erfolgen, oder durch eine Dick-CVD-Silizidbildung oder refraktive Metallabscheidung (z. B. WSix oder W) und eine Abätzung der Oberschicht, so daß WSix oder W auf dem Polybitleiter zu­ rückbleibt, erfolgen. Dann wird ein Isoliermaterial, beispielsweise ein Oxid 69, über das Silizid sowie in die Nuten aufgebracht. Der Wafer wird dann vorzugsweise mit einem CMP-Verfahren vollständig planarisiert. Dieses Vorgehen minimiert den Ab­ stand des Silizids in der Anordnung (Fig. 11) zum Gegensatz zu Silizid auf dem Bitleiter, der schlangenförmig zwischen den Wortleitern auf und ab verläuft. Dies verringert den Bitleiterwiderstand.
Anschließend werden Kondensatoren auf dem Wafer erzeugt, die elektrisch an die ersten Aktivbereiche 48 (Fig. 3) angeschlossen werden. Dies kann erfolgen, indem zuerst die Nitridschicht 54 und die Polyimidschicht 52 vom Wafer vollstän­ dig entfernt, dann der Speicherknotenkontakt photogeätzt und Polysilizium für den Speicherknoten abgeschieden wird, woran sich eine Photoätzung anschließt, dann eine dielektrische Ablagerung sowie eine Polysiliziumabscheidung für die Zelle erfolgt usw. Dieses Verfahren wird jedoch nicht besonders bevorzugt, da man dazu das Polysilizium für den Speicher aus den tiefen Gräben zwischen den Bitleitern herausätzen muß, und ferner einen getrennten Photo-/Ätzschritt für den Speicher­ knotenkontakt und die Polysiliziumstrukturierung des Speicherknotens durchführen muß.
Ein bevorzugtes Verfahren zum Ausbilden der Kondensatoren wird nun an­ hand der Fig. 12 bis 15 erläutert. Gemäß Fig. 12 und 13 werden die Nitridschicht 54, die Polyimidschicht 52 und die Schicht 50 mit einem zweiten Muster versehen und geätzt, um verdeckte Kontaktöffnungen 68 zu den zweiten Aktivbereichen 48 zu schaffen. Vorzugsweise wird nur ein kleiner Teil der Oxidschichten 69 und 58 geätzt, da zum Ätzen der Schichten 52 und 54 eine für Oxid selektive Ätzmischung verwendet wird. Es wird für die Schichten 69 und 58 eine Dicke eingehalten, die ausreicht, daß die Bitleiter 66 vollständig von der Speicherkappe 70 isoliert sind. Natürlich wird bei diesem Ätzen der Aktivbereich am Bitleiterkontakt des Wortlei­ ters nicht geöffnet. Zuerst wird das Nitrid selektiv in Bezug auf das Oxid geätzt, um zu vermeiden, daß das Oxid über dem Bitleiter geätzt wird. Dann wird eine RIE Sauerstoffplasmaätzung durchgeführt, um das gesamte freiliegende Polyimid zu entfernen, und im Anschluß werden mit einer Oxidätzung (der Schicht 50) die Ak­ tivbereiche 48 freigelegt.
Dann wird eine Schicht 70 aus leitfähig dotiertem Polysilizium in einer aus­ gewählten Dicke auf den Wafer über der zweiten gemusterten Schicht aus Polyimid und in den verdeckten Kontakten 68 abgelagert. Die Schicht 70 hat vorzugsweise eine Dicke von 100 nm und kann nach Bedarf texturiert werden, um die Oberfläche und damit die sich ergebende Kapazität zu maximieren.
Gemäß Fig. 14 kann eine Photoresistschicht 71 auf dem Wafer aufgebracht werden und eine Sauerstoffplasmaätzung durchgeführt werden, um Polysilizium außerhalb der Nut freizulegen und Resist 71 in der Nut zu belassen. In den Fig. 13 und 15 wurde eine RIE Polysiliziumätzung durchgeführt, um die isolierten Zellen­ speicherknoten 77 zu definieren, die die ersten Aktivbereiche kontaktieren. Alterna­ tiv kann ein CMP Verfahren benutzt werden, um die Zellenspeicherknoten 77 zu bilden, ohne das Resistmaterial mit RIE-Technik abätzen zu müssen. Dieses Ver­ fahren hat den Vorteil, daß die Knoten 77 ohne vorhergehendes Strukturieren der Polysiliziumschicht 70 herstellbar sind. Verbleibendes Nitrid der Schicht 54 wird durch eine Nitridätzung entfernt, worauf die verbleibende Polyimidschicht 52 mit einer Sauerstoffplasmaätzung abgetragen wird. Dann wird restliches Resist vom Wafer entfernt.
Danach wird eine dielektrische Schicht für die Kondensatorzelle auf den ein­ zelnen Speicherknoten abgeschieden. Anschließend wird die dielektrische Schicht mit einer Polysiliziumschicht abgedeckt, um so die Speicherzellenkondensatoren zu bilden.
Das vorbeschriebene Verfahren hat zahlreiche Vorteile. Es entfallen die Ver­ breiterungen der Bitleiter an den Bitleiterkontakten. An den Wortleitern werden keine doppelten Abstandselemente generiert, so daß die Wortleiter enger angeord­ net werden können. Auch werden die Strukturierungsschritte für die Speicherknoten und die Bitleiter eliminiert. Ferner werden die beiden für verdeckte Bitleiter schwie­ rigsten Topologie-Photoschritte bei einem vollständig flachen Wafer durchgeführt. Die gesamte Stapelhöhe wird verringert, da es nicht erforderlich ist, eine möglichst dicke Isolatorschicht unter den Bitleitern oder dem Polysilizium des Speichers vor­ zusehen, um die sonst erforderlich langen Ätzzeiten auszuhalten.

Claims (12)

1. Verfahren zum Herstellen von Speicherzellen mit verdeckten Bitleitern mit folgenden Schritten:
  • - voneinander elektrisch isolierte, leitfähige Wortleiter (36, 38, 40) werden auf einem Halbleiter-Wafer ausgebildet, wobei die leitfähigen Teile benachbarter Wortleiter voneinander um einen bestimmten Abstand (F) beabstandet sind;
  • - neben den Wortleitern werden Aktivbereiche (46, 48) vorgesehen, die eine Anordnung von Speicherzellen FETs definieren, wobei die Aktivbereiche von einem ersten Aktivbereich (48) für den elektrischen Anschluß an einen Speicherzel­ lenkondensator und einen zweiten Aktivbereich (46) für einen elektrischen An­ schluß an einen Bitleiter gebildet sind;
  • - eine Isolations- oder Opferschicht (52) eines ersten Materials wird in be­ stimmter Dicke auf den Wafer aufgebracht;
  • - die Schicht (52) ersten Materials wird bemustert und geätzt, um ein Muster von Bitleiter-Nuten (56) herzustellen, in denen später verdeckte Bitleiter erzeugt werden;
  • - in den Bitleiter-Nuten (56) werden Bitleiter-Kontaktöffnungen (64) zu den zweiten Aktivbereichen (46) vorgesehen;
  • - eine Schicht (66) leitfähig dotierten Polysiliziums wird auf den Wafer in bestimmter Dicke aufgebracht, um den unteren Teil der Bitleiter-Nuten (56) aufzu­ füllen und elektrisch die zweiten Aktivbereiche (46) zu kontaktieren, wobei diese Schicht teilweise den Bitleiter bildet;
  • - ein leitfähiges Material (68) mit einer höheren Leitfähigkeit als das leitfähig dotierte Polysilizium wird in den Bitleiter-Nuten (56) über dem Polysilizium in den Nuten eingebracht, und
  • - ein Isoliermaterial (69) wird auf das leitfähige Material (68) aufgebracht und eine Kondensatoranordnung wird auf den Bitleitern vorgesehen, wobei die Kondensatoren die ersten Aktivbereiche (48) elektrisch kontaktieren.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf dem Wafer eine Schicht (58) Isoliermaterial bestimmter Dicke über der gemusterten und geätz­ ten Schicht (52) ersten Materials aufgebracht wird, wobei die Dicke kleiner ist als die Hälfte der ersten Breite (A) der Nuten (56) und die Schicht aus Isoliermaterial die Bitleiter-Nuten (56) auf eine zweite geringere Breite (B) verschmälert.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß ein Photore­ sistmaterial (16) aufgebracht, belichtet und strukturiert wird, um ein erstes Muster (62) für Bitleiter-Kontakte an den Aktivbereichen zu bilden, die die Bitleiter-Nuten (56) überlappen und daß das Isoliermaterial aus den Basen der Bitleiter-Nuten (56) mit der zweiten Brei­ te (B) geätzt wird, um die zweiten Aktivbereiche (46) nach oben freizulegen und damit ein zweites Muster von Bitleiter-Kontaktöffnungen (64) in den Aktivberei­ chen (46) innerhalb des ersten Musters zu bilden.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Dicke der Schicht (52) des ersten Materials zwischen etwa 300 und 1.200 nm beträgt.
5. Verfahren nach Anspruch 3 bis 4, dadurch gekennzeichnet, daß das erste Muster (62) für Bitleiter-Kontakte größer ist als das zweite Muster für Bitleiter- Kontaktöffnungen (64), daß die Isoliermaterialschicht (58) geätzt wird, um die zweiten Aktivbereiche (46) freizulegen und daß das zweite Muster ohne zusätzliche Photomaskierung erhalten wird.
6. Verfahren nach einem der Ansprüche 2 bis 5, dadurch gekennzeichnet, daß die gemusterte und geätzte Schicht (52) des ersten Materials nachgeätzt wird, um die Bitleiter-Nuten (56) vor dem Aufbringen der Isoliermaterialschicht (58) auf dem Wafer in den Nuten (56) zu verbreitern.
7. Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß die Schicht (66) leitfähig dotierten Polysiliziums unterschiedliche Dicken in den Bitleiter-Nuten (56) aufweist.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die Schicht (66) leitfähig dotieren Polysiliziums auf dem Wafer an den zweiten Aktivbereichen (46) anliegt, die Wortleiter (36, 38, 40) überdeckt und die Spalten zwischen den Wortlei­ tern derart füllt, daß die Oberfläche des leitfähig dotierten Polysiliziums der Höhe nach um ein bestimmtes Maß über den Wortleitern liegt.
9. Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß die Dicke der Schicht (52) des ersten Materials etwa 500 nm beträgt.
10. Verfahren nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß das erste Material (52) in Bezug auf Oxid und Polysilizium selektiv ätzbar ist.
11. Verfahren nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß das Isoliermaterial (58) über der gemusterten und geätzten Schicht des ersten Materials (52) SiO2 aufweist.
12. Verfahren nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, daß die Dicke des Isoliermaterials über der Schicht ersten Materials zwischen 100 und 300 nm beträgt.
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