JP2508300B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関
し、特に、ダイナミック・ランダム・アクセス・メモリ
のセルプレートの面積を増大した半導体記憶装置および
その製造方法に関する。

［従来の技術］ 近年、半導体記憶装置は、コンピュータなどの情報機
器の目覚ましい普及によってその需要が急速に増大して
いる。さらに、機能的には大規模な記憶容量を有し、か
つ高速動作が可能なものが要求されている。これに伴っ
て、半導体記憶装置の高集積化および高速応答性あるい
は高信頼性に関する技術開発が進められている。

半導体記憶装置のうち、記憶情報のランダムな入出力
が可能なものにDRAM（Dynamic Random Access Memory）
がある。一般に、DRAMは、多数の記憶情報を蓄積する記
憶容量であるメモリセルアレイと、外部との入出力に必
要な周辺回路とから構成される。

第６図は従来のDRAMの２ビット分のメモリセルの断面
図である。第６図に示すように、１つのメモリセル60は
１つのアクセストランジスタ（スイッチング素子）70
と、１つのキャパシタ（信号保持用受動素子）80とから
構成されている。メモリセル60は半導体基板１の表面に
形成されたフィールド酸化膜２によってその周囲が囲ま
れ、隣接するメモリセルと絶縁分離されている。

アクセストランジスタ70は、半導体基板１表面に形成
された不純物領域6a,7aと不純物領域6b,7bとの間に位置
し、チャンネル領域となる半導体基板１の一部領域と、
チャンネル領域上に形成された薄いゲート酸化膜３と、
該ゲート酸化膜３上に形成されたゲート電極４とから構
成されている。

キャパシタ80は多結晶シルコン等の導電材料からなる
下部電極としてのストレージノード８と上部電極として
のセルプレート10との間に窒化膜や酸化膜などの誘電材
料からなる誘電体膜層９を堆積して形成されており、ス
トレージノード８はアクセストランジスタ70のソース・
ドレイン領域として機能する一方の不純物領域6b,7bに
接続されている。そして、キャパシタ80上には絶縁膜11
を介してビット線12が設けられている。絶縁膜11には開
口部15が設けられており、ビット線12は該開口部15で他
方の不純物領域6a,7aと電気的に接続されている。

第６図に示すDRAMを製造する工程では、絶縁膜11に開
口部を設ける際に、フォトマスク14を用いてパターニン
グしたレジスト膜をマスクとして用いる。そして、ウェ
ットエッチングの後、ドライエッチングを行なって、傾
斜面50を有する開口部15が設けられる。

次に、第６図に示すメモリセルの動作について説明す
る。ゲート電極４にしきい値電圧以上の電圧を印加す
る。これによって、ソース・ドレイン領域6a,7aとソー
ス・ドレイン領域6b,7bとを導通させる。そして、ビッ
ト線12の信号電荷をキャパシタ80に蓄え、あるいはキャ
パシタから電荷を取出すことにより、情報の書込み・読
出しを行なう。

［発明が解決しようとする課題］ 最近では、DRAMはますます高密度化、高集積化してい
る。これに伴って、電荷を蓄積するためのキャパシタの
面積はますます小さくなっており、ソフトエラー耐性の
ある十分な容量を得ることが困難になっている。したが
って、誤動作のないメモリセルを得るにはキャパシタの
面積の増大化が必要である。

一方、第６図に示す従来のDRAMでは、セルプレート10
の端部とビット線12との間には加工上の理由により0.3
μｍ程度のマージンＭが必要である。このマージンがキ
ャパシタの増大化の障害となり、DRAMの微細化に大きな
妨げとなっていた。

この発明は上述のような問題点を解消するためになさ
れたもので、容量の大きいキャパシタを有し、かつ微細
化に適した半導体記憶装置およびその製造方法を得るこ
とを目的とする。

［課題を解決するための手段］ この発明における半導体記憶装置は、半導体基板表面
に間隔を隔てて形成された２つの不純物領域と、２つの
不純物領域の間に位置し半導体基板の表面上に第１の絶
縁膜を介して形成させれた導電膜とを含むスイッチング
素子と、スイッチング素子の上記不純物領域のいずれか
一方領域に接続された第１の電極層と、第１の電極層に
接して形成された誘電膜と、誘電膜に接して形成された
第２の電極層とを含む信号保持用受動素子と、スイッチ
ング素子と信号保持用受動素子とを覆うように形成され
た第２の絶縁膜と、第２の絶縁膜上に延在し、かつ不純
物領域の他方領域に電気的に接続された信号入出力用導
電層とを有する単位記憶回路を複数個配列して形成した
記憶領域を含む半導体記憶装置であり、第２の絶縁膜に
は、不純物領域の他方領域から信号入出力用導電層に至
る開口部が形成され、信号保持用受動素子の第２の電極
層は、第２の絶縁膜の開口部の側壁面にまで延在して、
該開口部の側壁面の一部を構成する端部を有しており、
該開口部には、不純物領域の他方領域と信号入出力用導
電層とを電気的に接続する導電体層と、上記開口部の側
壁面上に少なくとも第２の電極層を覆って導電体層と絶
縁分離するように形成された側壁絶縁膜とを含んでい
る。

この発明における半導体記憶装置の製造方法は、半導
体基板表面の予め定める領域に素子分離領域を形成する
ステップと、素子分離領域で囲まれた半導体基板表面に
ゲート絶縁膜およびゲート電極を含む２つのスイッチン
グ素子を間を隔てて形成するステップと、２つのスイッ
チング素子間およびスイッチング素子と素子分離領域と
の間の半導体基板表面に不純物領域を形成するステップ
と、２つのスイッチング素子の一方から他方までの領域
を被覆する第１の絶縁膜を形成するステップと、スイッ
チング素子と素子分離領域との間の上記第１の絶縁膜を
エッチング除去して開口するステップと、上記開口部の
不純物領域上に少なくとも一部が接し、かつ第１の絶縁
膜上に延在する第１の電極層を形成するステップと、第
１の電極層上に誘電体層を形成するステップと、誘電体
層および第１の絶縁膜上に第２の電極層を形成するステ
ップと、第２の電極層上に第２の絶縁膜を形成するステ
ップと、２つのスイッチング素子間の領域の第２の絶縁
膜，第２の電極層および第１の絶縁膜を、１枚のマスク
を用いた単一のエッチング工程により除去して、第２の
絶縁膜，第２の電極層および第１の絶縁膜を貫く開口部
を形成するステップとを含む。

［作用］ この発明では、セルプレートと、セルプレートを挾む
層間絶縁膜とを同時に開口するようにしたので、セルプ
レートとビット線との間の加工上のマージンは必要では
なくなる。したがって、セルプレートをビット線の近傍
にまで延在することができるので、キャパシタの容量を
増大することができるとともに、メモリセルの微細化を
図ることができる。

［発明の実施例］ 第１図はこの発明の第１の実施例のDRAMの断面図であ
る。第１図を参照して、メモリセル60は１個のアクセス
トランジスタ（スイッチング素子）70と、１個のキャパ
シタ（信号保持用受動素子）80とからなる。メモリセル
60の周辺領域は、フィールドシールド分離構造を有する
分離領域20で囲まれている。分離領域20に位置する半導
体基板１表面には酸化膜21を介して静電遮蔽電極22が形
成される。静電遮蔽電極22には、半導体基板表面に対し
て接地電位あるいは負電位が付与される。これにより、
互いに隣り合うメモリセル60間にチャンネルが形成され
て導通することは防止される。

半導体基板１の表面領域には、間を隔てて不純物領域
6a,7aおよび不純物領域6b,7bが形成される。不純物領域
6a,6bは相対的に低濃度の領域であり、不純物領域7a,7b
は相対的に高濃度の領域である。すなわち、これらの不
純物領域はいわゆるLDD（Lightly Dopped Drain）構造
を有している。不純物領域6a,7aと不純物領域6b,7bとの
間に位置する半導体基板１の表面上には、ゲート酸化膜
３を介してゲート電極4aが形成される。ゲート電極4a,
ゲート酸化膜３および不純物領域6a,7aおよび6b,7bがア
クセストランジスタ70を構成している。

不純物領域6a,7a上にはパッド30aが形成され、不純物
領域6b,7b上にはパッド30bが形成される。パッド30a上
にはたとえばタングステンからなり、垂直方向に延びる
プラグ18が形成される。パッド30b上にキャパシタ80の
ストレージノード８が形成される。ストレージノード８
は膜厚の厚い絶縁膜11の側面および上面に沿って延びて
いる。したがって、ストレージノード８の表面積は第６
図に示す従来例よりも広く、その分キャパシタの容量が
大きくなっている。ストレージノード８上には誘電膜９
が形成され、誘電膜９上にはセルプレート10が形成され
る。セルプレート10はプラグ18の近傍にまで延在し、プ
ラグ18とは絶縁膜よりなるサイドウォール19を介して電
気的に遮断されている。ストレージノード8,誘電膜９お
よびセルプレート10がキャパシタ80を構成する。

キャパシタ80上には絶縁膜17が形成される。絶縁膜17
上にはプラグ18に電気的に接続された引出電極31が形成
される。また、絶縁膜17上には酸化膜32が形成され、酸
化膜32上には引出電極31に電気的に接続されたビット線
12が形成される。ビット線12は、垂直方向に延びるプラ
グ18に接続されていて、第６図に示す従来例のように傾
斜部分50がないので、２つの隣接するメモリセルを短い
距離間隔で配置することができる。したがって、第１図
に示す構造は高密度，高集積化に適している。

第2A図ないし第2L図は第１図に示すDRAMの製造方法を
説明するための工程断面図である。次に、第2A図ないし
第2L図を参照して、この発明の第１の実施例の製造方法
について説明する。

第2A図を参照して、たとえばＰ型のシリコン基板１の
主面側全体を熱酸化し、酸化膜21を形成する。次に、該
酸化膜21上に不純物をドーピングした多結晶シリコン膜
22を形成する。次に、該多結晶シリコン膜22上にCVD法
を用いて、酸化膜23を形成する。次に、フォトレジスト
膜24を塗布し、所定領域だけを露光し、現像して素子分
離領域のみにフォトレジスト膜24を残存させる。

次に、第2B図を参照して、フォトレジスト膜24をマス
クとしてエッチングを行ない、分離領域にのみ上記３層
の膜21,22,23を残す。

次に、第2C図を参照して、CVD法を用いて、全面に酸
化膜25を形成する。次に、第2D図を参照して、異方性エ
ッチングを行なうことによって、上記３層膜の側壁にの
みサイドウォール26を残存させる。これによって、スイ
ッチング素子を利用した分離領域20が形成される。

次に、第2E図を参照して、分離領域20の酸化膜23上お
よび分離領域20で囲まれた半導体基板１表面に酸化膜３
を形成する。続いて、たとえばCVD法により不純物のド
ープされたポリシリコン膜41を堆積し、その上にスパッ
タ法により高融点金属膜42を堆積した後、たとえばCVD
法によってたとえば酸化膜51を堆積する。

次に、フォトリソグラフィ法を用いて所定領域にフォ
トレジスト膜27を形成し、フォトレジト膜27をマスクと
して酸化膜51,高融点金属膜42,ポリシリコン膜41および
酸化膜３にエッチングを施す。これによって、第2F図に
示すように、アクセストランジスタ70のゲート電極4aが
形成されるとともに、隣接するメモリセルのワード線4b
が形成される。次に、このゲート電極4aおよび分離領域
20をマスクとして半導体基板１表面に不純物をイオン注
入する。これによって、低濃度の不純物領域6aおよび6b
が形成される。

次に、第2G図を参照して、半導体基板１の全面に、た
とえばCVD法により酸化膜等の絶縁膜52を堆積する。次
に、第2H図を参照して、異方性エッチングにより、不純
物領域6a,6b上の絶縁膜を除去する。これにより、ゲー
ト電極4a側壁に絶縁膜のサイドウォール５が形成され
る。

次に、全面に多結晶シリコン膜を形成する。次に、該
多結晶シリコン膜をフォトリソグラフィ法およびエッチ
ング法を用いて所定の形状にパターニングする。これに
より、第2I図に示すように、不純物領域6aに電気的に接
続され、かつ隣接する２つのゲート電極4aの対向するサ
イドウォール５上に延びるパッド30aと、不純物領域6b
に電気的に接続され、かつサイドウォール５上および分
離領域20上に延びるパッド30bが形成される。次に、As
等の高濃度の不純物イオンを不純物領域6a,6bに一部オ
ーバラップして注入して、熱処理（たとえば900℃,30
分）を施し、活性化を行なう。これにより、ソース・ド
レイン領域となる不純物領域6a,7aおよび6b,7bが形成さ
れる。

次に、第2J図を参照して、CVD法を用いて、絶縁膜11
を基板全体に形成する。次に、第2K図を参照して、パタ
ーニングによって、開口部16を設ける。このとき、パッ
ド30bは不純物領域6b,7b,ゲート電極4aのサイドウォー
ルおよびワード線4bのサイドウォールがエッチングされ
るのを防止する役割を果たす。次に、多結晶シリコンを
基板全体に形成し、次に、フォトリソグラフィ法および
エッチング法を用い、パターニングを行ない、ストレー
ジノード８を形成する。

次に、第2L図を参照して、熱酸化により、ストレージ
ノード８の全表面を熱酸化して、酸化膜からなる誘電膜
９を形成させる。次に、誘電膜９および絶縁膜11を覆う
ようにして、多結晶シリコンからなるセルプレート10を
形成する。

次に、セルプレート10上に絶縁膜17を形成し、絶縁膜
17上にレジスト膜13を形成する。次に、フォトリソグラ
フィ法を用いて、レジスト膜13に開口部15を形成し、絶
縁膜17の一部を露出させる。次に、レジスト膜13をマス
クとして、異方性エッチング法を用い、開口部15下に位
置する絶縁膜17,セルプレート10および絶縁膜11を一括
して除去する。このとき、パッド30aは不純物領域6a,7a
およびゲート電極4aのサイドウォール５がエッチングさ
れるのを防止する役割を果たす。次に、CVD法を用い、
基板全体に酸化膜を形成し、異方性エッチングにより、
開口部15の側面に露出したセルプレート10の端部を覆う
ようにサイドウォール19（第１図）を形成する。

その後、開口部15におけるパッド30a上にのみ選択的
にタングステンからなるプラグ18を形成する。最後に、
ポリシリコンからなる引出電極31をパターニングにより
形成し、次に、CVD法を用いて、酸化膜32を形成し、ポ
リシリコン引出電極31上に開口部を設けけた後、たとえ
ばタングステンシリサイドからなるビット線12を形成す
る。

第６図に示す従来例の場合には、セルプレート10のパ
ターニングと絶縁膜11のパターニングとは別工程である
ので、別々のマスクが必要であったが、上述のように、
この実施例では、絶縁膜17,セルプレート10,絶縁膜11を
同時にエッチングするようにしたので、これらをエッチ
ングするのに必要なマスクは１つである。

上述の実施例の特徴は、次のとおりである。

（ａ） 素子分離方法として静電遮蔽電極22を用いてい
る。静電遮蔽電極22は通常のMOS（Metal Oxide Semicon
ductor）トランジスタと同様、絶縁膜に包まれ所定電圧
が印加される。これにより、互いに隣接する不純物領域
間にチャンネルが形成されて導通するのを防止してい
る。

（ｂ） 不純物領域6a,6b,7a,7bおよび不純物領域の側
部に位置するゲート電極4aのサイドウォール５に接して
パッド30a,30bが設けられている。パッド30a,30bはコン
タクトホールを設けるときに、サイドウォールがエッチ
ングされるのを防止する。

（ｃ） キャパシタ80は大きな容量を有するようにその
表面積が大きい形状となっている。

（ｄ） セルプレート10がプラグ18の近傍にまで延在し
ている。

（ｅ） 開口部15の側面には、サイドウォール19が形成
され、ビット線12に接続されたタンクステンプラグ18と
セルプレート10とが短絡するのを防いである。

（ｆ） ビット線12は、不純物領域6a,7aに垂直方向に
延びるプラグ18を介して電気的に接続される。従来例の
ように、ビット線の傾斜部がないので、隣接する２つの
メモリセルを短い間隔で配置することができる。以上の
ことから、微細化されたメモリセルを形成することがで
き、高集積化されたDRAMを提供することができる。

第３図はこの発明の第２の実施例のDRAMを示す断面図
である。第３図を参照して、ストレージノード８はゲー
ト電極4a上から不純物領域6b,7b上を経て静電遮蔽電極2
2の上を通るワード線4b上にまで延在している。さら
に、その一部は鉛直方向に延びた立壁部81を有してい
る。立壁部81においてその内壁部8a,外壁部8b双方とも
キャパシタとして用いられる。したがって、ストレージ
ノード８の表面積は飛躍的に増大する。ゲート電極4a上
には窒化膜91aが形成され、ワード線4b上には窒化膜91b
が形成される。窒化膜91a,91bは後で説明するが、ゲー
ト電極上およびワード線上の絶縁膜がエッチングされる
のを防止する役割を果たす。

次に、第4A図ないし第4J図を参照して、第３図に示す
DRAMのメモリセルの製造工程について説明する。なお、
第4A図より前の工程は、第2A図ないし第2H図を示す工程
と同様であるので、説明を省略する。

第4A図を参照して、ゲート電極4aのサイドウォール５
が形成された後、サイドウォール５をマスクとして高濃
度の不純物イオンを注入する。これにより、ゲート電極
4a間とゲート電極4aと静電遮蔽電極22との間の半導体基
板１の表面には、高濃度の不純物領域7a,7bが形成され
る。同時に、LDD構造が構成される。次に、半導体基板
１の表面上の全面に減圧CVD法により窒化膜を形成し、
該窒化膜をフォトリソグラフィ法およびエッチング法を
用いて所定の形状にパターニングする。これにより、一
方のゲート電極4a上から不純物領域6a,7a上を経て、他
方のゲート電極4a上にまで延在する窒化膜91aと、ワー
ド線4b上および静電遮蔽電極22上に延在する窒化膜91b
が得られる。

次に、第4B図を参照して、半導体基板１表面の全面に
減圧CVD法を用いて多結晶シリコン層を形成し、該多結
晶シリコン層をフォトリソグラフィ法およびエッチング
法を用いて所定の形状にパターニングする。これによ
り、ゲート電極4aとワード線4bとの間の不純物領域6b,7
bに接続されたパッド30bが形成される。パッド30bはそ
の両端部が窒化膜91a,91bに乗り上げるような形状にな
っている。

次に、第4C図を参照して、窒化膜91a,91bおよびパッ
ド30bの上面にCVD法を用いて膜厚が厚くかつ平坦な絶縁
膜171を形成する。絶縁膜171の膜厚は、この後工程で形
成されるストレージノード８の立壁部81の高さを規定す
る。次に、絶縁膜171上にフォトレジスト膜を塗布し、
これを所定の形状にパターニングし、フォトレジスト膜
44をマスクとして絶縁膜171をエッチングする。これに
より、パッド30b上の絶縁膜171には開口部16が形成され
る。

次に、第4D図を参照して、減圧CVD法を用いて多結晶
シリコン層45を絶縁膜171の表面上および開口部16の内
部に形成する。

次に、第4E図を参照して、多結晶シリコン層45を異方
性エッチングにより選択的に除去する。これにより、絶
縁膜171の平坦な表面上およびパッド30bの上面に形成さ
れた多結晶シリコン層45が選択的に除去され、開口部16
の内側面に形成された多結晶シリコン層45が残される。
この工程により、ストレージノード８あるいはパッド30
bと一体化したストレージノードの立壁部81が形成され
る。

次に、窒化膜91a,91bをマスクとして絶縁膜171を全面
的に除去する。除去後の状態を第4F図に示す。窒化膜91
a,91bはゲート電極4a,ワード線4b上の絶縁膜がエッチン
グされないように保護する。次に、立壁部81を有するス
トレージノード８に斜め回転で不純物を注入する。

次に、第4G図を参照して、減圧CVD法を用いて窒化膜
を全面に形成し、その後、半導体基板１を酸素雰囲気中
で熱処理し、形成された窒化膜の一部を酸化させ、窒化
膜と酸化膜の複合膜からなる誘電膜９を形成する。この
誘電膜９はストレージノード８の表面を完全に覆いかつ
窒化膜91a,91b上に延在するように形成される。その
後、減圧CVD法を用いて、誘電膜９上にセルプレートと
なる多結晶シリコン層10を形成する。

次に、多結晶シリコン層10上にCVD法により膜厚の厚
いかつ平均な層間絶縁膜17を形成する。

次に、第4H図を参照して、層間絶縁膜17上にフォトレ
ジスト膜46を形成する。次に、パターニングを行なって
レジスト膜46の不純物領域6a,7a上に位置する部分に開
口部15を形成し、層間絶縁膜17の表面の一部を露出させ
る。次にレジスト膜46をマスクとして異方性エッチング
法を用いて、開口部15の下に位置する絶縁膜17,多結晶
シリコン層10,誘電膜９および窒化膜91aを一括して除去
する。

次に、第4I図を参照して、CVD法を用いて、層間絶縁
膜17上および開口部15の内部に絶縁膜47を形成し、異方
性エッチング法を用いて、層間絶縁膜17上の絶縁膜47を
除去し、開口部15の内側壁にサイドウォール19を残す。
次に、サイドウォール19で被覆された開口部15内に不純
物領域6a,7aと接続するようにタングステンからなるプ
ラグ18を形成する。次に、プラグ18に接続するように導
電膜からなるビット線12を形成する。このような工程に
より第３図に示す構造のDRAMのメモリセルが得られる。

第５図は第２の実施例の変形例を示す図である。第５
図に示すDRAMでは、第３図に示すものと異なり、窒化膜
91a,91bがストレージノード８の一部をなすパッド30b上
に乗り上げるようにして形成されている。この構造は、
パッド30bを窒化膜91a,91bよりも先にパターニングする
こと、つまり第4A図に示す工程と第4B図に示す工程とを
逆にすることにより得られる。

なお、上述の実施例では、素子分離にゲート酸化膜と
静電遮蔽電極とを有するトランジスタを利用したが、こ
れはLOCOS分離でもよく、また、トレンチを形成して酸
化膜を埋込んだトレンチ分離でもよい。

また、上述の実施例では、トランジスタのソース・ド
レインにLDD構造を用いたが、これはシングルのソース
・ドレインでもよく、また、DDDトランジスタあるいは
ゲートオーバラップトランジスタその他トランジスタと
しての働けばどのような構造のものでもよく、上述の実
施例と同様の効果を奏する。

さらに、上述の実施例では、ｎチャンネルトランジス
タを用いたが、ｐチャンネルでもよく、この場合、基板
はｎ型を用い、ソース・ドレイン領域を形成するための
不純物には、たとえば硼素を用いる。

［発明の効果］ 以上のように、この発明によれば、セルプレートの開
口部を、ビット線と直接接続するための開口部と同時に
設けることにより、重ね合わせおよび加工におけるマー
ジンが必要でなく、キャパシタの面積をより大きくとる
ことができる。また、マスクの枚数を１枚減らすことに
より、プロセスの簡便化も実現することができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例のDRAMの断面図であ
る。第2A図ないし第2L図は第１図に示すDRAMの製造方法
を説明するための工程断面図である。第３図はこの発明
の第２の実施例のDRAMを示す断面図である。第4A図ない
し第4J図は第３図に示すDRAMの製造方法を示す工程断面
図である。第５図は第２の実施例の変形例を示す図であ
る。第６図は従来の半導体記憶装置の断面図である。 図において、１は半導体基板、３はゲート絶縁膜、4aは
ゲート電極、５はサイドウォール、6a,6b,7a,7bは不純
物領域、８はストレージノード、９は誘電膜、10はセル
プレート、11および17は絶縁膜、12はビット線、18はプ
ラグ、19はサイドウォール、20は分離領域、22は静電遮
蔽電極、30a,30bはパッド、60はメモリセル、70はアク
セストランジスタ、80はキャパシタを示す。 なお、図中、同一符号は同一または相当する部分を示
す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小崎 浩司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 木村 広嗣 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−199455（ＪＰ，Ａ) 特開 平２−94561（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板表面に間隔を隔てて形成された
   ２つの不純物領域と、前記２つの不純物領域の間に位置
   し前記半導体基板の表面上に第１の絶縁膜を介して形成
   された導電膜とを含むスイッチング素子、 前記スイッチング素子の前記不純物領域のいずれか一方
   領域に接続された第１の電極層と、前記第１の電極層に
   接して形成された誘電膜と、前記誘電膜に接して形成さ
   れた第２の電極層とを含む信号保持用受動素子、 前記スイッチング素子と前記信号保持用受動素子とを覆
   うように形成された第２の絶縁膜、および 前記第２の絶縁膜上に延在し、かつ前記不純物領域の他
   方領域に電気的に接続された信号入出力用導電層を有す
   る単位記憶回路を複数個配列して形成された記憶領域を
   含む半導体記憶装置において、 前記第２の絶縁膜には、前記不純物領域の他方領域から
   前記信号入出力用導電層に至る開口部が形成され、 前記信号保持用受動素子の前記第２の電極層は、前記第
   ２の絶縁膜の前記開口部の側壁面にまで延在して、該開
   口部の側壁面の一部を構成する端部を有しており、 前記開口部には、前記不純物領域の他方領域と前記信号
   入出力用導電層とを電気的に接続する導電体層と、前記
   開口部の側壁面上に、少なくとも前記第２の電極層を覆
   って前記導電体層と絶縁分離するように形成された側壁
   絶縁膜と を含むことを特徴とする、半導体記憶装置。
2. 【請求項２】半導体基板表面の予め定められた領域に素
   子分離領域を形成するステップと、 前記素子分離領域で囲まれた前記半導体基板表面にゲー
   ト絶縁膜およびゲート電極を含む２つのスイッチング素
   子を間を隔てて形成するステップと、 前記２つのスイッチング素子間および前記スイッチング
   素子と前記素子分離領域との間の前記半導体基板表面に
   不純物領域を形成するステップと、 前記２つのスイッチング素子の一方から他方までの領域
   を被覆する第１の絶縁膜を形成するステップと、 前記スイッチング素子と前記素子分離領域との間の前記
   第１の絶縁膜に開口部を形成するステップと、 前記開口部の前記不純物領域上に少なくとも一部が接
   し、かつ前記第１の絶縁膜上に延在する第１の電極層を
   形成するステップと、 前記第１の電極層上に誘電体層を形成するステップと、 前記誘電体層および前記第１の絶縁膜上に第２の電極層
   を形成するステップと、 前記第２の電極層上に第２の絶縁膜を形成するステップ
   と、 前記２つのスイッチング素子間の領域の前記第２の絶縁
   膜，前記第２の電極層および前記第１の絶縁膜を、１枚
   のマスクを用いた単一のエッチング工程により除去し
   て、前記第２の絶縁膜，前記第２の電極層および前記第
   １の絶縁膜を貫く開口部を形成するステップとを含む、
   半導体記憶装置の製造方法。