JPH04340271A - 半導体メモリおよびその製造方法 - Google Patents
半導体メモリおよびその製造方法Info
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- JPH04340271A JPH04340271A JP3016171A JP1617191A JPH04340271A JP H04340271 A JPH04340271 A JP H04340271A JP 3016171 A JP3016171 A JP 3016171A JP 1617191 A JP1617191 A JP 1617191A JP H04340271 A JPH04340271 A JP H04340271A
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Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリおよびその
製造方法に関し、特にビット線の構造およびその製造方
法に関する。
製造方法に関し、特にビット線の構造およびその製造方
法に関する。
【０００２】
【従来の技術】電荷の形で二進情報を貯蔵する半導体メ
モリはセル面積が小さいため、高集積、大容量のメモリ
セルとして優れている。そうして、ビット線は半導体チ
ップ上に同一層次の配線層で形成されている。
モリはセル面積が小さいため、高集積、大容量のメモリ
セルとして優れている。そうして、ビット線は半導体チ
ップ上に同一層次の配線層で形成されている。
【０００３】
【発明が解決しようとする課題】ところでメモリの高集
積化によるメモリセルの縮小に伴い、ビット線間の距離
も狭くなる。このため隣り合うビット線間の容量カップ
リングによる相互作用がノイズとして現れ、信号電圧の
検出感度を劣化させると言う問題を引起こす。
積化によるメモリセルの縮小に伴い、ビット線間の距離
も狭くなる。このため隣り合うビット線間の容量カップ
リングによる相互作用がノイズとして現れ、信号電圧の
検出感度を劣化させると言う問題を引起こす。
【０００４】従来、メモリの高集積化に伴うこのような
問題は、１９８５・シンポジウム・オン・ブイエルエス
アイ・テクノロジイ（１９８５ ＳＹＭＰＯＳＩＵＭ
ＯＮＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ）予稿集、
６６〜６７ページに「スケイルド・ビットライン・カパ
シタンス・ユージング・ア・スリーディメンショナル・
シミュレイタ」（ＳＣＡＬＥＤ ＢＩＴ ＬＩＮＥ
ＣＡＰＣＩＴＡＮＣＥ ＵＳＩＮＧ Ａ Ｔ
ＨＲＥＥ−ＤＩＭＥＮＴＩＯＮＡＬ ＳＩＭＵＬＡＴ
ＯＲ）と題して発表された論文において、指摘されてい
る。メモリの高集積化が進み、ビット線間の寸法が狭ま
る中、この問題はますます顕在化してきている。
問題は、１９８５・シンポジウム・オン・ブイエルエス
アイ・テクノロジイ（１９８５ ＳＹＭＰＯＳＩＵＭ
ＯＮＶＬＳＩ ＴＥＣＨＮＯＬＯＧＹ）予稿集、
６６〜６７ページに「スケイルド・ビットライン・カパ
シタンス・ユージング・ア・スリーディメンショナル・
シミュレイタ」（ＳＣＡＬＥＤ ＢＩＴ ＬＩＮＥ
ＣＡＰＣＩＴＡＮＣＥ ＵＳＩＮＧ Ａ Ｔ
ＨＲＥＥ−ＤＩＭＥＮＴＩＯＮＡＬ ＳＩＭＵＬＡＴ
ＯＲ）と題して発表された論文において、指摘されてい
る。メモリの高集積化が進み、ビット線間の寸法が狭ま
る中、この問題はますます顕在化してきている。
【０００５】本発明の目的は、この様な問題点を除去し
て、高集積化に適した半導体メモリのビット線構造およ
びその製造方法を提供することにある。
て、高集積化に適した半導体メモリのビット線構造およ
びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体メモリは
、隣り合うビット線が同一層次の配線で形成されていな
いというものである。
、隣り合うビット線が同一層次の配線で形成されていな
いというものである。
【０００７】又、本発明の半導体メモリの製造方法は、
半導体チップ上に所定の間隔をおいて複数の第１のビッ
ト線を形成する工程と、少なくとも前記第１のビット線
上を覆う第１の絶縁膜を形成する工程と、前記第１のビ
ット線間にコンタクト孔を形成する工程と、前記コンタ
クト孔の側壁のみを第２の絶縁膜で覆う工程と、前記コ
ンタクト孔を導体で埋める工程と、前記導体と接続した
第２のビット線を形成する工程とを含むというものであ
る。
半導体チップ上に所定の間隔をおいて複数の第１のビッ
ト線を形成する工程と、少なくとも前記第１のビット線
上を覆う第１の絶縁膜を形成する工程と、前記第１のビ
ット線間にコンタクト孔を形成する工程と、前記コンタ
クト孔の側壁のみを第２の絶縁膜で覆う工程と、前記コ
ンタクト孔を導体で埋める工程と、前記導体と接続した
第２のビット線を形成する工程とを含むというものであ
る。
【０００８】
【実施例】以下本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示す模式的断面
図である。
図である。
【００１０】この実施例のビット線では、隣り合うビッ
ト線（第１、２のビット線５、６）を異なった層次の配
線層で形成している。従って第１のビット線５と第２の
ビット線６間の容量を大幅に低減できる。
ト線（第１、２のビット線５、６）を異なった層次の配
線層で形成している。従って第１のビット線５と第２の
ビット線６間の容量を大幅に低減できる。
【００１１】図２〜図７は本発明の一実施例の製造方法
を説明するため工程順に示した断面図である。
を説明するため工程順に示した断面図である。
【００１２】まず、図２に示すように、ｐ型単結晶のシ
リコン基板１上の分離領域に酸化シリコン膜２を設け、
ゲート絶縁膜（図示しない）、ゲート電極（図示しない
）、ｎ型ソース・ドレイン領域（３）を設けた後、全面
に酸化シリコンなどの絶縁膜８を堆積し、その後一本お
きに第１のビット線５を形成する。図２の例は、折り返
しビット線型の半導体メモリであって、第１のビット線
５のそれぞれに接続されるメモリセル（図示しない）と
第２のビット線６のそれぞれに接続されるメモリセル（
高濃度ｎ型拡散層３で代表させてある。）とが交互に千
島状に配置されている。
リコン基板１上の分離領域に酸化シリコン膜２を設け、
ゲート絶縁膜（図示しない）、ゲート電極（図示しない
）、ｎ型ソース・ドレイン領域（３）を設けた後、全面
に酸化シリコンなどの絶縁膜８を堆積し、その後一本お
きに第１のビット線５を形成する。図２の例は、折り返
しビット線型の半導体メモリであって、第１のビット線
５のそれぞれに接続されるメモリセル（図示しない）と
第２のビット線６のそれぞれに接続されるメモリセル（
高濃度ｎ型拡散層３で代表させてある。）とが交互に千
島状に配置されている。
【００１３】次に図３に示すように、全面に酸化シリコ
ンなどの絶縁膜を堆積し、その後高濃度ｎ型拡散層３上
の一部を除いて全面を覆うレジスト膜１０を形成する。
ンなどの絶縁膜を堆積し、その後高濃度ｎ型拡散層３上
の一部を除いて全面を覆うレジスト膜１０を形成する。
【００１４】次に図４に示すように、レジスト膜１０を
エッチングマスクとし反応性スパッタエッチング技術を
用いて絶縁膜９，８をエッチング除去しコンタクト孔を
開孔、その後レジスト膜１０を除去した後全面に酸化シ
リコンなどの絶縁膜１１を堆積する。
エッチングマスクとし反応性スパッタエッチング技術を
用いて絶縁膜９，８をエッチング除去しコンタクト孔を
開孔、その後レジスト膜１０を除去した後全面に酸化シ
リコンなどの絶縁膜１１を堆積する。
【００１５】次に図５に示すように、絶縁膜１１を反応
性スパッタエッチング技術を用いてエッチバックした後
、前述のコンタクト構内を導体４で埋める。コンタクト
構内を導体４で埋める手段としては、例えばタングステ
ン等の金属をコンタクト構内のシリコン基板１より選択
的に成長する方法がある。
性スパッタエッチング技術を用いてエッチバックした後
、前述のコンタクト構内を導体４で埋める。コンタクト
構内を導体４で埋める手段としては、例えばタングステ
ン等の金属をコンタクト構内のシリコン基板１より選択
的に成長する方法がある。
【００１６】次に図６に示すように、銅およびシリコン
を添加したアルミニウムなどの金属１２を堆積した後第
１のビット線５の間に第２のビット線が形成されるよう
にレジスト膜１３をパターニングする。
を添加したアルミニウムなどの金属１２を堆積した後第
１のビット線５の間に第２のビット線が形成されるよう
にレジスト膜１３をパターニングする。
【００１７】次に図７に示すように、レジスト膜をエッ
チングマスクとし反応性スパッタエッチング技術を用い
て金属膜１２を選択的にエッチング除去した後、レジス
ト膜１３を除去して第２のビット線６を形成する。
チングマスクとし反応性スパッタエッチング技術を用い
て金属膜１２を選択的にエッチング除去した後、レジス
ト膜１３を除去して第２のビット線６を形成する。
【００１８】このようにして、図１に示したものと同等
のビット線構造を実現できる。なお、導体４によるビッ
ト線間の寄生容量が新たに発生するが、第１のビット線
５と第２のビット線６間の寄生容量に比べると無視しう
る。ビット線の長さに比べると、コンタクト部の大きさ
は十分に小さいとみなせるからである。
のビット線構造を実現できる。なお、導体４によるビッ
ト線間の寄生容量が新たに発生するが、第１のビット線
５と第２のビット線６間の寄生容量に比べると無視しう
る。ビット線の長さに比べると、コンタクト部の大きさ
は十分に小さいとみなせるからである。
【００１９】この製造方法によれば、図４，図５を参照
して説明したことから明らかなように、導体４と第１の
ビット線５との間に確実に絶縁膜１１が存在することに
なるので絶縁は十分に確保される。又、第２のビット線
６と高濃度ｎ型拡散層３との接続も、導体４の形成に高
融点金属の選択成長を利用することにより、確実に行え
る。
して説明したことから明らかなように、導体４と第１の
ビット線５との間に確実に絶縁膜１１が存在することに
なるので絶縁は十分に確保される。又、第２のビット線
６と高濃度ｎ型拡散層３との接続も、導体４の形成に高
融点金属の選択成長を利用することにより、確実に行え
る。
【００２０】又、第２のビット線の第１のビット線が形
成されている層への投影が第１のビット線と一部重なっ
ても差支えはないので、ビット線の配置密度をあげるこ
とができる。
成されている層への投影が第１のビット線と一部重なっ
ても差支えはないので、ビット線の配置密度をあげるこ
とができる。
【００２１】
【発明の効果】本発明によれば、隣り合うビット線を異
なった層に設けることにより、ビット線間の容量を大幅
に低減でき、ビット線間のノイズを大幅に減らすことが
できる。さらにビット線を２層構造にすることにより、
同一層にビット線を形成する場合に比べてビット線幅を
広く形成することが可能となり、信頼性の高くノイズに
強いビット線を容易に得ることができる。
なった層に設けることにより、ビット線間の容量を大幅
に低減でき、ビット線間のノイズを大幅に減らすことが
できる。さらにビット線を２層構造にすることにより、
同一層にビット線を形成する場合に比べてビット線幅を
広く形成することが可能となり、信頼性の高くノイズに
強いビット線を容易に得ることができる。
【図１】本発明の半導体メモリの一実施例を示す断面図
である。
である。
【図２】本発明の半導体メモリの一実施例の製造方法の
説明に使用する断面図である。
説明に使用する断面図である。
【図３】本発明の半導体メモリの一実施例の製造方法の
説明に使用する断面図である。
説明に使用する断面図である。
【図４】本発明の半導体メモリの一実施例の製造方法の
説明に使用する断面図である。
説明に使用する断面図である。
【図５】本発明の半導体メモリの一実施例の製造方法の
説明に使用する断面図である。
説明に使用する断面図である。
【図６】本発明の半導体メモリの一実施例の製造方法の
説明に使用する断面図である。
説明に使用する断面図である。
【図７】本発明の半導体メモリの一実施例の製造方法の
説明に使用する断面図である。
説明に使用する断面図である。
１ シリコン基板
２ 酸化シリコン膜
３ 高濃度ｎ型拡散層
４ 導体
５ 第１のビット線
６ 第２のビット線
７ 絶縁膜
８ 絶縁膜
９ 絶縁膜
１０ レジスト膜
１１ 絶縁膜
１２ 金属膜
１３ レジスト膜
Claims (2)
- 【請求項１】 隣り合うビット線が同一層次の配線で
形成されていないことを特徴とする半導体メモリ。 - 【請求項２】 半導体チップ上に所定の間隔をおいて
複数の第１のビット線を形成する工程と、少なくとも前
記第１のビット線上を覆う第１の絶縁膜を形成する工程
と、前記第１のビット線間にコンタクト孔を形成する工
程と、前記コンタクト孔の側壁のみを第２の絶縁膜で覆
う工程と、前記コンタクト孔を導体で埋める工程と、前
記導体と接続した第２のビット線を形成する工程とを含
むことを特徴とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016171A JPH04340271A (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3016171A JPH04340271A (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340271A true JPH04340271A (ja) | 1992-11-26 |
Family
ID=11909066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3016171A Pending JPH04340271A (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6486519B2 (en) | 2000-08-11 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduce coupling capacitance |
| US6787909B2 (en) * | 2001-03-30 | 2004-09-07 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
| JP2011181823A (ja) * | 2010-03-03 | 2011-09-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246558A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | 半導体記憶装置 |
| JPS63141A (ja) * | 1986-06-19 | 1988-01-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPH02275665A (ja) * | 1988-12-08 | 1990-11-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0435063A (ja) * | 1990-05-31 | 1992-02-05 | Sanyo Electric Co Ltd | 半導体メモリ |
| JPH04125962A (ja) * | 1990-09-18 | 1992-04-27 | Sony Corp | メモリ装置 |
-
1991
- 1991-02-07 JP JP3016171A patent/JPH04340271A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6246558A (ja) * | 1985-08-26 | 1987-02-28 | Hitachi Ltd | 半導体記憶装置 |
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| JPH02275665A (ja) * | 1988-12-08 | 1990-11-09 | Mitsubishi Electric Corp | 半導体記憶装置およびその製造方法 |
| JPH0435063A (ja) * | 1990-05-31 | 1992-02-05 | Sanyo Electric Co Ltd | 半導体メモリ |
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|---|---|---|---|---|
| US6486519B2 (en) | 2000-08-11 | 2002-11-26 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with reduce coupling capacitance |
| US6787909B2 (en) * | 2001-03-30 | 2004-09-07 | Fujitsu Quantum Devices Limited | High frequency semiconductor device |
| JP2011181823A (ja) * | 2010-03-03 | 2011-09-15 | Toshiba Corp | 不揮発性半導体記憶装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |